CN104299967A

CN104299967A - 用于增强esd保护的半导体结构

Info

Publication number: CN104299967A
Application number: CN201310723477.8A
Authority: CN
Inventors: J·E·文森
Original assignee: Intersil Americas LLC
Current assignee: Intersil Americas LLC
Priority date: 2013-07-17
Filing date: 2013-12-24
Publication date: 2015-01-21

Abstract

本发明公开了一种用于增强ESD保护的半导体结构。所述半导体结构包括多个指状物和连接件，其中所述多个指状物中的每个指状物包括多个电压箝位器，并且所述多个电压箝位器中的每个电压箝位器至少包括具有第一导电类型的第一阱和具有第二导电类型的第二阱，以及所述连接件在所述多个电压箝位器中的第一电压箝位器的所述第一阱的阱联接件与所述多个电压箝位器中的第二电压箝位器的所述第一阱的阱联接件之间，其中所述连接件能够将与所述第一电压箝位器中的电流流动相关联的偏压耦合到所述第二电压箝位器，并从而使所述第一电压箝位器和所述第二电压箝位器能够基本上同时触发接通。

Description

用于增强ESD保护的半导体结构

相关申请的交叉引用

本申请涉及2013年7月17日提交的标题为"SEMICONDUCTORSTRUCTURE FOR ENHANCED ESD PROTECTION（用于增强ESD保护的半导体结构）"的美国临时专利申请序列号61/847,170(代理人档案号SE-3009-TD)，并且该申请通过引用并入本文。本申请在此要求美国临时专利申请第61/847,170号的权益。

本发明涉及的技术领域

本发明一般涉及用于集成电路的静电放电(ESD)保护装置，并且具体而言，涉及在半导体集成电路、晶片、芯片或裸晶中的多指状物ESD电压箝位器。

现有技术

一旦常规的具有低保持电压的高电压ESD箝位触发至击穿，该箝位可以表现出深骤回（snap-back）行为。因此，因为并不是同时打开和导通所有的指状物，所以在常规的多指状物、高电压ESD箝位中的电流分布是非均匀的。

发明内容

针对用于增强ESD保护的半导体结构的一个实施方案。所述半导体结构包括：第一阻断结，其在具有第一导电类型的第一阱与具有第二导电类型的半导体材料层之间；以及至少第二阻断结，其在具有第一导电类型的第二阱与该半导体材料层之间。所述半导体结构也包括耦合到第一阻断结和至少第二阻断结的浮动连接件。所述浮动连接件能够将与流过第一阻断结的电流相关的偏压耦合到至少第二阻断结，并从而使第一阻断结和至少第二阻断结能够基本上同时触发和导通电流。

附图简述

应该理解的是附图只描绘示例性实施方案，并因此不应被认为是对范围的限制，通过使用附图将更具体和详细地描述示例性实施方案。

图1描绘了根据本发明的一个示例性实施方案的用于增强ESD保护的半导体结构的侧视截面图。

图2描绘了根据本发明的第二示例性实施方案的用于增强ESD保护的半导体结构的侧视截面图。

图3描绘了根据本发明的第三示例性实施方案的用于增强ESD保护的半导体结构的侧视截面图。

图4描绘了根据本发明的第四示例性实施方案的用于增强ESD保护的半导体结构的侧视截面图。

图5描绘了根据本发明的第五示例性实施方案的用于增强ESD保护的半导体结构的侧视截面图。

图6描绘了根据本发明的第六示例性实施方案的用于增强ESD保护的半导体结构的侧视截面图。

图7描绘了根据本发明的一个或多个实施方案的用于增强ESD保护的半导体结构的操作方法的流程图。

图8A-8B描绘了包括根据本发明的一个实施方案配置的一个或多个半导体结构的单带和双带圆形ESD保护装置的传输线路脉冲(TLP)测量曲线的相关图。

图9A-9C描绘了包括根据本发明的一个实施方案配置的一个或多个半导体结构的单带、双带和四带圆形ESD保护装置的TLP测量曲线的相关图。

图10描绘了根据本发明的一个或多个实施方案的可以用来实施用于增强ESD保护的半导体结构的示例性发射器/接收器系统的示意框图。

图11描绘了根据本发明的一个或多个实施方案的被配置为可以用来实施用于增强ESD保护的半导体结构的多路复用器/多路解复用器(例如，MUX开关)系统的示例性模拟开关的示意框图。

附图中主要部件的参考数字列表

100 半导体结构

101 层

102 第一P+阱连接件

104 第二P+阱连接件

105 P阱

106 第一阻断结

107 浮动连接件

108 第二阻断结

109 P阱

110 第三阻断结

112 第四阻断结

114 阳极板

116 阴极板

200 半导体结构

201 层

202 第一指状物

204 第二指状物

206 第一SCR装置

208 第二SCR装置

210 第三SCR装置

212 第四SCR装置

214 触发结

216 触发结

218 触发结

220 触发结

222 浮动连接件

224 阳极板

226 阴极板

300 半导体结构

301 层

302 第一指状物

304 第二指状物

306 第一SCR装置

308 第二SCR装置

310 第三SCR装置

312 第四SCR装置

314 触发(阻断)结

316 触发(阻断)结

318 触发(阻断)结

320 触发(阻断)结

322 浮动连接件

324 阴极板

326 阳极板

400 半导体结构

401 层

402 第一指状物

404 第二指状物

406 第一NPN晶体管装置

408 第二NPN晶体管装置

410 第三NPN晶体管装置

412 第四NPN晶体管装置

414 触发(阻断)结

416 触发(阻断)结

418 触发(阻断)结

420 触发(阻断)结

422 浮动连接件

424 阳极板

426 阴极板

500 半导体结构

501 层

502 第一指状物

504 第二指状物

506 第一PNP晶体管装置

508 第二PNP晶体管装置

510 第三PNP晶体管装置

512 第四PNP晶体管装置

514 触发(阻断)结

516 触发(阻断)结

518 触发(阻断)结

520 触发(阻断)结

522 浮动连接件

524 阴极板

526 阳极板

600 半导体结构

601 层

602 初级浮动连接件

604 次级浮动连接件

608 阳极板

700 图

702 框

704 框

706 框

708 框

710 框

800a 图

800b 图

802a 数据点

802b 数据点

900a 图

900b 图

900c 图

902a 数据点

902b 数据点

1000 系统

1002 第一半导体结构

1004 第二半导体结构

1100 系统

1102 移位单元

1104 驱动器单元

1106 第一半导体结构

1108 第二半导体结构

1110 第三半导体结构

1112 第四半导体结构

1114 第五半导体结构

详细描述

下列详细描述中参照了构成其一部分的附图，并且在附图中通过具体的说明性实施方案的方式示出。然而，应该理解的是可利用其它实施方案，并且可进行逻辑的、机械的和电的改变。另外，在附图和说明书中呈现的方法不应被解释为限制可执行各个动作的顺序。因此，下列详细描述不应被解释为限制性的含义。

本文所述的实施方案提供了用于增强静电放电(ESD)保护的半导体结构。例如，在一个实施方案中，半导体结构可以包括多个电压箝位器，多个电压箝位器用来在半导体集成电路(IC)、晶片、芯片或裸晶上提供增强ESD保护。在一些实施方案中，半导体结构为多指状物ESD保护装置，其包括例如具有低保持电压(例如，＜5V，低于触发电压)的多个高电压(例如，＞20V)ESD箝位。一旦这种具有较低保持电压的较高电压箝位器触发至击穿，该箝位可以表现出深骤回行为。将多个电压箝位器并联以实现比单个箝位的ESD电流导通能力更高的ESD电流导通能力。在一个示例性实施方案中，半导体结构包括用作NPN触发的SCR电压箝位器的多个可控硅整流器(SCR)装置。在第二示例性实施方案中，半导体结构包括也用作电压箝位器的多个PNP触发的SCR装置。在第三示例性实施方案中，半导体结构包括多个NPN双极结型晶体管(BJT)，或在第四示例性实施方案中，替代地包括用作ESD电压箝位器的PNP BJT。在任何情况下，用于增强ESD保护的半导体结构包括多个ESD保护装置，多个ESD保护装置可以形成为例如互补金属氧化物半导体(CMOS)/BJT/biCMOS或双扩散MOS(DMOS)IC制造过程中的多个电压箝位器。用于增强ESD保护的半导体结构的布局优选为线状的，但在一些实施方案中，半导体结构的布局可以为圆形的。

实质上，本发明的实施方案提供了用于增强ESD保护的半导体结构；如果在半导体结构中的任何阻断结开始导通电流(即，结击穿)，那么所述半导体结构实际上同时触发半导体结构中的多个电压箝位器。例如，在一个示例性实施方案中，半导体结构为多指状物、高电压ESD保护装置，并且在半导体结构中的各电压箝位器具有低于其触发电压的保持电压(例如，高骤回、多指状物ESD保护装置)。半导体结构检测指状物何时开始导通电流(即，结击穿点)，并利用该电流以驱动接通其余的指状物。因此，半导体结构在多指状物ESD保护装置（诸如例如半导体IC、晶片、芯片或裸晶中的高骤回、多指状物ESD保护装置）中提供均匀触发(和均匀的电流分布)。这样，用于增强ESD保护的半导体结构提供了比常规的ESD保护装置更高的ESD保护能力。另外，在一些实施方案中，用于增强ESD保护的半导体结构被配置成将所有的触发阱(电)连在一起。因此，触发电流根据并联的各个SCR(或BJT)的数量成比例地增加。由此，用于增强ESD保护的半导体结构相对于电气过应力(EOS)事件以及瞬态效应(诸如例如由单粒子事件辐射导致的瞬变现象)更加结实。为了清楚起见，ESD事件为从带电的物体突然静电放电至诸如集成电路、芯片、晶片或裸晶的半导体装置。

图1描绘了根据本发明的一个示例性实施方案的用于增强ESD保护的半导体结构100的侧视截面图。例如，在一些实施方案中，半导体结构100可以为多指状物ESD保护装置，其包括具有N型或P型本底掺杂的多个SCR装置(例如，被配置为电压箝位器)。更确切地说，半导体结构100可以形成为具有在轻掺杂、深N阱区域(即，具有N型导电性)中的P型层(即，具有P型导电性)的线状结构(或在一些实施方案中，为圆形结构)，所述轻掺杂、深N阱区域使半导体结构100与P型半导体衬底隔离(即，N型本底掺杂)。或者，例如半导体结构100可以形成有在轻掺杂、深P阱区域中的N型层，所述轻掺杂、深P阱区域使半导体结构100与N型半导体衬底隔离(即，P型本底掺杂)。在其它实施方案中，半导体结构100可以为多指状物、BJT ESD保护装置，其包括具有N型或P型本底掺杂的多个NPN或PNP晶体管(例如，被配置为电压箝位器)。在一些示例性实施方案中，半导体结构100可以为单向ESD保护装置(例如，具有一个阳极引脚和一个阴极引脚)。在其它示例性实施方案中，半导体结构100可以为双向ESD保护装置(例如，串联的两个半导体结构)。例如，可以将第一半导体结构100的阳极连接到集成电路的输入端口或引脚以免于ESD事件(例如，在该端口或引脚上的静电放电)。将第一半导体结构的阴极连接到第二半导体结构的阴极，并且将第二半导体结构的阳极连接到电路接地端。或者，在双向ESD保护装置的另一示例性实施方案中，将第一半导体结构100的阴极连接到集成电路的输入端口或引脚以受保护，并且将第一半导体结构的阳极连接到第二半导体结构(100)的阳极。将第二半导体结构的阴极连接到电路接地端。

参考图1所示的示例性实施方案，半导体结构100包括有P+型导电性的第一阱连接件102(例如，阱联接件)和具有P+型导电性的第二阱连接104件(例如，阱联接件)，在具有P型导电性的阱105(例如，P阱)中形成所述阱连接件102和阱连接件104。阱105形成在具有N型导电性的半导体材料101的区域或层的表面中。例如，可以通过利用合适的植入工艺将掺杂剂植入到层101中来形成阱105。第一阱连接件102和第二阱连接件104为低电阻连接件，并且分别在最接近P阱105的第一阻断结106和第二阻断结108处形成。为了清楚起见，"阻断结"或"阻断区域"为在SCR或BJT ESD保护装置中的P/N或N/P结(例如，下面参照图2至图6更详细描述的)，其阻断电流流过该结直至该结两端的电压达到预定阈值电平。当阻断结两端的电压达到该阈值电平(即，"结击穿")时，装置触发接通并且电流开始流过该结以及流入装置。一个或多个阻断结可以由本文中被称为"阻断阱"的阱形成。

本发明的实施方案包括至少两个阻断结或阻断区域。例如，如下面更详细描述的，图1中的第一阻断区域106在掺杂成第一导电类型的第一半导体区域(例如，掺杂成P型导电性的阱105)的一部分与掺杂成第二导电类型的第二半导体区域(例如，掺杂成N型导电性的层101)之间形成。第二阻断区域(例如，阻断区域108、阻断区域110或阻断区域112)在第一导电类型的半导体区域(例如，阱105或阱109)的不同部分与掺杂成第二导电类型的第二半导体区域(例如，层101)之间形成。下面参照图2-6示出并且描述了该结构的其它实施方案。

回到图1，将第一阱连接件102和第二阱连接件104联接到第二P阱109中的相同阱连接件。这样，通过浮动连接件107将阻断阱105和阻断阱109电联接在一起。例如，可以利用合适的金属化工艺形成浮动连接件107。将图1所示的三个N阱中的所有阱连接件联接在一起并且电连接到半导体结构100的阳极板114。同样，将P阱105、P阱109中未连接到浮动连接件107的所有阱连接件联接在一起并且电连接到阴极板116。这样，将阳极板114联接到在半导体结构(诸如例如，半导体结构100)中用于ESD保护的多个装置(例如，SCR或BJT)的所有阳极，并且将阴极板116联接到在该半导体结构中的多个装置(例如，SCR或BJT)的所有阴极。因此，如果任何阻断结106、阻断结108、阻断结110或阻断结112开始在一个阻断阱中导通(即，结击穿)，那么该结两端产生的偏压经浮动连接件107耦合到一个或多个其它阻断阱。连接这些"浮动"结的金属的电阻(例如，欧)显著地低于P阱区域的电阻(例如，千欧)。因此，在发生击穿(例如，由于ESD事件的发生)的任何阻断阱处检测到的偏压实际上被同时施加到半导体结构100中的所有阻断阱。因此，所涉及的SCR(或在其它实施方案中，所涉及的BJT)中的所有寄生NPN晶体管被均匀地接通，并且能够有效地操作多个指状物114、116以实际上在击穿的同时导通电流，并从而提供超过常规ESD保护装置(例如，其中仅触发一个阻挡结)的增强ESD保护。

在操作中，（例如）假设ESD事件(例如，静电放电)已经在集成电路的端口或引脚处发生，半导体结构100的阳极板114被连接到该端口或引脚，并且半导体结构100的阴极板116被连接到所涉及的集成电路的接地连接端。例如也假设，由于阻断结106、阻断结108、阻断结110、阻断结112的非均匀结构的和/或电的特性，阻断结106首先击穿(触发)，并且电流开始流过该结。换句话说，将ESD事件所产生的电压施加到阳极板114，该电压超过所涉及的一个或多个阻断结的击穿电压，并且阻断结中的一个(例如，106)开始导通电流。在该示例中，该电流从结106流过P阱105的中心P+阱连接件，并然后流过阴极板116到电路接地端。将由此在第一P+阱连接件102处产生的偏压通过浮动连接件107电耦合到第二P+阱连接件104并且P阱109中的相同阱连接件。因此，从第一P+阱连接件102耦合到在P阱105和P阱109中的另一P+阱连接件的偏压导致电流流过P阱流至阴极连接件，其等效于各阻断结108、阻断结110、阻断结112几乎与阻断结106同时“击穿”。具体地说，电流从所涉及的阻挡结流过P阱105和P阱109的中心P+阱连接件，并然后流过阴极板116到电路接地端。换句话说，当ESD事件发生时，半导体结构100中的所有指状物(例如，指状物114、指状物116)实际上被同时接通以保护集成电路。

图2描绘了根据本发明的第二示例性实施方案的用于增强ESD保护的半导体结构200的侧视截面图。在所示的说明性实施方案中，半导体结构200为具有四个SCR(例如，被配置为电压箝位器)和N型导电性本底掺杂的二指状物ESD保护装置。半导体结构200的布局可以为线状的或圆形的。

参考图2所示的示例性实施方案，半导体结构200包括第一指状物202和第二指状物204。第一指状物202包括第一SCR装置206和第二SCR装置208。第二指状物204包括第三SCR装置210和第四SCR装置212。这样，各指状物包括左SCR装置和右SCR装置。将四个SCR装置配置为电压箝位器。例如，可以利用合适的植入和扩散工艺限定和形成四个SCR装置的有效区。在该实施方案中，示出了四个触发结214、触发结216、触发结218、触发结220(下文中，术语"触发结"、"阻断结"和"阻断区域"可互换使用)。在操作中，触发结214、触发结216、触发结218或触发结220中的任何一个可以首先击穿。在所示的配置中，半导体层201的本底掺杂浓度被认为是N型。因此，在该配置中，电场在P阱结上建立，并且触发元件为在N阱、P阱、N+部件之间形成的SCR206、SCR208、SCR210、SCR212中的每一个的寄生NPN晶体管。这样，如果触发结214、触发结216、触发结218或触发结220中的任何一个开始导通电流(即，结击穿点)，那么浮动连接件222将来自最接近该结的P+阱联接件的偏压耦合到其余的触发结，这使所有触发结偏压至相同的电压电位。将图2中所示的三个N阱中的所有阱连接件联接在一起并且电连接到半导体结构200的阳极板224。同样，将两个P阱中未连接到浮动连接件222的所有阱连接件联接在一起并且电连接到阴极板226。这样，阳极板224被联接到半导体结构(诸如例如半导体结构200)中用于ESD保护的多个装置(例如，SCR)的所有阳极，并且阴极板226被联接到该半导体结构中的多个装置(例如，SCR)的所有阴极。因此，SCR206、SCR208、SCR210、SCR212中的所有寄生NPN晶体管被均匀地接通，并且能够有效地操作第一指状物202和第二指状物204以实际上在击穿的同时导通电流，并从而提供超过利用SCR的常规ESD保护装置的增强ESD保护。

图3描绘了根据本发明的第三示例性实施方案的用于增强ESD保护的半导体结构300的侧视截面图。在所示的说明性实施方案中，半导体结构300为具有四个SCR(例如，被配置为电压箝位器)和P型导电性本底掺杂的二指状物ESD保护装置。半导体结构300的布局可以为线状的或圆形的。

参考图3所示的示例性实施方案，半导体结构300包括第一指状物302和第二指状物304。第一指状物302包括第一SCR装置306和第二SCR装置308。第二指状物304包括第三SCR装置310和第四SCR装置312。这样，各指状物包括左SCR装置和右SCR装置。将四个SCR装置配置为电压箝位器。例如，可以利用合适的植入和扩散工艺限定和形成四个SCR装置的有效区。在该实施方案中，示出有四个触发(阻断)结314、触发(阻断)结316、触发(阻断)结318、触发(阻断)结320。在操作中，触发结314、触发结316、触发结318或触发结320中的任何一个可以首先击穿。在所示的配置中，半导体层301的本底掺杂浓度被认为是P型。因此，在该配置中，电场在N阱结上建立，并且触发元件为在P阱、N阱和P+部件之间形成的SCR306、SCR308、SCR310、SCR312中的每一个的寄生PNP晶体管。这样，如果触发结314、触发结316、触发结318或触发结320中的任何一个开始导通电流(即，结击穿点)，那么浮动连接件322将来自最接近该结的N+阱联接件的偏压耦合到其余的触发结，这使所有触发结偏压至相同的电压电位。将图3示出的三个P阱中的所有阱连接件联接在一起并且电连接到半导体结构300的阴极板324。同样，将两个N阱中未连接到浮动连接件322的所有阱连接件联接在一起并且电连接到阳极板326。这样，阴极板324被联接到半导体结构(诸如例如半导体结构300)中用于ESD保护的多个装置(例如，SCR)的所有阴极，并且阳极板326被联接到该半导体结构中的多个装置(例如，SCR)的所有阳极。因此，SCR306、SCR308、SCR310、SCR312中的所有寄生NPN晶体管被均匀地接通，并且能够有效地操作第一指状物302和第二指状物304以实际上在击穿的同时导通电流，并从而提供超过利用SCR的常规ESD保护装置的增强ESD保护。

图4描绘了根据本发明的第四示例性实施方案的用于增强ESD保护的半导体结构400的侧视截面图。在所示的说明性实施方案中，半导体结构400为具有四个NPN晶体管(例如，被配置为电压箝位器)和N型导电性本底掺杂的二指状物、BJT ESD保护装置。半导体结构400的布局可以为线状的或圆形的。

参考图4所示的示例性实施方案，半导体结构400包括第一指状物402和第二指状物404。第一指状物402包括第一NPN晶体管装置406和第二NPN晶体管装置408。第二指状物404包括第三NPN晶体管装置410和第四NPN晶体管装置412。这样，各指状物包括左NPN晶体管装置和右NPN晶体管装置。将四个NPN晶体管装置配置为电压箝位器。例如，可以利用合适的植入和扩散工艺限定和形成四个NPN晶体管装置的有效区。在该实施方案中，示出有四个触发(阻断)结414、触发(阻断)结416、触发(阻断)结418、触发(阻断)结420。在操作中，触发结414、触发结416、触发结418或触发结420中的任何一个可以首先击穿。在所示的配置中，半导体层401的本底掺杂浓度被认为是N型。因此，电场在P阱结上建立，并且触发元件为在N阱部件与P阱部件之间的区域中的NPN晶体管406、NPN晶体管408、NPN晶体管410、NPN晶体管412。这样，如果触发结414、触发结416、触发结418或触发结420中的任何一个开始导通电流(即，结击穿点)，那么浮动连接件422将来自最接近该结的P+阱联接件的偏压耦合到其余的触发结，这使所有触发结偏压至相同的电压电位。将图4所示的三个N阱中的所有阱连接件联接在一起并且电连接到半导体结构400的阳极板424。同样，将两个P阱中未连接到浮动连接件422的所有阱连接件联接在一起并且电连接到阴极板426。这样，阳极板424被联接到半导体结构(诸如例如半导体结构400)中用于ESD保护的多个装置(例如，BJT)的所有阳极，并且阴极板426被联接到该半导体结构中的多个装置(例如，BJT)的所有阴极。因此，所有NPN晶体管406、NPN晶体管408、NPN晶体管410、NPN晶体管412被均匀地接通，并且能够有效地操作第一指状物402和第二指状物404以实际上在击穿的同时导通电流，并从而提供超过利用BJT的常规ESD保护装置的增强ESD保护。

图5描绘了根据本发明的第五示例性实施方案的用于增强ESD保护的半导体结构500的侧视截面图。在所示的说明性实施方案中，半导体结构500为具有四个PNP晶体管(例如，被配置为电压箝位器)和P型导电性本底掺杂的二指状物、BJT ESD保护装置。半导体结构500的布局可以为线状的或圆形的。

参考图5所示的示例性实施方案，半导体结构500包括第一指状物502和第二指状物504。第一指状物502包括第一PNP晶体管装置506和第二PNP晶体管装置508。第二指状物504包括第三PNP晶体管装置510和第四PNP晶体管装置512。这样，各指状物包括左PNP晶体管装置和右PNP晶体管装置。将四个PNP晶体管装置配置为电压箝位器。例如，可以利用合适的植入和扩散工艺限定和形成四个PNP晶体管装置的有效区。在该实施方案中，示出有四个触发(阻断)结514、触发(阻断)结516、触发(阻断)结518、触发(阻断)结520。在操作中，触发结514、触发结516、触发结518或触发结520中的任何一个可以首先击穿。在所示的配置中，半导体层501的本底掺杂浓度被认为是P型。因此，电场在N阱结上建立，并且触发元件为在N阱部件与P阱部件之间的区域中的PNP晶体管506、PNP晶体管508、PNP晶体管510、PNP晶体管512。这样，如果触发结514、触发结516、触发结518或触发结520中的任何一个开始导通电流(即，结击穿点)，那么浮动连接件522将来自最接近该结的N+阱联接件的偏压耦合到其余的触发结，这使所有触发结偏压至相同的电压电位。将图5示出的三个P阱中的所有阱连接件联接在一起并且电连接到半导体结构500的阴极板524。同样，将两个N阱中未连接到浮动连接件522的所有阱连接件联接在一起并且电连接到阳极板526。这样，阴极板524被联接到半导体结构(诸如例如半导体结构500)中用于ESD保护的多个装置(例如，BJT)的所有阴极，并且阳极板526被联接到该半导体结构中的多个装置(例如，BJT)的所有阳极。因此，所有PNP晶体管506、PNP晶体管508、PNP晶体管510、PNP晶体管512被均匀地接通，并且能够有效地操作第一指状物502和第二指状物504以实际上在击穿的同时导通电流，并从而提供超过利用BJT的常规ESD保护装置的增强ESD保护。

图6描绘了根据本发明的第六示例性实施方案的用于增强ESD保护的半导体结构600的侧视截面图。在所示的说明性实施方案中，半导体结构600为具有多个SCR(例如，被配置为电压箝位器)和N型导电性本底掺杂的多指状物ESD保护装置。值得注意的是，在其它实施方案中，半导体结构600也可以被实施具有多个SCR和P型导电性本底掺杂。半导体结构600的布局可以为线状的或圆形的。

参考图6所示的示例性实施方案，半导体结构600包括第一(例如，初级)浮动连接件602和第二(例如，次要)浮动连接件604。第一浮动连接件602被配置成使所示的初级晶体管(例如，NPN晶体管)的多个P+阱联接件互连，并且第二浮动连接件604被配置成使所示的次级晶体管(例如，PNP晶体管)的多个N+阱联接件互连。在所示的配置中，半导体层601的本底掺杂浓度被认为是N型。在操作中，当ESD事件(例如，静电放电)发生时，使阳极板608高偏压。因此，P阱的阻断结被接通，其强迫电流到该P阱中。初级浮动连接件(例如，总线)602导致所有(初级)NPN晶体管接通，这继而导致电流被注入所涉及的N阱(NPN晶体管的集电极)。次级浮动连接件604(例如，总线)将该偏移耦合到所有N阱连接件，这使所有(次级)PNP晶体管能够均匀地导通。因此，包括初级浮动连接件和次级浮动连接件的半导体结构600为所涉及的SCR产生更平滑和更均匀的骤回响应。

图7描绘了根据本发明的一个或多个实施方案的用于增强ESD保护的半导体结构的操作方法的流程图700。例如，图7中所示的说明性实施方案可以代表图1-6中所示的半导体结构100-600中的任何一个的操作方法。这样，参考图7(以及针对一个示例性实施方案也参考图1)，方法700开始于框702，其中半导体结构(例如，100)接收(例如，经阳极板114)与来自集成电路的输入引脚或端口的ESD事件(例如，静电放电)相关的电压信号。接着在框704，响应于所接收的电压信号，如果电流开始流过半导体结构中的第一阻断结(例如，106)或第二阻断结(例如，108)，那么该电流流动指示在所涉及的阻断结处发生击穿(例如，由于ESD事件)。接着在框706，如果电流流过第一阻断结(例如，106)，则在框708，将在该阻断结(例如，106)两端产生的偏压耦合(例如，经浮动连接件107)到第二阻断结(例如，108)。该偏压触发第二阻断结，第二阻断结也开始导通电流。然而，如果在框706，电流流过第二阻断结(例如，108)，则在框710，将在该阻断结(例如，108)两端产生的偏压耦合到第一阻断结。换句话说，例如，如示例性方法700所示的，如果电流开始流过阻断结(例如，阻断结106、阻断结108、阻断结110、阻断结112)中的任何一个，则将在该阻断结两端产生的偏压实际上同时耦合到所涉及的半导体结构中的所有其它阻断结。

图8A-8B描绘了包括根据本发明的一个实施方案配置的一个或多个半导体结构的单带和双带圆形ESD保护装置的传输线路脉冲(TLP)电流-电压(I-V)测量曲线的相关图800a-800b。对于所涉及的示例性半导体结构，图8A中的图800a在点802a处指示所测量的单带ESD保护装置的故障电流大约为7.8安培。图8B中的图800b在点802b处指示所测量的双带ESD保护装置的故障电流大约为14.2安培。所用的触发电压在41伏特与42.5伏特之间。如由图8A和图8B中描绘的单带和双带圆形ESD保护装置测量的故障电流所示的，双带ESD保护装置中的两条带都导通电流。因此，这些TLP测量指示双带ESD保护装置的多个指状物(带)都被均匀地触发接通。

图9A-9C描绘了包括根据本发明的一个实施方案配置的一个或多个半导体结构的单带、双带和四带圆形ESD保护装置的TLP I-V测量曲线的相关图900a-900c。对于所涉及的示例性半导体结构，图9A中的图900a在点902a处指示所测量的单带ESD保护装置的故障电流大约为2.59安培。图9B中的图900b在点902b处指示所测量的双带ESD保护装置的故障电流大约为4.75安培。图9C中的图900c在点902c处指示所测量的四带ESD保护装置的故障(泄漏)电流大约为8.75安培。如由图9B和图9C中描绘的双带和四带圆形ESD保护装置测量的故障电流所示的，所有带都导通电流。因此，这些TLP测量指示ESD保护装置的多个指状物(带)都被均匀地触发接通。

图10描绘了根据本发明的一个或多个实施方案的可以用来实施用于增强ESD保护的半导体结构的示例性发射器/接收器系统1000的示意框图。在一些实施方案中，发射器/接收器系统1000可以被实施为半导体IC或芯片。针对一个示例性实施方案参考图10，发射器/接收器系统1000包括发射器T1和接收器R1。在其它实施方案中，发射器/接收器系统1000可以在半导体IC或芯片中包括多个发射器/接收器。在任何情况下，将用于增强ESD保护的第一半导体结构1002的阳极板(例如，114)连接到发射器T1的输入连接端T1_IN，并且将第一半导体结构的阴极板(例如，116)连接到电路接地端。同样，将用于增强ESD保护的第二半导体结构1004的阳极板连接到发射器T1的输出连接端T1_OUT，并且将第二半导体结构的阴极板连接到电路接地端。另外，可以在发射器/接收器系统1000的其它电路部件的各自引脚连接端与接地端之间将用于增强ESD保护的多个其它半导体结构连接到发射器/接收器系统1000的其它电路部件。例如，如果ESD事件在输入连接端T1_IN或输出连接端T1_OUT上发生，那么将同时地触发并且均匀地接通相关半导体结构中的所有箝位器。

图11描绘了根据本发明的一个或多个实施方案的被配置为可以用来实施用于增强ESD保护的半导体结构的多路复用器/多路解复用器(例如，MUX开关)系统1100的示例性模拟开关的示意框图。在一些实施方案中，可以在半导体IC或芯片上实施MUX开关系统1100。针对一个示例性实施方案参考图11，MUX开关系统1100包括(除了其它部件以外)电平移位单元1102和解码器/驱动器单元1104。在所示的示例性实施方案中，将用于增强ESD保护的第一半导体结构1106的阳极板(例如，114)连接到输入连接端A₀，并且将第一半导体结构的阴极板(例如，116)连接到电路接地端。同样，将用于增强ESD保护的第二半导体结构1108的阳极板连接到输入连接端A_X，并且将该半导体结构的阴极板连接到电路接地端。可以在其它输入连接端A₁至A_X-1中的每一个与电路接地端之间连接用于增强ESD保护的附加半导体结构。在主输出连接端D与电路接地端之间连接用于增强ESD保护的第三半导体结构1110，在主多路复用器连接端S₁与电路接地端之间连接用于增强ESD保护的第四半导体结构1112，并且在主多路复用器连接端S_N与电路接地端之间连接用于增强ESD保护的第五半导体结构1114。可以在其它主多路复用器连接端S₂至S_N-1与电路接地端之间连接用于增强ESD保护的附加半导体结构。同样，可以在MUX开关系统1100的其它电路部件的各自引脚连接端与接地端之间将用于增强ESD保护的多个其它半导体结构连接到MUX开关系统1100的其它电路部件。如果ESD事件在所示的输入端或输出端中的任何一个上发生，那么相关半导体结构中的所有箝位器被同时触发并且均匀地接通。

在本文的论述和权利要求中，关于两种材料使用的术语“在......上(on)”，一种在另一种上意指在材料之间的至少某种接触，而“在......上(over)”意指材料是邻近的但可能有一种或多种附加介入材料使得接触是可能的但不是必需的。本文所用的“在......上(on)”或“在......上(over)”都不意味着任何方向性。术语“保形(conformal)”描述了涂层材料，其中下面材料的角度由保形材料保存。术语“约(about)”指示列举的值可稍微改变，只要所述改变不会引起工艺或结构与所示实施方案不一致。

基于平行于晶片或衬底的常规平面或者工作表面的平面(无论晶片或衬底的方向如何)来限定本申请所用的相对位置的术语。本申请所用的术语“水平(horizontal)”或“横向(lateral)”被限定为平行于晶片或衬底的常规平面或者工作表面的平面(无论晶片或衬底的方向如何)。术语“垂直(vertical)”是指垂直于水平的方向。相对于晶片或衬底的顶部表面上的常规平面或者工作表面(无论晶片或衬底的方向如何)限定术语诸如“在......上(on)”、“侧”(如在“侧壁(sidewall)”中)、“较高”、“较低”、“在......上(over)”、“顶部(top)”、和“在......之下(under)”。

示例实施方案

示例1包括一种半导体结构，其包括：在具有第一导电类型的第一阱与具有第二导电类型的半导体材料层之间的第一阻断结；在具有所述第一导电类型的第二阱与所述半导体材料层之间的至少第二阻断结；以及耦合到所述第一阻断结和所述至少第二阻断结的浮动连接件，其中所述浮动连接件能够将与流过所述第一阻断结的电流相关联的偏压耦合到所述至少第二阻断结，并从而使所述第一阻断结和所述至少第二阻断结能够基本上同时触发和导通电流。

示例2包括示例1的半导体结构，其还包括：在所述第一阱与所述半导体材料层之间的第三阻断结；在所述第二阱与所述半导体材料层之间的第四阻断结；以及耦合到所述第三阻断结和所述第四阻断结的所述浮动连接件，其中所述第三阻断结和所述第四阻断结由此能够基本上与所述第一阻断结和所述至少第二阻断结同时触发和导通电流。

示例3包括示例2的半导体结构，其还包括：在所述至少第一阻断结与所述浮动连接件之间连接的具有所述第一导电类型的第一阱连接件；以及在所述第三阻断结与所述浮动连接件之间连接的具有所述第一导电类型的第二阱连接件。

示例4包括示例1-3中任一示例的半导体结构，其还包括：多个指状物，其中在所述多个指状物中的第一指状物中布置所述第一阱，并且在所述多个指状物中的第二指状物中布置所述第二阱。

示例5包括示例1-4中任一示例的半导体结构，其中所述第一阻断结包括在第一可控硅整流器(SCR)装置中的结，并且所述至少第二阻断结包括在第二SCR装置中的结。

示例6包括示例1-5中任一示例的半导体结构，其中所述第一阻断结包括在第一双极结型晶体管(BJT)装置中的结，并且所述至少第二阻断结包括在第二BJT装置中的结。

示例7包括示例1-6中任一示例的半导体结构，其中所述半导体结构包括多个NPN触发的或PNP触发的SCR电压箝位器。

示例8包括示例1-7中任一示例的半导体结构，其中所述半导体结构包括多个NPN或PNP BJT电压箝位器。

示例9包括示例1-8中任一示例的半导体结构，其还包括：具有第二导电类型的第三阱；和具有第二导电类型的第四阱，其中将所述第三阱和所述第四阱耦合到所述半导体结构的阳极连接端，并且将所述第一阱的阱连接件和所述第二阱的阱连接件耦合到所述半导体结构的阴极连接端。

示例10包括一种半导体结构，其包括：在具有第一导电类型的第一半导体区域的一部分与具有第二导电类型的第二半导体区域之间形成的第一阻断区域，其中在所述第二半导体区域的表面上形成所述第一半导体区域；在具有所述第一导电类型的第三半导体区域的一部分与具有所述第二导电类型的所述第二半导体区域之间形成的第二阻断区域；以及耦合到所述第一半导体区域和所述第三半导体区域的浮动连接件。

示例11包括示例10的半导体结构，其中所述第一半导体区域为第一阻断阱，所述第三半导体区域为第二阻断阱，并且将所述浮动连接件电耦合到所述第一阻断阱的阱联接件和所述第二阻断阱的阱联接件。

示例12包括示例10-11中任一示例的半导体结构，其中所述浮动连接件使所述第一阻断区域和所述第二阻断区域能够基本上同时触发和导通电流。

示例13包括示例12的半导体结构，其中所述第一阻断区域为SCR或BJT的第一阻断结，所述第二阻断区域为所述SCR或所述BJT的第二阻断结，并且通过静电放电(ESD)事件的发生触发所述第一阻断结和所述第二阻断结。

示例14包括一种半导体结构，其包括：多个指状物，其中所述多个指状物中的每个指状物包括多个电压箝位器，并且所述多个电压箝位器中的每个电压箝位器至少包括具有第一导电类型的第一阱和具有第二导电类型的第二阱，以及在所述多个电压箝位器中的第一电压箝位器的所述第一阱的阱联接件与所述多个电压箝位器中的第二电压箝位器的所述第一阱的阱联接件之间的连接件，其中所述连接件能够将与所述第一电压箝位器中的电流流动相关联的偏压耦合到所述第二电压箝位器，并从而使所述第一电压箝位器和所述第二电压箝位器能够基本上同时触发接通。

示例15包括示例14的半导体结构，其还包括在所述多个电压箝位器中的所述第一电压箝位器的所述第二阱的阱联接件与所述多个电压箝位器中的所述第二电压箝位器的所述第二阱的阱联接件之间的第二连接件。

示例16包括示例14-15中任一示例的半导体结构，其中所述多个电压箝位器包括多个NPN触发的或PNP触发的SCR装置。

示例17包括示例14-16中任一示例的半导体结构，其中所述多个电压箝位器包括多个NPN或PNP BJT。

示例18包括示例14-17中任一示例的半导体结构，其中所述半导体结构包括至少一个多指状物、高骤回ESD保护装置。

示例19包括一种操作半导体结构的方法，其包括：接收与ESD事件相关联的电压信号；响应于所述电压信号，使电流能够流过所述半导体结构的第一阻断结或至少第二阻断结；如果所述电流流过所述第一阻断结，那么将与所述电流相关联的第一偏压耦合到所述至少第二阻断结，并从而基本上同时触发所述第一阻断结和所述至少第二阻断结；并且如果所述电流流过所述至少第二阻断结，那么将与所述电流相关联的第二偏压耦合到所述第一阻断结，并从而基本上同时触发所述第一阻断结和所述至少第二阻断结。

示例20包括根据示例19所述的方法，其中所述接收包括接收来自集成电路的输入引脚或输出引脚的所述电压信号。

示例21包括根据示例19-20中任一示例所述的方法，其中所述耦合包括：基本上同时触发多个SCR或BJT电压箝位器并且响应于ESD事件的发生。

示例22包括一种操作半导体结构的方法，其包括：在所述半导体结构的阳极连接端接收与ESD事件相关联的电压信号；将所述电压信号耦合到布置在具有第一导电类型的深阱区域中的具有所述第一导电类型的第一阱区域；响应于所述电压信号接通寄生晶体管，所述寄生晶体管部分被布置在具有所述第一导电类型的所述第一阱区域中以及部分被布置在具有第二导电类型的并且也布置在所述深阱区域中的第二阱区域中；响应于所述接通所述寄生晶体管，将所述电压信号耦合到在所述第二阱区域与所述深阱区域之间的第一结；如果电流开始流过所述第一结，那么将所述电流耦合到所述半导体结构的阴极连接端，并从而产生所述第一结两端的偏压；将来自所述第一阱区域的偏压耦合到具有所述第二导电类型的第三阱区域；并且触发所述第三阱区域中的第二结以基本上与所述第一结同时导通电流。

示例23包括示例22的方法，其中所述接收包括接收来自集成电路的输入引脚或输出引脚的所述电压信号。

示例24包括示例22-23中任一示例的方法，其中所述耦合包括：基本上同时触发多个SCR或BJT电压箝位器并且响应于ESD事件的发生。

示例25包括一种半导体结构的制造方法，其包括：在具有第二导电类型的深阱区域中形成具有第一导电类型的第一阱区域；在所述第一阱区域的表面部分形成具有所述第一导电类型的第一阱连接件和具有所述第一导电类型的第二阱连接件；在具有所述第二导电类型的所述深阱区域中形成具有所述第一导电类型的第二阱区域；在所述第二阱区域的表面部分形成具有所述第一导电类型的第三阱连接件和具有所述第一导电类型的第四阱连接件；在所述第一阱区域和所述第二阱区域上形成浮动连接件；并且将所述浮动连接件耦合到所述第一阱连接件、所述第二阱连接件、所述第三阱连接件和所述第四阱连接件，其中所述浮动连接件由此能够响应于ESD事件的发生将来自所述第一阱连接件的电压基本上同时耦合到所述第二阱连接件、所述第三阱连接件和所述第四阱连接件。

示例26包括示例25的制造方法，其中所述第一阱区域为在第一SCR装置中的第一阻断阱，并且所述第二阱区域为在第二SCR装置中的第二阻断阱。

示例27包括示例25-26中任一示例的制造方法，其中所述第一阱区域为在第一BJT装置中的第一阻断阱，并且所述第二阱区域为在第二BJT装置中的第二阻断阱。

示例28包括示例25-27中任一示例的制造方法，其中在所述深阱区域中形成所述第一阱区域包括在所述第一阱区域与所述深阱区域之间形成至少第一阻断结，并且在所述深阱区域中形成所述第二阱区域包括在所述第二阱区域与所述深阱区域之间形成至少第二阻断结。

示例29包括示例25-28中任一示例的制造方法，其中在所述半导体结构的第一指状物中布置所述第一阱区域，并且在所述半导体结构的第二指状物中布置所述第二阱区域。

示例30包括一种系统，其包括：发射器单元、接收器单元和多个半导体结构，其中将所述多个半导体结构中的第一半导体结构连接到所述发射器单元的输入端或输出端以及电路接地端，所述第一半导体结构包括：多个指状物，其中所述多个指状物的每个指状物包括多个电压箝位器，并且所述多个电压箝位器的每个电压箝位器至少包括具有第一导电类型的第一阱和具有第二导电类型的第二阱；以及在所述多个电压箝位器中的第一电压箝位器的所述第一阱的阱联接件与所述多个电压箝位器中的第二电压箝位器的所述第一阱的阱联接件之间的连接件，其中所述连接件能够将与所述第一电压箝位器中的电流流动相关联的偏压耦合到所述第二电压箝位器，并从而使所述第一电压箝位器和所述第二电压箝位器能够基本上同时触发接通。

示例31包括示例30的系统，其中所述系统包括在半导体晶片、芯片、IC或裸晶上形成的收发器。

示例32包括一种系统，其包括：电平移位单元、解码/驱动单元和多个半导体结构，其中将所述多个半导体结构中的第一半导体结构连接到所述电平移位单元的输入端和电路接地端，所述第一半导体结构包括：多个指状物，其中所述多个指状物的每个指状物包括多个电压箝位器，并且所述多个电压箝位器的每个电压箝位器至少包括具有第一导电类型的第一阱和具有第二导电类型的第二阱；和在所述多个电压箝位器中的第一电压箝位器的所述第一阱的阱联接件与所述多个电压箝位器中的第二电压箝位器的所述第一阱的阱联接件之间的连接件，其中所述连接件能够将与所述第一电压箝位器中的电流流动相关联的偏压耦合到所述第二电压箝位器，并从而使所述第一电压箝位器和所述第二电压箝位器能够基本上同时触发接通。

示例33包括示例32的系统，其中所述系统包括被配置为在半导体晶片、芯片、IC或裸晶上形成的多路复用器/多路解复用器(MUX)开关的模拟开关。

尽管已经在本文中示出和描述了具体实施方案，但是本领域的那些普通技术人员将了解被计算以实现相同目的的任何安排可替换所示的具体实施方案。因此，显然希望，本发明仅由权利要求及其等效物来限制。

Claims

1.一种半导体结构，其包括：

第一阻断结，其在具有第一导电类型的第一阱与具有第二导电类型的半导体材料层之间；

至少第二阻断结，其在具有所述第一导电类型的第二阱与所述半导体材料层之间；以及

浮动连接件，其耦合到所述第一阻断结和所述至少第二阻断结的，其中所述浮动连接件能够将与流过所述第一阻断结的电流相关联的偏压耦合到所述至少第二阻断结，并从而使所述第一阻断结和所述至少第二阻断结能够基本上同时触发和导通电流。

2.根据权利要求1所述的半导体结构，其还包括：

第三阻断结，其在所述第一阱与所述半导体材料层之间；

第四阻断结，其在所述第二阱和所述半导体材料层中；以及

耦合到所述第三阻断结和所述第四阻断结的所述浮动连接件，其中使所述第三阻断结和所述第四阻断结由此能够基本上与所述第一阻断结和所述至少第二阻断结同时触发和导通电流。

3.根据权利要求2所述的半导体结构，其还包括：

第一阱连接件，其具有所述第一导电类型、在所述至少第一阻断结与所述浮动连接件之间连接；以及

第二阱连接件，其具有所述第一导电类型、在所述第三阻断结与所述浮动连接件之间连接。

4.根据权利要求1所述的半导体结构，其还包括：

多个指状物，其中在所述多个指状物中的第一指状物中布置所述第一阱，并且在所述多个指状物中的第二指状物中布置所述第二阱。

5.根据权利要求1所述的半导体结构，其中所述第一阻断结包括在第一可控硅整流器(SCR)装置中的结，并且所述至少第二阻断结包括在第二SCR装置中的结。

6.根据权利要求1所述的半导体结构，其中所述第一阻断结包括在第一双极结型晶体管(BJT)装置中的结，并且所述至少第二阻断结包括在第二BJT装置中的结。

7.根据权利要求1所述的半导体结构，其中所述半导体结构包括多个NPN触发的或PNP触发的SCR电压箝位器。

8.根据权利要求1所述的半导体结构，其中所述半导体结构包括多个NPN或PNP BJT电压箝位器。

9.根据权利要求1所述的半导体结构，其还包括：

第三阱，其具有第二导电类型；以及

第四阱，其具有第二导电类型，其中将所述第三阱和所述第四阱耦合到所述半导体结构的阳极连接端，并且将所述第一阱的阱连接件和所述第二阱的阱连接件耦合到所述半导体结构的阴极连接端。

10.一种半导体结构，其包括：

第一阻断区域，其在具有第一导电类型的第一半导体区域的一部分与具有第二导电类型的第二半导体区域之间形成，其中在所述第二半导体区域的表面上形成所述第一半导体区域；

第二阻断区域，其在具有所述第一导电类型的第三半导体区域的一部分与具有所述第二导电类型的所述第二半导体区域之间形成；以及

浮动连接件，其耦合到所述第一半导体区域和所述第三半导体区域。

11.根据权利要求10所述的半导体结构，其中所述第一半导体区域为第一阻断阱，所述第三半导体区域为第二阻断阱，并且将所述浮动连接件电耦合到所述第一阻断阱的阱联接件和所述第二阻断阱的阱联接件。

12.根据权利要求10所述的半导体结构，其中所述浮动连接件使所述第一阻断区域和所述第二阻断区域能够基本上同时触发和导通电流。

13.根据权利要求12所述的半导体结构，其中所述第一阻断区域为SCR或BJT的第一阻断结，所述第二阻断区域为所述SCR或所述BJT的第二阻断结，并且通过静电放电(ESD)事件的发生触发所述第一阻断结和所述第二阻断结。

14.一种半导体结构，其包括：

多个指状物，其中所述多个指状物的每个指状物包括多个电压箝位器，并且所述多个电压箝位器的每个电压箝位器至少包括具有第一导电类型的第一阱和具有第二导电类型的第二阱；以及

连接件，其在所述多个电压箝位器中的第一电压箝位器的所述第一阱的阱联接件与所述多个电压箝位器中的第二电压箝位器的所述第一阱的阱联接件之间，其中所述连接件能够将与所述第一电压箝位器中的电流流动相关联的偏压耦合到所述第二电压箝位器，并从而使所述第一电压箝位器和所述第二电压箝位器能够基本上同时触发接通。

15.根据权利要求14所述的半导体结构，其还包括在所述多个电压箝位器中的所述第一电压箝位器的所述第二阱的阱联接件与所述多个电压箝位器中的所述第二电压箝位器的所述第二阱的阱联接件之间的第二连接件。

16.根据权利要求14所述的半导体结构，其中所述多个电压箝位器包括多个NPN触发的或PNP触发的SCR装置。

17.根据权利要求14所述的半导体结构，其中所述多个电压箝位器包括多个NPN或PNP BJT。

18.根据权利要求14所述的半导体结构，其中所述半导体结构包括至少一个多指状物、高骤回ESD保护装置。

19.一种操作半导体结构的方法，其包括：

接收与ESD事件相关联的电压信号；

响应于所述电压信号，使电流能够流过所述半导体结构的第一阻断结或至少第二阻断结；

如果所述电流流过所述第一阻断结，那么将与所述电流相关联的第一偏压耦合到所述至少第二阻断结，并从而基本上同时触发所述第一阻断结和所述至少第二阻断结；以及

如果所述电流流过所述至少第二阻断结，那么将与所述电流相关联的第二偏压耦合到所述第一阻断结，并从而基本上同时触发所述第一阻断结和所述至少第二阻断结。

20.根据权利要求19所述的方法，其中所述接收包括接收来自集成电路的输入引脚或输出引脚的所述电压信号。

21.根据权利要求19所述的方法，其中所述耦合包括：

基本上同时触发多个SCR或BJT电压箝位器，并且响应于所述ESD事件的发生。

22.一种操作半导体结构的方法，其包括：

在所述半导体结构的阳极连接端接收与ESD事件相关联的电压信号；

将所述电压信号耦合到布置在具有第一导电类型的深阱区域中的具有所述第一导电类型的第一阱区域；

响应于所述电压信号接通寄生晶体管，所述寄生晶体管部分被布置在具有所述第一导电类型的所述第一阱区域中以及部分被布置在具有第二导电类型的并且也布置在所述深阱区域中的第二阱区域中；

响应于所述接通所述寄生晶体管，将所述电压信号耦合到所述第二阱区域与所述深阱区域之间的第一结；

如果电流开始流过所述第一结，那么将所述电流耦合到所述半导体结构的阴极连接端，并从而产生所述第一结两端的偏压；

将来自所述第一阱区域的偏压耦合到具有所述第二导电类型的第三阱区域；以及

触发所述第三阱区域中的第二结以基本上与所述第一结同时导通电流。

23.根据权利要求22所述的方法，其中所述接收包括接收来自集成电路的输入引脚或输出引脚的所述电压信号。

24.根据权利要求22所述的方法，其中所述耦合包括：

25.一种半导体结构的制造方法，其包括：

在具有第二导电类型的深阱区域中形成具有第一导电类型的第一阱区域；

在所述第一阱区域的表面部分形成具有所述第一导电类型的第一阱连接件和具有所述第一导电类型的第二阱连接件；

在具有所述第二导电类型的所述深阱区域中形成具有所述第一导电类型的第二阱区域；

在所述第二阱区域的表面部分形成具有所述第一导电类型的第三阱连接件和具有所述第一导电类型的第四阱连接件；

在所述第一阱区域和所述第二阱区域上形成浮动连接件；以及

将所述浮动连接件耦合到所述第一阱连接件、所述第二阱连接件、所述第三阱连接件和所述第四阱连接件，其中所述浮动连接件由此能够响应于ESD事件的发生将来自所述第一阱连接件的电压基本上同时耦合到所述第二阱连接件、所述第三阱连接件和所述第四阱连接件。

26.根据权利要求25所述的制造方法，其中所述第一阱区域为第一SCR装置中的第一阻断阱，并且所述第二阱区域为第二SCR装置中的第二阻断阱。

27.根据权利要求25所述的制造方法，其中所述第一阱区域为第一BJT装置中的第一阻断阱，并且所述第二阱区域为第二BJT装置中的第二阻断阱。

28.根据权利要求25所述的制造方法，其中在所述深阱区域中形成所述第一阱区域包括在所述第一阱区域与所述深阱区域之间形成至少第一阻断结，并且在所述深阱区域中形成所述第二阱区域包括在所述第二阱区域与所述深阱区域之间形成至少第二阻断结。

29.根据权利要求25所述的制造方法，其中在所述半导体结构的第一指状物中布置所述第一阱区域，并且在所述半导体结构的第二指状物中布置所述第二阱区域。

30.一种系统，其包括：

发射器单元；

接收器单元；以及

多个半导体结构，其中将所述多个半导体结构中的第一半导体结构连接到所述发射器单元的输入端或输出端以及电路接地端，所述第一半导体结构包括：

31.根据权利要求30所述的系统，其中所述系统包括在半导体晶片、芯片、IC或裸晶上形成的收发器。

32.一种系统，其包括：

电平移位单元；

解码/驱动单元；以及

多个半导体结构，其中将所述多个半导体结构中的第一半导体结构连接到所述电平移位单元的输入端和电路接地端，所述第一半导体结构包括：

33.根据权利要求32所述的系统，其中所述系统包括被配置为在半导体晶片、芯片、IC或裸晶上形成的多路复用器/多路解复用器(MUX)开关的模拟开关。