CN107527904A - 半导体集成电路装置 - Google Patents

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Abstract

本发明提供一种半导体集成电路装置，其具有针对过电压及电压源的反向连接的保护功能。保护电路(1)具有以从外部电源端子(11)供给的电压的分压点(23)的电压为输入的PMOS(31)及PDMOS(32)、和以PDMOS的漏极输出电压为输入的PMOS(41)及PDMOS(42)。PMOS连接在PDMOS的外部电源端子侧，PMOS连接在PDMOS的外部电源端子侧。在施加过电压时，将分压点的电压钳位为齐纳二极管(22)的击穿电压而关断PDMOS，断开将过电压向作为保护对象的集成电路(5)供给的路径。在电压源被反向连接时，PMOS的寄生二极管被反向偏置，阻止电流向通过PMOS的寄生二极管的路径流动。

Description

半导体集成电路装置
技术领域
该发明涉及一种半导体集成电路装置。
背景技术
以往，将以压力传感器为首的物理量传感器用于机动车用途(车载用途)。在该情况下，通常，向物理量传感器供给的电源电压不使用蓄电池直接耦合的最大电压(12V系统、24V系统或48V系统)，而使用经由稳压器转换蓄电池的最大电压并使其稳定化的5V系统。但是，可能出现组装时拿错上述电源系统的布线，或者因稳压器的故障而向物理量传感器侧直接施加蓄电池电压的情况。作为其对策，研究各种保护物理量传感器不受过电压影响的过电压保护功能。
作为这样的过电压保护功能，提出具有由对从外部电源端子供给的电压进行分压的电阻元件及齐纳二极管构成的分压单元、将该分压单元的分压点的电压作为输入的信号发生单元、根据信号发生单元的输出开闭的开关单元的方案(例如，参照下述专利文献1)。
对以往的过电压保护电路的结构进行说明。图8是表示以往的过电压保护电路的电路结构的电路图。图8相当于下述专利文献1的图1。以往的过电压保护电路201具有分压单元202、信号发生单元203及开关单元204，保护集成电路205不受过电压影响。分压单元202是由第一电阻元件221及齐纳二极管222构成的分压电阻。符号223是第一电阻元件221与齐纳二极管222的连接点，即分压单元202的分压点(输出点)。
信号发生单元203具有第一p沟道型MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：绝缘栅型场效应晶体管。以下，称为PDMOS)231及第二电阻元件232。开关单元204具有第二PDMOS 241。集成电路205将从内部电源端子213供给的内部电源电压Vdd作为最大电压，将供给到接地端子212的接地电压GND作为基准电压而工作。
在如该图8所示的过电压保护电路201中，在施加到外部电源端子211的电源电压Vcc比齐纳二极管222的击穿电压Vr低的情况下，从分压单元202输出的对电源电压Vcc进行分压而得的电压ga为大致电源电压Vcc。由于电源电压Vcc与电压ga之间的差的绝对值小，所以第一PDMOS 231的漏极输出电压为大致接地电压GND，第二PDMOS 241处于导通状态而向内部电源端子213供给电源电压Vcc。
另一方面，在电源电压Vcc处于击穿电压Vr以上的情况下，引起齐纳二极管222的击穿，从分压单元202输出的电压ga被钳位为击穿电压Vr。由此，电源电压Vcc与电压ga(＝Vr)之间的差的绝对值变大，第一PDMOS 231的漏极输出电压为大致电源电压Vcc。因此，第二PDMOS 241处于关断状态，断开向内部电源端子213的电源电压Vcc的供给。
另外，在机动车用途的领域，在将电压源与外部电源端子及接地端子布线连接时，弄错电源布线和接地布线而连接反了(所谓的反向连接)这样的因人的错误导致的故障模式也被当成问题看待。因此，也在研究各种在该电压源的反向连接时保护保护对象的电路(集成电路或其内部电路)的保护功能。
作为针对电压源的反向连接的保护功能，提出以下方案，即，将npn晶体管的集电极与CMOS(Complementary MOS：互补型MOS)集成电路的接地连接用的端子连接，将该npn晶体管的发射极与本来应为接地连接的端子连接，将该npn晶体管的基极经由电阻与本来应为基准电位的端子连接(例如，参照下述专利文献2)。在下述专利文献2中，在电压源正确地与CMOS集成电路连接的情况下，从本来应为基准电位的端子向npn晶体管供给基极电流而导通npn晶体管，而确保向CMOS集成电路的电压供给。另一方面，在电压源反向连接于CMOS集成电路的情况下，没有从本来应为基准电位的端子向npn晶体管供给基极电流而关断npn晶体管，由于电流没有流向CMOS集成电路，所以保护CMOS集成电路不受过电流(浪涌电流)影响。
另外，作为针对电压源的反向连接的其他保护功能，提出以下方案，即，在接地端子与接地布线线路之间，作为用于电连接或电断开这些接地端子与接地布线线路之间的开关单元而连接n沟道型MOSFET(以下，称为NMOS)(例如，参照下述专利文献3)。在下述专利文献3中，在电压源正确地与集成电路连接的情况下，作为开关单元的NMOS导通而确保向集成电路的电压供给。另一方面，在电压源与集成电路反向连接的情况下，作为开关单元的NMOS关断而断开向集成电路的电压供给路径，因此，不确保向集成电路的电压供给。并且，由于NMOS的寄生二极管被反向偏置，正向电流不向集成电路流动，所以维持NMOS的关断状态。
另外，作为针对电压源的反向连接的其他保护功能，提出以下方案，即，在电源端子与接地端子之间，连接有保护集成电路不受ESD(Electro-Static Discharge：静电放电)影响的、由MOSFET构成的通常的ESD保护元件，并在该ESD保护元件还串联连接有两个p沟道型MOSFET(以下，称为PMOS)(例如，参照下述专利文献4)。在下述专利文献4中，在电压源正确地与集成电路连接的情况下，与ESD保护元件串联连接的两个PMOS也作为ESD保护元件而起作用。另一方面，在电压源与集成电路反向连接的情况下，与ESD保护元件串联连接的两个PMOS的寄生二极管被反向偏置，没有形成正向电流流动的路径。由此，由于因电压源的反向连接而产生的电流不流向ESD保护元件，所以保护ESD保护元件不受过电流影响。
另外，作为针对电压源的反向连接的其他保护功能，提出以下方案，即，具有与电源输入端子连接的浪涌吸收电路、设置于该浪涌吸收电路的下一级的PMOS、以及反向偏置地连接在该PMOS的源极-栅极之间的齐纳二极管(例如，参照下述专利文献5)。在下述专利文献5中，在电压源正确地与集成电路连接的情况下，PMOS导通，确保向集成电路的电压供给。供给到集成电路内的电压成为比被齐纳二极管整流后的电源电压低的电压。另一方面，在电压源与集成电路反向连接的情况下，由于PMOS关断而没有向集成电路供给电流，所以保护集成电路不受过电流影响。
另外，作为针对电压源的反向连接的其他保护功能，提出以下方案，即，在电源端子及接地端子、内部电源节点及内部接地节点之间，配置利用来自集成电路的电源端子及接地端子的电压来进行栅极驱动的两个NMOS(例如，参照下述专利文献6)。在下述专利文献6中，在电压源正确地与集成电路连接的情况下，第一NMOS导通，第二NMOS被关断，从而确保向内部电路的电压供给。另一方面，在电压源与集成电路反向连接的情况下，由于第一NMOS关断而断开向内部电路的电流路径，所以保护内部电路不受过电流影响。并且，由于第二NMOS被导通，所以内部电源节点及内部接地节点的电压都成为从电压源供给的接地电位，内部电路的工作停止。
另外，作为针对电压源的反向连接的其他保护功能，提出以下方案，即，利用配置于半导体基板的双极集成电路的p+型基区的电阻成分来抑制在电压源与该双极集成电路反向连接时流向半导体基板内的电流(例如，参照下述专利文献7)。在下述专利文献7中，公开了可以使用多晶硅(poly-Si)电阻代替作为扩散电阻的p+型基区。
现有技术文献
专利文献
专利文献1：日本特开2003-303890号公报
专利文献2：日本特开平10-289956号公报
专利文献3：日本特开2002-095159号公报
专利文献4：日本专利第5603277号公报
专利文献5：日本专利第2804333号公报
专利文献6：日本特开2014-082922号公报
专利文献7：日本特开昭63-255956号公报
发明内容
技术问题
但是，上述专利文献1是针对过电压保护功能的技术，在电压源的反向连接时，由于作为开关单元的MOSFET导通，所以不能断开向集成电路供给的电流。另外，对于构成信号发生单元的MOSFET也产生无法切断因电压源的反向连接而产生的电流的路径。因此，在电压源的反向连接时不能保护集成电路，需要附带针对电压源的反向连接的保护电路等追加对策。
上述专利文献2～5、7是针对电压源的反向连接的保护功能的技术，而并非兼顾针对电压源的反向连接的保护功能和过电压保护功能的技术。因此，为了附加过电压保护功能，需要追加的保护电路。另外，在上述专利文献2中，为了制作作为针对电压源的反向连接的保护功能的npn晶体管，除了通常的CMOS制造过程之外，还需要追加工序，存在导致增大制造成本的问题。
在上述专利文献6中，难以不改变芯片面积(芯片尺寸)，而降低利用来自电源端子的电源电压来进行栅极驱动的第一NMOS的稳态时的导通电阻。另外，在将电压源与集成电路反向连接的反向连接时，在利用来自接地端子的电源电压来进行栅极驱动的第二NMOS的开关速度慢的情况下，存在没有完全切断进入内部电路的浪涌电流，而导致浪涌电流从内部电源节点输入到内部电路的隐患。
该发明为了解决上述现有技术的问题点，其目的在于，提供一种具有针对过电压的保护功能和针对电压源的反向连接的保护功能的半导体集成电路装置。
技术方案
为了解决上述课题并达到本发明的目的，该发明的半导体集成电路装置具有外部电源端子、接地端子、内部电源端子、分压单元、信号发生单元及开关单元，并且具有以下特征。所述外部电源端子被从外部供给电源电压。所述接地端子被从外部供给接地电压。所述内部电源端子将从外部供给的所述电源电压供给到作为保护对象的集成电路。所述分压单元连接在所述外部电源端子与所述接地端子之间。所述分压单元对从所述外部电源端子供给的电压进行分压。所述信号发生单元连接在所述外部电源端子与所述接地端子之间，并根据所述分压单元的分压点的电压来输出所述电源电压和所述接地电压中任一方的电压。所述信号发生单元具有反相电路，所述反相电路由通过将电阻元件(33)的一端与第一绝缘栅型场效应晶体管的漏极端子连接而与该第一绝缘栅型场效应晶体管串联连接而成的串联连接体构成，所述第一绝缘栅型场效应晶体管以与所述分压点连接的栅极端子为输入端子，并且以漏极端子为输出端子。所述开关单元连接在所述外部电源端子与所述接地端子之间，具有第二绝缘栅型场效应晶体管，所述第二绝缘栅型场效应晶体管中，漏极端子与所述内部电源端子连接，并且栅极端子与所述第一绝缘栅型场效应晶体管的漏极端子和所述电阻元件(33)的一端之间的第一连接点连接。所述开关单元根据所述信号发生单元的输出进行开关。并且，所述信号发生单元还具有第三绝缘栅型场效应晶体管，所述第三绝缘栅型场效应晶体管中，漏极端子与所述外部电源端子连接，源极端子与所述第一绝缘栅型场效应晶体管的源极端子连接，并且栅极端子与所述分压点连接。所述开关单元还具有第四绝缘栅型场效应晶体管，所述第四绝缘栅型场效应晶体管中，漏极端子与所述外部电源端子连接，源极端子与所述第二绝缘栅型场效应晶体管的源极端子连接，并且栅极端子与所述第一连接点连接。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述第三绝缘栅型场效应晶体管是增强型的p沟道型的绝缘栅型场效应晶体管。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述第四绝缘栅型场效应晶体管是增强型的p沟道型的绝缘栅型场效应晶体管。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述第三绝缘栅型场效应晶体管是耗尽型的p沟道型的绝缘栅型场效应晶体管。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述第四绝缘栅型场效应晶体管是耗尽型的p沟道型的绝缘栅型场效应晶体管。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述第四绝缘栅型场效应晶体管的栅极阈值电压以使得在从外部向所述外部电源端子供给所述接地电压，并且从外部向所述接地端子供给所述电源电压时，施加于栅极端子的电压变得比施加于源极端子的电压高的方式设定。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述第一绝缘栅型场效应晶体管及所述第二绝缘栅型场效应晶体管是增强型的p沟道型绝缘栅型场效应晶体管。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述分压单元由将齐纳二极管与第二电阻元件串联连接而成的串联连接体构成。所述齐纳二极管的击穿电压处于所述集成电路的最大额定电压以下。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述集成电路由多个绝缘栅型场效应晶体管构成。
另外，该发明的半导体集成电路装置在上述发明的基础上，所述分压单元、所述信号发生单元及所述开关单元与所述集成电路配置在同一半导体基板上。
根据上述发明，在施加过电压时，将分压单元的分压点的电压钳位为齐纳二极管的击穿电压并关断第二绝缘栅型场效应晶体管，而断开将过电压向作为保护对象的集成电路供给的路径。并且，在电压源被反向连接时，第三、第四绝缘栅型场效应晶体管的寄生二极管被反向偏置，能够阻止电流向通过第三、第四绝缘栅型场效应晶体管的寄生二极管的路径流动，并且能够抑制大电流向作为保护对象的集成电路流动。
技术效果
根据本发明的半导体集成电路装置，起到能够提供一种具有针对过电压的保护功能和针对电压源的反向连接的保护功能的半导体集成电路装置这样的效果。
附图说明
图1是表示实施方式的半导体集成电路装置的电路结构的电路图。
图2是表示图1的保护电路在稳态时的状态的说明图。
图3是表示图1的保护电路在施加过电压时的状态的说明图。
图4是表示图1的保护电路在电压源的反向连接时的电流路径的说明图。
图5是表示图1的保护电路的局部截面结构的剖视图。
图6是表示图5的PMOS及PDMOS的沟道部的状态的图表。
图7是表示图5的PMOS及PDMOS在电压源的反向连接时的电流路径的说明图。
图8是表示以往的过电压保护电路的电路结构的电路图。
符号说明
1 保护电路
2 分压单元
3 信号发生单元
4 开关单元
5 集成电路
6、8、21、33 电阻元件
7、9、10、22 齐纳二极管
11 外部电源端子
12 接地端子
13 内部电源端子
23 分压单元的分压点
31 第一PMOS
32 第一PDMOS
34 第一PDMOS的漏极端子与第二电阻元件之间的连接点
41 第二PMOS
42 第二PDMOS
43 第二PDMOS的漏极端子与内部电源端子之间的连接点
51～55 节点
51a、51b、52a、52b、53a、54a、55a 有可能在电压源的反向连接时形成的电流路径
61～65 寄生二极管
70 p-型半导体基板
70a 基板背面侧的p-型区域
71 p型阱区
72 p+型接触区
73、87、98 接触电极
74 n-型阱区
75 局部氧化膜
81、91 n型体区
81a、91a 沟道部
82、92 n+型接触区
83、93 p+型源区
84、95 p+型漏区
85、96 栅绝缘膜
86、97 栅极
88、99 源极
89、100 漏极
94 p型偏移区
B 背栅端子
D 漏极端子
G 栅极端子
GND 接地电压
Idd 稳态时流动的电流
S 源极端子
Vcc 电源电压
Vdd 内部电源电压
Vga 分压单元的分压点的电压(第一PMOS及第一PDMOS的栅极电压)
Vgb 第一PDMOS的漏极端子与第二电阻元件之间的连接点的电压(第二PMOS及第二PDMOS的栅极电压)
Vr 分压单元的齐纳二极管的击穿电压
Vth 第一PDMOS的栅极阈值电压
具体实施方式
以下，参照附图对本发明的半导体集成电路装置的优选实施方式进行详细说明。在本说明书及附图中，在前缀有n或p的层和区域中，分别是指电子或空穴是多数载流子。另外，标注在n或p的+及-分别是指杂质浓度比未标记+及-的层和区域的杂质浓度高和低。需要说明的是，在以下的实施方式的说明及附图中，对相同的结构标注相同的符号，省略重复的说明。
(实施方式)
对实施方式的半导体集成电路装置的电路结构进行说明。图1是表示实施方式的半导体集成电路装置的电路结构的电路图。图1所示的半导体集成电路装置在同一半导体基板上具有保护电路1、作为保护电路1的保护对象的集成电路5。保护电路1具有分压单元2、信号发生单元3及开关单元4。
保护电路1保护集成电路5不受过电压影响，并且具有在电压源的反向连接时阻止电流向集成电路5流动的功能。集成电路5是将基于施加于外部电源端子11的电源电压Vcc而从内部电源端子13供给的内部电源电压Vdd作为最大电压，并且以向接地端子12供给的接地电压GND为基准电压而工作的例如CMOS集成电路。
电压源的反向连接是指以错误的极性将外部的电压源(未图示)连接到集成电路5的外部电源端子11及接地端子12的情况，即，电压源的负极及正极分别与外部电源端子11及接地端子12连接的情况。在电压源正确地与外部电源端子11及接地端子12连接的情况下，电压源的正极及负极分别与外部电源端子11及接地端子12连接。
分压单元2由第一电阻元件21及第一齐纳二极管22构成。分压单元2是对施加于外部电源端子11的电源电压Vcc进行分压的分压电阻。第一电阻元件21的一端与外部电源端子11连接，另一端与第一齐纳二极管22的阴极端子连接。第一齐纳二极管22的阳极端子与接地端子12连接。也能够使用电阻元件代替第一齐纳二极管22。
信号发生单元3具有p沟道型MOSFET(以下，称为第一PMOS(第三绝缘栅型场效应晶体管))31、p沟道型高耐压MOSFET(以下，称为第一PDMOS(第一绝缘栅型场效应晶体管))32、以及第二电阻元件33。第一PMOS31配置在比第一PDMOS 32的电位高的高电位侧。第一PDMOS32及第二电阻元件33构成反相电路。
为了在施加于外部电源端子11的电源电压Vcc为过电压时保护保护对象，希望将第一PDMOS 32设为高耐压。例如，在将本发明的半导体集成电路装置用于机动车的情况下，如果正常时施加于外部电源端子11的规定的电源电压Vcc为5V，则希望第一PDMOS 32具有即使误将蓄电池电源电压12V施加到外部电源端子11也不会击穿的元件耐压。
具体而言，第一PMOS 31的漏极端子D与外部电源端子11连接。第一PMOS 31的栅极端子G经由第三电阻元件6与第一齐纳二极管22的阴极端子，即分压单元2的分压点(输出点)23连接。另外，第一PMOS 31的栅极端子G经由第二齐纳二极管7与第一PMOS 31的源极端子S连接。另外，第一PMOS 31的源极端子S与第一PDMOS 32的源极端子S连接。
第一PMOS 31具有在电压源的反向连接时阻止电流流动的功能。第一PDMOS 32具有保护集成电路5不受过电压影响的功能。另外，第一PMOS 31及第一PDMOS 32具有吸收从外部电源端子11进入的浪涌电流，保护集成电路5不受该浪涌电流影响的功能。
第一PMOS 31可以是增强(常闭)型和耗尽(常开)型中的任一种。例如，在施加过电压时想要使第一PDMOS 32可靠地导通或关断的情况下、在电压源的反向连接时想要使第一PMOS 31可靠地关断的情况下、在将第二电阻元件33设为低电阻而减小芯片面积的情况下等，优选将第一PMOS 31设为增强型而进行高电阻化。另一方面，在将第二电阻元件33设为高电阻(例如100kΩ左右)的情况下，第一PMOS 31可以是增强型，也可以是耗尽型。
在将第一PMOS 31设为耗尽型的情况下，能够不扩大芯片面积，而降低稳态时通过第一PMOS 31的电流的路径的电阻值，并能够进一步提高产品整体的精度。另外，在将第一PMOS 31设为耗尽型的情况下，优选将第二电阻元件33的电阻值设置得比第一PDMOS 32的导通电阻(例如1kΩ左右)高(例如数百kΩ左右)。由此，不仅能够利用第一PMOS 31，还能够利用第二电阻元件33降低(缩小)在电压源的反向连接时通过第一PMOS 31的路径中的电流。
第一PDMOS 32的漏极端子D与第二电阻元件33的一端连接。第一PDMOS 32的栅极端子G经由第三电阻元件6与第一齐纳二极管22的阴极端子连接。另外，第一PDMOS 32的栅极端子G还经由第二齐纳二极管7与第一PDMOS 32的源极端子S连接。第二电阻元件33的另一端与接地端子12连接。第一PDMOS 32的栅极阈值电压与第一PMOS 31的栅极阈值电压相等。第一PDMOS 32是增强型。
第三电阻元件6具有在施加过电压时抑制在第一PMOS 31、第二齐纳二极管7及第一齐纳二极管22的路径流动的电流的功能。第三电阻元件6的电阻值可以是例如数十kΩ左右。第二齐纳二极管7将阴极端子侧作为第一PMOS 31及第一PDMOS 32的源极端子S侧，并连接在第一PMOS 31及第一PDMOS 32的源极端子S与栅极端子G之间。第二齐纳二极管7具有降低从外部电源端子11进入的浪涌电流，而保护第一PMOS 31及第一PDMOS 32不受该浪涌电流影响的功能。
开关单元4具有p沟道型MOSFET(以下，称为第二PMOS(第二绝缘栅型场效应晶体管))41、以及p沟道型高耐压MOSFET(以下，称为第二PDMOS(第四绝缘栅型场效应晶体管))42。优选地，第二PDMOS 42与第一PDMOS 32相同地设为高耐压。
第二PMOS 41的漏极端子D与外部电源端子11连接。第二PMOS 41的栅极端子G经由第四电阻元件8与第一PDMOS 32的漏极端子D和第二电阻元件33之间的连接点34连接。另外，第二PMOS 41的栅极端子G还经由第三齐纳二极管9与第二PMOS 41的源极端子S连接。另外，第二PMOS 41的源极端子S与第二PDMOS 42的源极端子S连接。
第二PMOS 41具有在电压源的反向连接时阻止电流流动的功能。第二PDMOS 42具有保护集成电路5不受过电压影响的功能。另外，第二PMOS 41及第二PDMOS 42具有吸收从外部电源端子11进入的浪涌电流，保护集成电路5不受该浪涌电流影响的功能。
第二PMOS 41可以是增强型和耗尽型中的任一种，可以优选为耗尽型。通过将第二PMOS 41设为耗尽型，能够不扩大芯片面积，而降低稳态时通过第二PMOS 41的电流Idd(参照图2)的路径的电阻值，并能够提高产品整体的精度。
特别是，在该稳态时通过第二PMOS 41的电流Idd从外部电源端子11流经第二PMOS41及第二PDMOS 42而供给到内部电源端子13，与集成电路5的驱动能力有关，并且电流值大。因此，降低稳态时通过第二PMOS 41的电流Idd的路径的电阻值很有助于提高产品整体的精度。
另外，在将第二PMOS 41设为耗尽型的情况下，第二PMOS 41的栅极阈值电压以使得在电压源的反向连接时施加于栅极端子G的电压变得比施加于源极端子S的电压高的方式设定。优选的是，第二PMOS 41的栅极阈值电压设为比第二PDMOS42的寄生二极管64的正向电压和第四齐纳二极管10的正向电压加起来的电压值低。由此，在电压源的反向连接时，能够将第二PMOS 41大致设为关断状态。
第二PDMOS 42的漏极端子D与内部电源端子13连接。第二PDMOS 42的栅极端子G经由第四电阻元件8与第一PDMOS 32的漏极端子D和第二电阻元件33之间的连接点34连接。另外，第二PDMOS 42的栅极端子G还经由第三齐纳二极管9与第二PDMOS 42的源极端子S连接。第二PDMOS 42的栅极阈值电压与第二PMOS 41的栅极阈值电压相等。第二PDMOS 42是增强型。
第四电阻元件8具有在施加过电压时抑制在第二PMOS 41、第三齐纳二极管9及第二电阻元件33的路径流动的电流的功能。第四电阻元件8的电阻值可以是例如数十kΩ左右。第三齐纳二极管9将阴极端子侧作为第二PMOS41及第二PDMOS 42的源极端子S侧，并且连接在第二PMOS 41及第二PDMOS 42的源极端子S与栅极端子G之间。第三齐纳二极管9具有降低从外部电源端子11进入的浪涌电流，而保护第二PMOS 41及第二PDMOS 42不受该浪涌电流影响的功能。
集成电路5连接在内部电源端子13与接地端子12之间。第四齐纳二极管10的阴极端子与第二PDMOS 42的漏极端子D和内部电源端子13之间的连接点(第一连接点)43连接。第四齐纳二极管10的阳极端子与接地端子12连接。即使没有利用第二PMOS 41及第二PDMOS42将从外部电源端子11进入的浪涌电流完全吸收，也能够利用与集成电路5并联连接的第四齐纳二极管10使其降低。因此，能够抑制浪涌电流进入集成电路5。
接着，以使用增强型的第一PMOS 31及第二PMOS 41的情况为例对保护电路1(参照图1)的工作进行说明。
首先，对保护电路1在稳态时的工作进行说明。图2是表示图1的保护电路在稳态时的状态的说明图。稳态时是指正确地连接电压源，并且施加于外部电源端子11的电源电压Vcc小于第一齐纳二极管22的击穿电压Vr与第一PDMOS 32的栅极阈值电压Vth的合计电压的情况(Vcc＜Vr+Vth)。第一齐纳二极管22的击穿电压Vr处于集成电路5的最大额定电压以下。
如图2所示，在稳态时，由于没有引起第一齐纳二极管22的击穿，所以从分压单元2的分压点23输出的对电源电压Vcc进行了分压的电压(分压单元2的分压点23的电压)Vga为大致电源电压Vcc(Vga≈Vcc)。即，第一PMOS 31及第一PDMOS 32的栅极电压(≈Vga)为大致电源电压Vcc，第一PMOS 31及第一PDMOS 32维持关断状态。
通过第一PMOS 31及第一PDMOS 32关断，第一PDMOS 32的漏极端子D与第二电阻元件33之间的连接点34的电压Vgb成为大致接地电压GND(Vgb≈GND)。即，第二PMOS 41及第二PDMOS 42的栅极电压(≈Vgb)为大致接地电压GND，第二PMOS 41及第二PDMOS 42导通。
通过第二PMOS 41及第二PDMOS 42导通，内部电源电压Vdd从内部电源端子13供给到集成电路5。内部电源端子13的内部电源电压Vdd以下述(1)式表示。在下述(1)式中，Ron1及Ron2分别是第二PMOS 41及第二PDMOS 42的导通电阻。Idd是稳态时从外部电源端子11通过第二PMOS41及第二PDMOS 42向内部电源端子13供给的电流。
Vdd＝Vcc-(Ron1+Ron2)×Idd ···(1)
接着，对保护电路1在施加过电压时的工作进行说明。图3是表示图1的保护电路在施加过电压时的状态的说明图。施加过电压时是指从稳态时的状态起变成了从外部电源端子11施加的电源电压Vcc超过第一齐纳二极管22的击穿电压Vr的状态的情况。如图3所示，在施加过电压时，如果施加于外部电源端子11的电源电压Vcc超过第一齐纳二极管22的击穿电压Vr，则引起第一齐纳二极管22的击穿。
由于第一齐纳二极管22的击穿，分压单元2的分压点23的电压Vga被钳位为第一齐纳二极管22的击穿电压Vr，电源电压Vcc与分压单元2的分压点23的电压Vga(≈Vr)的差的绝对值变大。如果电源电压Vcc进一步上升，变为第一齐纳二极管22的击穿电压Vr与第一PDMOS 32的栅极阈值电压Vth的合计电压值(过电压阈值电压)以上(Vcc≥Vr+Vth)，则第一PMOS31及第一PDMOS 32从关断状态转变为导通状态。
通过第一PMOS 31及第一PDMOS 32导通，第一PDMOS 32的漏极端子D与第二电阻元件33之间的连接点34的电压Vgb成为大致电源电压Vcc(Vgb≈Vcc)。由此，第二PMOS 41及第二PDMOS 42从导通状态转变为关断状态。通过第二PMOS 41及第二PDMOS 42关断，能够使内部电源端子13的电源电压Vcc的电位降低，因此，保护集成电路5不受过电压影响。
接着，对电压源的反向连接时的保护电路1的工作进行说明。图4是表示图1的保护电路在电压源的反向连接时的电流路径的说明图。如图4所示，在电压源与外部电源端子11及接地端子12反向连接的情况下，向外部电源端子11施加接地电压GND，向接地端子12施加电源电压Vcc。此时，因为施加于栅极端子的电压比施加于源极端子的电压高，所以第一PMOS 31、第一PDMOS 32、第二PMOS 41、第二PDMOS 42处于关断状态。在该电压源的反向连接时，存在电流在如下的第一～第七路径51a、51b、52a、52b、53a、54a、55a流动的可能性。
第一～第七路径51a、51b、52a、52b、53a、54a、55a是针对与接地端子12连接的第一～第五节点51～55的每个进行划分的情况下的电流路径。第一节点51是接地端子12与第一齐纳二极管22的阳极端子之间的连接点。第二节点52是接地端子12与第二电阻元件33之间的连接点。第三节点53是接地端子12与第四齐纳二极管10之间的连接点。第四节点54是接地端子12与集成电路5的内部接地端子(未图示)之间的连接点。第五节点55是接地端子12与后述的p-型半导体基板70的寄生二极管65的阳极(第二PDMOS 42的漏极100)之间的连接点(参照图5)。
第一路径51a是从接地端子12经由第一齐纳二极管22及第一电阻元件21到达外部电源端子11的电流路径。第二路径51b是从接地端子12经由第一齐纳二极管22、第三电阻元件6、第二齐纳二极管7到达第一PMOS 31的寄生二极管(体二极管)61的电流路径。第三路径52a是从接地端子12经由第二电阻元件33及第一PDMOS 32的寄生二极管(体二极管)62到达第一PMOS 31的寄生二极管61的电流路径。第四路径52b是从接地端子12经由第二电阻元件33、第四电阻元件8及第三齐纳二极管9到达第二PMOS 41的寄生二极管(体二极管)63的电流路径。第五路径53a是从接地端子12经由第四齐纳二极管10及第二PDMOS 42的寄生二极管(体二极管)64到达第二PMOS 41的寄生二极管63的电流路径。第六路径54a是从接地端子12经由内部接地端子、集成电路5、内部电源端子13及第二PDMOS 42的寄生二极管64到达第二PMOS 41的寄生二极管63的电流路径。第七路径55a是从接地端子12经由p-型半导体基板70的寄生二极管65到达第二PMOS 41的寄生二极管63的电流路径。
电压源的反向连接时在第一路径51a流动的电流能够通过将第一电阻元件21设为在p-型半导体基板70不产生寄生路径的多晶硅电阻，并且充分地增大第一电阻元件21的电阻值来抑制为不产生问题的程度。第一电阻元件21的电阻值例如，增大到电压源的反向连接时能够将在第一路径51a流动的电流抑制到在第一路径51a不产生因电迁移等带来的破坏等的程度。具体而言，第一电阻元件21的电阻值可以是例如数十kΩ以上的程度。
在电压源的反向连接时，在第一路径51a以外的路径中，能够利用第一PMOS 31的寄生二极管61或第二PMOS 41的寄生二极管63阻止电流。具体而言，在电压源的反向连接时，由于与外部电源端子11连接的第一PMOS 31的寄生二极管61被反向偏置，所以在第二路径51b、第三路径52a阻止电流。由于与外部电源端子11连接的第二PMOS 41的寄生二极管63被反向偏置，所以在第四～第七路径52b、53a、54a、55a阻止电流。
另外，使用耗尽型的第一PMOS 31及第二PMOS 41的情况的保护电路1在稳态时及施加过电压时的各工作除了第一PMOS 31及第二PMOS 41维持导通状态以外，都与上述的使用增强型的第一PMOS 31及第二PMOS 41的情况相同。在使用耗尽型的第一PMOS 31及第二PMOS 41的情况下，调整第一PMOS 31、第二PMOS 41的栅极阈值电压，以使得在电压源的反向连接时，施加于栅极端子的电压变得比施加于源极端子的电压高。由此，能够使保护电路1在电压源的反向连接时的工作与上述的使用增强型的第一PMOS31及第二PMOS 41的情况相同。
具体而言，在稳态时，如上所述，第一PMOS 31及第一PDMOS 32的栅极电压(≈Vga)为大致电源电压Vcc。因此，第一PMOS 31处于比通常的导通状态更接近关断的导通状态(比通常反转状态更高电阻化的状态)，第一PDMOS 32维持关断状态。通过第一PDMOS 32关断，如上所述第二PMOS 41及第二PDMOS 42的栅极电压(≈Vgb)为大致接地电压GND。由此，第二PMOS 41转变为常开状态，第二PDMOS 42导通。通过第二PMOS 41及第二PDMOS 42导通，如上所述外部连接端子11的电源电压Vcc被供给到内部电源端子13，并从内部电源端子13向集成电路5供给内部电源电压Vdd。
在施加过电压时，如果电源电压Vcc变为第一齐纳二极管22的击穿电压Vr与第一PDMOS 32的栅极阈值电压Vth的合计电压值以上(Vcc≥Vr+Vth)，则第一PMOS 31从接近关断的导通状态变为通常的导通状态，第一PDMOS32从关断状态转变为导通状态。因为第一PMOS 31及第一PDMOS 32导通，所以如上所述第一PDMOS 32的漏极端子D与第二电阻元件33之间的连接点34的电压Vgb为大致电源电压Vcc(Vgb≈Vcc)。由此，第二PMOS 41转变为比通常的导通状态更接近关断的导通状态，第二PDMOS 42从导通状态转变为关断状态。通过第二PDMOS 42关断，能够降低内部电源端子13的电源电压Vcc的电位，并且能够保护集成电路5不受过电压影响。
在电压源的反向连接时，施加于第一PMOS31、第二PMOS 41的栅极端子的电压大致为施加于接地端子12的电压。施加于第一PMOS 31的源极端子的电压为从接地端子12的电位减去第一PDMOS 32的寄生二极管62的电压降(例如使用硅基板的情况下为0.6V)而得的电压。例如在施加于接地端子12的电压为5V的情况下，在第一PMOS 31的栅极端子施加5V的电压，在第一PMOS 31的源极端子施加大致4.4V(≈5V-0.6V)的电压。因为施加于栅极端子的电压比施加于源极端子的电压高，所以第一PMOS 31处于接近关断的导通状态，第一PMOS31的寄生二极管61被反向偏置。由此，能够降低上述第二路径51b、第三路径52a中的电流。通过将第二电阻元件33设为高电阻，能够进一步抑制上述第二路径51b、第三路径52a中的电流。施加于第二PMOS 41的源极端子的电压为从接地端子12的电位减去第四齐纳二极管10及第二PDMOS 42的寄生二极管64的电压降而得的电压。具体而言，例如在施加于接地端子12的电压为5V的情况下，在第二PMOS 41的栅极端子施加5V的电压，在第二PMOS 41的源极端子施加大致3.8V(≈5V－1.2V)的电压。因为施加于栅极端子的电压比施加于源极端子的电压足够高，所以第二PMOS 41处于大致关断状态，第二PMOS 41的寄生二极管63被反向偏置。由此，能够利用上述第四～第七路径52b、53a、54a、55a大致阻止电流。
接着，对保护电路1的截面结构进行说明。图5是表示图1的保护电路的局部截面结构的剖视图。图5表示第二PMOS 41及第二PDMOS 42的截面结构。第一PMOS 31和第一PDMOS32的截面结构分别与第二PMOS 41及第二PDMOS 42相同。虽然省略图示，但是第一PMOS 31、第一PDMOS 32、第一～第四电阻元件21、33、6、8以及第一～第四齐纳二极管22、7、9、10与第二PMOS 41及第二PDMOS 42配置在同一p-型半导体基板70。
如图5所示，在p-型半导体基板70的正面的表面层选择性地设置有p型阱区71。在p型阱区71的内部(基板正面侧的表面区域)选择性地设置有p+型接触区72。接触电极73与p+型接触区72相接。另外，接触电极73与接地端子12电连接。在p-型半导体基板70，在稳态时，经由p型阱区71及p+型接触区72从接触电极(以下，称为GND接触电极)73供给接地电压GND的电位。
另外，在p-型半导体基板70的正面的表面层，与p型阱区71分离地选择性地设置有n-型阱区74。n-型阱区74的扩散深度例如比p型阱区71的扩散深度深。利用背面侧的p-型区域70a与n-型阱区74之间的pn结，形成上述的p-型半导体基板70的寄生二极管65。背面侧的p-型区域70a是指p-型半导体基板70的、在比p型阱区71及n-型阱区74距基板正面更深的部分没有形成p型阱区71及n-型阱区74从而作为p型区域存留的部分。
在n-型阱区74配置有第二PMOS 41。具体而言，在n-型阱区74的内部的、基板正面侧的部分选择性地设置有n型体区(背栅)81。在n型体区81的内部分别选择性地设置有n+型接触区82、p+型源区83及p+型漏区84。在n型体区81的、夹在p+型源区83及p+型漏区84之间的部分的表面上，经由栅绝缘膜85设置有由例如多晶硅构成的栅极86。利用这些n型体区81、n+型接触区82、p+型源区83、p+型漏区84、栅绝缘膜85及栅极86构成第二PMOS 41的MOS栅结构。
第二PMOS 41根据注入到沟道部81a的离子种类及沟道部81a的杂质浓度能够控制为增强型或耗尽型，增强型和耗尽型在截面结构方面基本没有不同。第二PMOS 41的沟道部81a是指n型体区81的、栅极86正下方的部分(隔着栅绝缘膜85沿深度方向与栅极86对置的部分)。第二PMOS 41的接触电极87、源极88及漏极89分别与n+型接触区82、p+型源区83及p+型漏区84相接。利用p+型漏区84和n型体区81之间的pn结，形成第二PMOS 41的寄生二极管63。
另外，在n-型阱区74配置有第二PDMOS 42。具体而言，在n-型阱区74的内部的、基板正面侧的部分，与第二PMOS 41的n型体区81分离地分别选择性地设置有第二PDMOS 42的n型体区(背栅)91及p型偏移区94。在n型体区91的内部分别选择性地设置有n+型接触区92及p+型源区93。在p型偏移区94的表面的局部，选择性地设置有LOCOS(Local Oxidation ofSilicon：硅局部氧化)等厚的局部氧化膜75。
在p型偏移区94的内部，隔着局部氧化膜75在p+型源区93的相反侧选择性地设置有p+型漏区95。在n型体区91的夹在p+型源区93与p型偏移区94之间的部分的表面，隔着栅绝缘膜96设置有由例如多晶硅构成的栅极97。栅极97可以在设置于p+型源区93与p+型漏区95之间的局部氧化膜75上延伸。利用这些n型体区91、n+型接触区92、p+型源区93、p型偏移区94、p+型漏区95、栅绝缘膜96及栅极97构成第二PDMOS 42的MOS栅结构。
第二PDMOS 42根据注入到沟道部91a的离子种类及沟道部91a的杂质浓度被控制为增强型。第二PDMOS 42的沟道部91a是指n型体区91的、栅极97正下方的部分(隔着栅绝缘膜96沿深度方向与栅极97对置的部分)。第二PDMOS 42的接触电极98、源极99及漏极100分别与n+型接触区92、p+型源区93及p+型漏区95相接。利用p型偏移区94与n-型阱区74之间的pn结，形成第二PDMOS 42的寄生二极管64。
第二PMOS 41的栅极86、第二PDMOS 42的栅极97及第四电阻元件8与第三齐纳二极管9的阳极区域电连接。第二PMOS 41的接触电极87及源极88、第二PDMOS 42的接触电极98及源极99与第三齐纳二极管9的阴极区域电连接。第二PMOS 41的漏极89与外部电源端子11电连接。第二PDMOS 42的漏极100与内部电源端子13电连接。
第二PMOS 41及第二PDMOS 42的各区域能够与构成集成电路5的MOSFET的各区域的导电型、杂质浓度及扩散深度相同的区域同时形成。因此，不用追加用于分别形成第二PMOS 41及第二PDMOS 42的各区域的专用掩模及离子注入等工序就能够形成第二PMOS 41及第二PDMOS 42的各区域。因此，因为实质上不用追加专用掩模或工序就能够制造第二PMOS 41及第二PDMOS 42，所以与作为CMOS集成电路的集成电路5的制造同时地制造保护电路1。
接着，参照图5、6，对第二PMOS 41及第二PDMOS 42在稳态时、施加过电压时及电压源的反向连接时的沟道部81a、91a的状态进行说明。图6是表示图5的PMOS及PDMOS的沟道部的状态的图表。在第二PMOS 41为增强型的情况下，第二PMOS 41的沟道部81a在稳态时处于导通(反转状态)，在施加过电压时处于关断(非反转状态)，在电压源的反向连接时处于关断(非反转状态)。
在第二PMOS 41为耗尽型的情况下，第二PMOS 41的沟道部81a在稳态时处于导通(反转状态)，在施加过电压时处于比通常的导通状态更接近关断的导通状态(弱反转状态)。在电压源的反向连接时，如上述那样，在第二PMOS 41的栅极端子G施加5V的电压，在源极端子S施加大致3.8V(≈5V-1.2V)的电压。因此，第二PMOS 41的沟道部81a在栅极阈值电压值为-1.2V以上且0V以下的情况下处于关断(非反转状态)，在栅极阈值电压值小于-1.2V的情况下处于比通常的导通状态更接近关断的导通状态(弱反转状态)。
第二PDMOS 42为增强型。第二PDMOS 42的沟道部91a在稳态时处于导通(反转状态)，在施加过电压时处于关断(非反转状态)，在电压源的反向连接时处于关断(非反转状态)。
接着，对电压源的反向连接时存在电流流动的可能性的上述第四～第七路径52b、53a、54a、55a(参照图4)的、p-型半导体基板70的内部的通过区域进行说明。图7是表示图5的PMOS及PDMOS在电压源的反向连接时的电流路径的说明图。即使是电压源的反向连接时存在电流流动的可能性的上述第四～第七路径52b、53a、54a、55a中的任一路径，最终都到达与外部电源端子11连接的第二PMOS 41的漏极89。
具体而言，在第四路径52b中，电流经由第四电阻元件8、第三齐纳二极管9、第二PMOS 41的接触电极87及n+型接触区82而从n型体区81流入p+型漏区84。或者，在第四路径52b中，电流经由第四电阻元件8、第三齐纳二极管9、第二PMOS 41的源极88及p+型源区83而从n型体区81流入p+型漏区84。
在第五路径53a中，电流经由第四齐纳二极管10(参照图4)、第二PDMOS42的漏极100、p+型漏区95及寄生二极管64而从n型体区81流入p+型漏区84。在第六路径54a中，电流经由集成电路5、内部电源端子13(参照图4)、第二PDMOS 42的漏极100、p+型漏区95及寄生二极管64而从n型体区81流入p+型漏区84。
在第七路径55a中流动的电流经由GND接触电极73、p+型接触区72、p型阱区71及p-型半导体基板70的寄生二极管65而从n型体区81流入p+型漏区84。在电压源的反向连接时，由于与第二PMOS 41的漏极89相接的p+型漏区84被固定在接地电压GND的电位，所以由p+型漏区84与n型体区81之间的pn结形成的第二PMOS 41的寄生二极管63变为反向偏置状态。因此，如上所述，阻止在第四～第七路径52b、53a、54a、55a中流动的电流。
以上，如所说明的那样，根据实施方式，在信号发生单元的PDMOS的外部电源端子侧及开关单元的PDMOS的外部电源端子侧分别连接在电压源的反向连接时使寄生二极管反向偏置的PMOS。由此，在施加过电压时，将分压单元的分压点的电压钳位为齐纳二极管的击穿电压，并且关断开关单元的PDMOS，而断开将过电压向作为保护对象的集成电路供给的路径。并且，在电压源被反向连接时，将PMOS的寄生二极管反向偏置，能够阻止电流在通过PMOS的寄生二极管的路径中流动，并且能够抑制大电流向作为保护对象的集成电路流动。
以上，本发明不限于上述实施方式，在不超出本发明的主旨的范围内能够进行各种变更。另外，本发明即使使导电型反转也同样地成立。
【工业上的利用可能性】
如以上所述，本发明的半导体集成电路装置在用于机动车等的半导体装置中有用，特别是适合具有以压力传感器为首的物理量传感器的半导体装置。

Claims (10)

1.一种半导体集成电路装置，其特征在于，具有：
外部电源端子，其在稳态时接收外部供给的电源电压；
接地端子，其在稳态时接收外部供给的接地电压；
内部电源端子，其在稳态时将从外部供给的所述电源电压供给到作为保护对象的集成电路；
分压单元，其连接在所述外部电源端子与所述接地端子之间，并且对由所述外部电源端子供给的电压进行分压；
信号发生单元，其连接在所述外部电源端子与所述接地端子之间，根据所述分压单元的分压点的电压来输出所述电源电压和所述接地电压中任一方的电压，并且具有反相电路，所述反相电路由通过将电阻元件(33)的一端与第一绝缘栅型场效应晶体管的漏极端子连接而将所述电阻元件(33)与该第一绝缘栅型场效应晶体管串联连接而成的串联连接体构成，所述第一绝缘栅型场效应晶体管以与所述分压点连接的栅极端子为输入端子，以漏极端子为输出端子；以及
开关单元，其连接在所述外部电源端子与所述接地端子之间，具有第二绝缘栅型场效应晶体管，并且根据所述信号发生单元的输出进行开关，在所述第二绝缘栅型场效应晶体管中，漏极端子与所述内部电源端子连接，栅极端子连接于第一连接点，所述第一连接点连接在所述第一绝缘栅型场效应晶体管的漏极端子与所述第一电阻元件的一端之间，
所述信号发生单元还具有第三绝缘栅型场效应晶体管，在所述第三绝缘栅型场效应晶体管中，漏极端子与所述外部电源端子连接，源极端子与所述第一绝缘栅型场效应晶体管的源极端子连接，并且栅极端子与所述分压点连接，
所述开关单元还具有第四绝缘栅型场效应晶体管，在所述第四绝缘栅型场效应晶体管中，漏极端子与所述外部电源端子连接，源极端子与所述第二绝缘栅型场效应晶体管的源极端子连接，并且栅极端子与所述第一连接点连接。
2.如权利要求1所述的半导体集成电路装置，其特征在于，
所述第三绝缘栅型场效应晶体管是增强型的p沟道型的绝缘栅型场效应晶体管。
3.如权利要求1或2所述的半导体集成电路装置，其特征在于，
所述第四绝缘栅型场效应晶体管是增强型的p沟道型的绝缘栅型场效应晶体管。
4.如权利要求1所述的半导体集成电路装置，其特征在于，
所述第三绝缘栅型场效应晶体管是耗尽型的p沟道型的绝缘栅型场效应晶体管。
5.如权利要求1或2所述的半导体集成电路装置，其特征在于，
所述第四绝缘栅型场效应晶体管是耗尽型的p沟道型的绝缘栅型场效应晶体管。
6.如权利要求4或5所述的半导体集成电路装置，其特征在于，
所述第四绝缘栅型场效应晶体管的栅极阈值电压被设定为所述外部电源端子接收到外部供给的所述接地电压，并且所述接地端子接收到外部供给的所述电源电压时，使施加于栅极端子的电压变得比施加于源极端子的电压高。
7.如权利要求1～6中任一项所述的半导体集成电路装置，其特征在于，
所述第一绝缘栅型场效应晶体管及所述第二绝缘栅型场效应晶体管是增强型的p沟道型绝缘栅型场效应晶体管。
8.如权利要求1～7中任一项所述的半导体集成电路装置，其特征在于，
所述分压单元由将齐纳二极管与第二电阻元件串联连接而成的串联连接体构成，
所述齐纳二极管的击穿电压处于所述集成电路的最大额定电压以下。
9.如权利要求1～8中任一项所述的半导体集成电路装置，其特征在于，
所述集成电路由多个绝缘栅型场效应晶体管构成。
10.如权利要求1～9中任一项所述的半导体集成电路装置，其特征在于，
所述分压单元、所述信号发生单元及所述开关单元与所述集成电路配置在同一半导体基板上。
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