JP2011014613A - 半導体装置 - Google Patents

Abstract

【課題】消費電力が小さく、かつ臨界電圧上昇率を向上させたサイリスタを得る。
【解決手段】このトライアック１０を制御する電極は、主電極となるＴ１電極（第１の主電極）１１、Ｔ２電極（第２の主電極）１２と、ゲート電極１３である。トライアック１０を構成する半導体層２０は、図に示すように、Ｐ１層（第１の半導体層：ｐ型層：ベース）２１、Ｎ１層（ｎ型層：ベース）２２、Ｐ２層（ｐ型層：ベース）２３、Ｎ２層（第３の半導体層：ｎ型層：エミッタ）２４、Ｎ３層（ｎ型層：エミッタ）２５、Ｎ４層（第２の半導体層：ｎ型層）２６で構成される。このトライアック１０においては、シリコンのダイオード３１、３２が、ゲート電極１３からＴ１電極１１に向かう方向が順方向となるべく、Ｔ１電極１１とゲート電極１３との間に直列に設置される。
【選択図】図１

Description

本発明は、ｐｎ接合を利用して電流の制御を行う半導体装置、特にサイリスタの構造に関する。

複数のｐｎ接合を利用して電流のオンオフを制御する半導体装置として、サイリスタが知られている。サイリスタにおいては、ゲート電流をトリガとして、アノード・カソード間の電流のオンオフが制御される。また、逆向きのサイリスタを並列に接続して同一の半導体基板に形成した構成のトライアック（双方向サイリスタ）も広く用いられている。サイリスタやトライアックは、大電流を流すことが可能であるため、電源回路等に広く用いられている。

サイリスタやトライアックにおいては、ゲート電圧がトリガ電圧を超えた場合に、ゲート電流がある値（トリガ電流）を越え、主電極となるアノード・カソード間（トライアックにおいては主電極間）に電流が流れる。この電流は、その後にゲート電流を零にしても流れ続ける。サイリスタやトライアックのスイッチング特性を良好に保つためには、ゲート電流（ゲート電圧）をトリガ電流（トリガ電圧）以下とした場合にアノード・カソード間に流れる電流を、無視できる程度に小さくすることが必要である。

トライアックの動作を、トライアックの上面から見た平面図（図６（ａ））、そのＣ−Ｃ方向の断面図（図６（ｂ））を用いて説明する。このトライアック８０を制御する電極は、主電極となるＴ１電極８１、Ｔ２電極８２と、ゲート電極８３である。トライアック８０を構成する半導体層９０は、図に示すように、Ｐ１層（ｐ型層：ベース）９１、Ｎ１層（ｎ型層：ベース）９２、Ｐ２層（ｐ型層：ベース）９３、Ｎ２層（ｎ型層：エミッタ）９４、Ｎ３層（ｎ型層：エミッタ）９５、Ｎ４層（ｎ型層）９６で構成される。このトライアック８０においてスイッチングされる電流（動作電流）はＴ１電極８１とＴ２電極８２間に流れる。Ｔ１電極８１は、この半導体層９０の上面において、Ｐ１層（ｐ型層）９１とＮ２層９４の両方に接するように形成され、ゲート電極８３は、Ｐ１層９１とＮ４層９６の両方に接するように形成される。Ｔ１電極８１とゲート電極８３の平面形状は、図６（ａ）に示されるとおりであり、その面積は、大電流（動作電流）が流れるＴ１電極８１の方が大きくなっている。一方、やはり大電流が流れるＴ２電極８２は、半導体層９０の下面においてほぼ全面にわたり形成され、Ｐ２層９３とＮ３層９５の両方に接するように形成されている。この場合には、Ｔ１電極８１、Ｎ２層９４、Ｐ１層９１、Ｎ１層９２、Ｐ２層９３、Ｔ２電極８２からなる第１の主サイリスタと、Ｔ１電極８１、Ｐ１層９１、Ｎ１層９２、Ｐ２層９３、Ｎ３層９５、Ｔ２電極８２からなる第２の主サイリスタとが逆向きに並列に形成された構成となる。また、ゲート電極８３、Ｎ４層９６、Ｐ１層９１、Ｎ１層９２、Ｐ２層９３、Ｔ２電極８２からなる補助サイリスタが、これら２つの主サイリスタの動作を補助する補助サイリスタとして形成されている。

このトライアックがオフ状態からオン状態、すなわち、Ｔ１電極８１とＴ２電極８２との間に電流が流れるようになる場合には、Ｔ１電極８１の電位を基準として考えた場合に、（１）Ｔ２電極８２が正、ゲート電極８３が正、（２）Ｔ２電極８２が正、ゲート電極８３が負、（３）Ｔ２電極８２が負、ゲート電極８３が負、（４）Ｔ２電極８２が負、ゲート電極８３が正、の４つの場合がある。どの場合においても、Ｔ１電極８１とゲート電極８３との間でＰ１層９１中を流れるゲート電流によって、Ｐ１層９１中で時定数が大きな電圧降下が生じることがトリガとなっている。この電圧降下によって、Ｐ１層９１とＮ２層９４間のｐｎ接合、又はＰ１層９１とＮ４層９６間のｐｎ接合が順方向となり、Ｐ１層９１中に電子が注入されることによってこのトライアック８０はオン状態となる。その後にゲート電流を零にした場合でも、Ｔ１電極８１とＴ２電極８２間に電流が流れている間は、Ｐ１層９１中には電子が注入され続けるため、この状態は維持される、すなわち、ゲート電流を零にした場合でも、オン状態は維持される。

以上の動作において、このトライアックがオン状態となるのはゲート電極８３からゲート電流を流した場合であるが、実際には、Ｔ１電極８１とＴ２電極８２間に急激な電圧変化があった場合（ｄＶ／ｄｔが大きな場合）、ゲート電極８３からゲート電流を流していないにも関わらず、オン状態となる（誤点弧する）ことがある。これに対する指標として、誤点弧が発生する電圧上昇率ｄＶ／ｄｔとして臨界電圧上昇率（ｄＶ／ｄｔ）ｃが用いられる。

誤点弧が発生する主原因は、急激な電圧変化があった場合にＰ１層９１中に流れる電流の存在である。この電流は、例えば、一方の主サイリスタがオン状態となっていた場合に存在したキャリアが、この主サイリスタがオフとなった後でも残留し、他方の主サイリスタ中のベース（Ｐ１層９１）中の電流となることによって発生する。また、急激な電圧変化があった場合には、ベース中のｐｎ接合の容量を流れる変位電流（充電電流）が流れ、これがＰ１層９１中を流れることもこの原因となる。トリガ電流あるいはトリガ電圧を大きく設定すれば、こうした誤点弧は抑制されることは明らかであるが、この場合には本来のスイッチング動作を行うために大電流（大電圧）が必要となるため、好ましくない。すなわち、トリガ電流を小さくすることと、ｄＶ／ｄｔが大きな場合の誤点弧に対する耐性を高めることとはトレードオフの関係にあり、これらを両立させるための技術が要求されている。

こうした技術として、例えば、特許文献１に記載の技術がある。特許文献１に記載の技術においては、トライアックにおいて、各サイリスタのエミッタとなるＮ２層９４とＮ３層９５間の水平方向における距離、及びＮ４層９６とＴ１電極８１間の距離を最適化することによって、この問題を解決している。この構成によって、一方のサイリスタの動作が他方のサイリスタの動作に及ぼす影響を低減することができ、誤点弧を低減することができる。更に、特許文献１には、半導体層９０の表面におけるＴ１電極８１とＮ４層９６との間に抵抗成分を設けることにより、Ｐ１層９１中の電圧降下に寄与しない電流成分（無効電流）を減少させることも記載されている。これによって、トリガ電流を減少させることができる、あるいは、トリガ電流を減少させない場合には、より誤点弧を抑制させることができる。

特開平８−９７４０７号公報

上記の技術においては、Ｔ１電極８１とゲート電極８３との間の実質的な距離を増加させ、これらの間の抵抗を増加させている。この際、特許文献１の段落番号００２８に記載されているように、臨界電圧上昇率を高くした場合にはトリガ電流は大きくなる。すなわち、トリガ電流を小さくすることと誤点弧を抑制することとがトレードオフの関係にあることには変わりがない。従って、誤点弧を抑制し、かつ低消費電力とすることはできなかった。

従って、消費電力が小さく、かつ臨界電圧上昇率を向上させたサイリスタを得ることは困難であった。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体層に第１の主電極、第２の主電極、及びゲート電極が接続された構成を具備し、前記半導体層の一方の主面において、第１の導電型をもつ第１の半導体層上に前記第１の主電極が形成され、前記第１の導電型と反対の第２の導電型をもち前記第１の半導体層中に局所的に形成された第２の半導体層と、該第２の半導体層と前記第１の半導体層とに接続する前記ゲート電極とが、前記第１の主電極が形成されていない箇所に形成され、前記半導体層の他方の主面において、前記第２の主電極が形成され、前記ゲート電極と前記第１の主電極との間に印加する電圧がトリガ電圧を超えた場合に前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、前記ゲート電極と前記第１の主電極との間の前記第１の半導体層中において前記第１の導電型における主たる電荷担体が前記第１の主電極に向かう際の電流の方向と導通方向が等しく、順方向電圧降下が前記トリガ電圧よりも大きく設定され、前記ゲート電極と前記第１の主電極との間に接続されたダイオード、を具備することを特徴とする。
本発明の半導体装置において、前記半導体層はシリコンで形成され、前記ダイオードは直列に２個以上接続されて設けられたことを特徴とする。
本発明の半導体装置において、前記ダイオードは、前記半導体層中に形成されたことを特徴とする。
本発明の半導体装置において、前記ダイオードは前記半導体層と別体で構成され、前記ダイオードと前記半導体層とは一体化されてモールド材中に設けられたことを特徴とする。
本発明の半導体装置は、前記半導体層の一方の主面において、前記第２の導電型をもつ第３の半導体層が前記第１の半導体層中に局所的に形成され、前記第１の主電極は、前記第１の半導体層及び前記第３の半導体層に接続され、前記第１の主電極と前記第２の主電極との間に流れる双方向の電流のオンオフが、前記ゲート電極と前記第１の主電極との間に印加する電圧によって制御されることを特徴とする。

本発明は以上のように構成されているので、消費電力が小さく、かつ臨界電圧上昇率を向上させたサイリスタを得ることができる。

本発明の第１の実施の形態に係るトライアックの平面図（ａ）及び断面図（ｂ）である。 ダイオードの電流−電圧特性の一例を示す図である。 本発明の第１の実施の形態に係るトライアックにおいて、誤点弧の原因となる電流の流れを示す平面図（ａ）、断面図（ｂ）である。 トライアックにおけるトリガ電圧のパルス幅依存性の一例である。 本発明の第２の実施の形態に係るトライアックにおいて、誤点弧の原因となる電流の流れを示す平面図（ａ）、断面図（ｂ）である。 従来のトライアックの平面図（ａ）及び断面図（ｂ）である。

以下、本発明の実施の形態に係る半導体装置として、特にトライアックについて説明する。

（第１の実施の形態）
第１の実施の形態に係るトライアックにおいては、ゲート電極と第１の主電極（Ｔ１電極）との間にダイオードが接続されている。図１は、本発明の実施の形態となるトライアックの平面図（ａ）及びそのＡ−Ａ方向の断面図（ｂ）である。

このトライアック１０を制御する電極は、主電極となるＴ１電極（第１の主電極）１１、Ｔ２電極（第２の主電極）１２と、ゲート電極１３である。トライアック１０を構成する半導体層２０は、図に示すように、Ｐ１層（第１の半導体層：ｐ型層：ベース）２１、Ｎ１層（ｎ型層：ベース）２２、Ｐ２層（ｐ型層：ベース）２３、Ｎ２層（第３の半導体層：ｎ型層：エミッタ）２４、Ｎ３層（ｎ型層：エミッタ）２５、Ｎ４層（第２の半導体層：ｎ型層）２６で構成される。これらの各層は不純物拡散、イオン注入、エピタキシャル成長等の方法によって適宜作成される。

このトライアック１０の動作電流はＴ１電極１１とＴ２電極１２間に流れる。Ｔ１電極１１は、この半導体層２０の上面（一方の主面）において、Ｐ１層（ｐ型層）２１とＮ２層２４の両方に接するように形成され、ゲート電極１３は、Ｐ１層２１とＮ４層２６の両方に接するように形成される。Ｔ１電極１１とゲート電極１３の平面形状は、図１（ａ）に示されるとおりであり、その面積は、大電流（動作電流）が流れるＴ１電極１１の方が大きくなっている。一方、やはり大電流が流れるＴ２電極１２は、半導体層２０の下面（他方の主面）においてほぼ全面にわたり形成され、Ｐ２層２３とＮ３層２５の両方に接するように形成されている。この場合には、Ｔ１電極１１、Ｎ２層２４、Ｐ１層２１、Ｎ１層２２、Ｐ２層２３、Ｔ２電極１２からなる第１の主サイリスタと、Ｔ１電極１１、Ｐ１層２１、Ｎ１層２２、Ｐ２層２３、Ｎ３層２５、Ｔ２電極１２からなる第２の主サイリスタとが並列に形成された構成となる。また、ゲート電極１３、Ｎ４層２６、Ｐ１層２１、Ｎ１層２２、Ｐ２層２３、Ｔ２電極１２からなる補助サイリスタが、これら２つの主サイリスタの動作を補助する補助サイリスタとして形成されている。以上はこのトライアック１０における本体の構成であり、これは従来のトライアック（図６）と同様であり、その動作についても同様である。なお、このトライアックをオン状態とするために必要なゲート電極１３・Ｔ１電極１１間の電圧（トリガ電圧）は約０．９Ｖ程度である。

このトライアック１０がオフ状態からオン状態、すなわち、Ｔ１電極１１とＴ２電極１２との間に電流が流れるようになる場合には、Ｔ１電極１１の電位を基準として考えた場合、（１）Ｔ２電極１２が正、ゲート電極１３が正、（２）Ｔ２電極１２が正、ゲート電極１３が負、（３）Ｔ２電極１２が負、ゲート電極１３が負、（４）Ｔ２電極１２が負、ゲート電極１３が正、の４つの場合がある。

このトライアック１０においては、上記の本体に加え、シリコンのダイオード３１、３２が、ゲート電極１３からＴ１電極１１に向かう方向が順方向（導通方向）となるべく、Ｔ１電極１１とゲート電極１３との間に直列に設置される。ダイオードの電流−電圧特性の一例を図２に示す。周知のように、逆方向において流れる電流は極めて小さく、順方向においては順方向電圧降下Ｖｆよりも大きな電圧となった場合に急激に電流が流れる。一般的なシリコンのダイオード３１、３２の順方向電圧降下Ｖｆはそれぞれ０．６Ｖ程度であるため、これらが直列に接続された状態での順方向電圧降下Ｖｆは１．２Ｖ程度となり、この状態でのＶｆは前記のトリガ電圧よりも大きい設定とされている。

このトライアック１０においては、このダイオード３１、３２は、誤点弧の原因となる電流をバイパスさせることにより、誤点弧を抑制、すなわち、（ｄＶ／ｄｔ）ｃを大きくする。このメカニズムについて以下に説明する。

前記の通り、図６に示す従来のトライアック８０においては、Ｔ１電極８１とゲート電極８３との間で流れるゲート電流によって、Ｐ１層９１中で電圧降下が生じることによって、Ｔ１電極８１とＴ２電極８２との間で電流が流れる、すなわち、オン状態となる。ここで、Ｔ１電極８１を接地し、ゲート電極８３に電圧を印加しない状態においても、ｄＶ／ｄｔが大きな場合には、ベース中のｐｎ接合の容量を流れる変位電流（充電電流）が発生し、これがＰ１層９１中を流れ、Ｔ１電極８１に到達する。この電流はゲート電流と等価であるため、オン状態を作り出し、誤点弧の原因となる。

ところが、実際に図６の構造のトライアック８０の臨界電圧上昇率（ｄＶ／ｄｔ）ｃを測定したところ、Ｔ１電極８１を接地した場合、Ｔ２電極８２の極性によって異なる値が得られた。具体的には、Ｔ２電極８２が正（Ｔ１電極８１が負側）の場合の方が、Ｔ２電極８２が負（Ｔ１電極８１が正側）の場合よりも、臨界電圧上昇率が小さく、その値は１／１０程度であった。すなわち、Ｔ１電極８１を負側とした場合の方が誤点弧を生じやすく、このトライアック８０の誤点弧を抑制するためには、特にＴ１電極８１が負側の場合の誤点弧を抑制することが必要である。

この非対称性は、図６に示すトライアック８０の構造が、半導体層９０の上面側と下面側とで異なることに起因する。この場合の電流の流れの違いについて以下に示す。

まず、Ｔ１電極８１が正側にバイアスされた場合には、Ｐ１層９１とＮ１層９２との間のｐｎ接合は順方向となり（空乏層が狭くなる）、Ｎ１層９２とＰ２層９３との間のｐｎ接合は逆方向となる（空乏層が広くなる）。従って、Ｔ１電極８１とＴ２電極８２との間の電流は、主にＰ２層９２を流れる電流で決まる。この電流は、Ｎ１層９２とＰ２層９３との間の空乏層の生成により生じた正孔がＰ２層９２中を流れ、Ｔ２電極８２に引き抜かれることにより生ずる。この際、Ｔ２電極８２は半導体層９０下面のほぼ全面にわたり形成されているため、この電流はほぼ一様にＰ２層９２中を流れる。

これに対して、Ｔ１電極８１が負側にバイアスされた場合には、Ｐ１層９１とＮ１層９２との間のｐｎ接合は逆方向となり（空乏層が広くなる）、Ｎ１層９２とＰ２層９３との間のｐｎ接合は純方向となる（空乏層が狭くなる）。従って、Ｔ１電極８１とＴ２電極８２との間の電流は、主にＰ１層９１を流れる電流で決まる。この電流は、Ｐ１層９１とＮ１層９２との間の空乏層の生成により生じた正孔がＰ１層９１中を流れ、Ｔ１電極８１に引き抜かれることにより生ずる。この際、Ｔ２電極８２とは異なり、Ｔ１電極８１は、半導体層９０上面の一部にしか形成されていない。従って、この電流は、ゲート電極８３が形成された箇所を避けるようにＴ１電極８１まで流れ、Ｐ１層９１中を一様には流れず、局所的に電流密度の高い領域が生じる。この領域では大きな電圧降下が生じ、誤点弧の原因となる。従って、Ｔ１電極８１が負側にバイアスされた場合には、この逆方向と比べて臨界電圧上昇率（ｄＶ／ｄｔ）ｃが低くなる。

Ｔ１電極が負側にバイアスされた場合の状況を、本実施の形態となるトライアック１０について模式的に示したのが図３（ａ）（ｂ）である。図３（ｂ）は、図１（ｂ）に対応した断面において、ダイオード３１、３２がない場合にＰ１層２１中を流れる正孔電流の流れを示す。また、図３（ａ）においては、この流れが平面的に示されている。この正孔電流の中で、特にその電流密度が高くなるのは、図３中で太い矢印で示されたようなゲート電極１３からＴ１電極１１に向かう流れであり、これによってゲート電極１３の電位が上昇する。この正孔電流はゲート電極１３下部を集中的に流れ、Ｔ１電極１１に向かって流れる。この際の電流密度は高くなるため、ゲート電極１３の電位は更に上昇することになる。従って、この電圧降下によって、ゲート電極８３の電位がＴ１電極８１に対して例えば数Ｖ上昇する。

これに対して、このトライアック１０においては、この電位上昇が大きくなった場合には、電流はダイオード３１、３２中を流れる。あるいは、上記の電流はゲート電極１３とＴ１電極１１間のＰ１層２１中を流れず、ダイオード３１、３２を介してバイパスされる。従って、この電流によって誤点弧を生ずることはなく、この場合の臨界電圧上昇率を、Ｔ１電極１１を正側にバイアスした場合と同等の値に近づけることができる。

すなわち、上記の構造においては、半導体層２０の上面（一方の主面）において、Ｔ１電極（第１の主電極）１１がＰ１層（第１の半導体層）２１上に形成され、Ｔ１電極が形成されていない箇所にゲート電極１３が形成される。一方、下面（他方の主面）においては、Ｔ２電極（第２の主電極）のみが形成されている。この構成においては、上面側においてＰ１層２１中には局所的に電流密度が高くなる箇所が発生するが、これをダイオード３１、３２を用いて抑制している。

一方、ゲート電極１３の電位がＴ１電極１１に対して負になった場合には、このダイオード３１、３２は導通しないため、このトライアック１０の動作は、ダイオード３１、３２が存在しない場合と変わらない。

また、ゲート電極１３の電位がＴ１電極１１に対して正であっても、この電位差がＶｆよりも小さければ、ダイオード３１、３２を通して電流は流れない。従って、Ｖｆをトリガ電圧よりも大きく設定すれば、通常のスイッチング動作においてゲート電極１３の電位をトリガ電圧とした場合でも、ダイオード３１、３２は導通せず、トライアックとしての通常の動作、すなわち、上記の（１）（４）の動作を正常に行うことができる。上記の（２）（３）の動作においては、ダイオード３１、３２は逆方向にバイアスされるため、やはり正常な動作を行うことができる。

また、ｄＶ／ｄｔが大きな場合には、ゲート電圧が上昇する際の短時間の間に、ゲート電圧がトリガ電圧（約０．９Ｖ）よりも高く、かつＶｆ（１．２Ｖ）よりも低くなる時間が存在する。この期間においては、ダイオード３１、３２は導通しないため、電流をバイパスさせるという上記の機能は働かず、かつ、ゲート電圧はトリガ電圧を超えるため、このトライアック１０がオンとなる虞があるとも考えられる。しかしながら、上記のトリガ電圧は静的なトリガ電圧であり、厳密には、パルス状のゲート電圧を印加した場合のトリガ電圧（動的トリガ電圧）にはパルス幅依存性がある。パルス幅が短い場合には、動的トリガ電圧は上昇するために、このような短期間でのみゲート電圧が静的なトリガ電圧を超えても、トライアック１０がオンとなることはない。

図４は、トライアックの動的トリガ電圧のパルス幅依存性を温度を変えて測定した一例である。ここで、動的トリガ電圧は、２５℃の場合に充分パルス幅が長い場合のトリガ電圧（静的トリガ電圧）で規格化している。どの温度においても、１００μｓ以上のパルス幅においてはトリガ電圧は一定であり、これが静的トリガ電圧となる。一方、パルス幅が１０μｓ以下と短い場合には、トリガ電圧が上昇する。従って、ゲート電圧が上記のような短期間で静的トリガ電圧を超えても、トライアック１０がオンとなることはない。なお、実際にこのトライアック１０において使用される交流周波数は商用周波数程度の低周波であるため、実際のスイッチング動作におけるトリガ電圧としては静的トリガ電圧だけを考えれば充分である。

前記の通り、Ｖｆはトリガ電圧よりも大きくする必要があるが、Ｖｆが大きいと電流をパイパスさせる効果は小さくなる。一方、Ｖｆがトリガ電圧に近いと、前記の動的トリガ電圧の効果のためにやはり誤点弧をすることがある。従って、トライアックの特性、使用目的によりＶｆは適宜設定される。

以上の動作において、ダイオード３１、３２において逆方向の場合に流れる電流、及び順方向で電圧がＶｆ未満の場合に流れる電流がトリガ電流と比べて無視できる場合には、ダイオード３１、３２の存在がトリガ電圧やトリガ電流に与える影響は小さい。従って、トライアック１０における消費電力は、ダイオード３１、３２がない場合とほぼ等しい。

なお、上記の例では、ｄＶ／ｄｔが大きな場合に発生するベース中の変位電流に基づく誤点弧について説明した。しかしながら、他のメカニズムによって発生する電流であっても、ベース（Ｐ１層２１）中をゲート電極１３側とＴ１電極１１側の間で流れ、誤点弧を発生させる電流であれば、上記と同様にダイオード３１、３２でバイパスされる。従って、特許文献１に記載の技術のように、一方の主トライアックの動作において発生したキャリアが他方の主トライアックの動作時に残存して誤点弧を発生させる場合に対しても、上記の構成が有効であることは明らかである。

従って、このトライアック１０においては、消費電力が低く保たれ、かつ臨界電圧上昇率が大きくなる。

なお、上記の例では、ダイオードにおける順方向電圧降下Ｖｆをトリガ電圧（約０．９Ｖ）よりも大きな１．２Ｖに設定するために、シリコンからなる２個のダイオード３１、３２を直列に用いた。しかしながら、Ｖｆをトリガ電圧よりも大きくできる構成であれば任意であり、例えば、化合物半導体を用いたＶｆの大きなダイオード１個を用いることもできる。逆に、シリコンからなるダイオードを３個以上用いてもよい。

また、上記においてはトライアック１０中の半導体基板２０と別体としてダイオード３１、３２が設けられ、これらが電気的に接続される場合について説明した。実際には、トライアック１０はパッケージ中でモールド材に封入されて用いられ、その際には、半導体基板２０とダイオード３１、３２は一体化して封入することできる。これによって、これらの間の温度を近くすることができ、後述する第２の実施の形態に近い効果を得ることができる。

（第２の実施の形態）
図５は、第２の実施の形態となるトライアック５０の構造を示す平面図（ａ）及びそのＢ−Ｂ方向の断面図である。このトライアック５０を構成するＴ１電極５１、Ｔ２電極５２、ゲート電極５３、半導体層６０、Ｐ１層６１、Ｎ１層６２、Ｐ２層６３、Ｎ２層６４、Ｎ３層６５、Ｎ４層（ｎ型層）６６について、及びこれらの間の関係については、第１の実施の形態と同様である。従って、その説明は省略する。

このトライアック５０においては、第１の実施の形態におけるダイオード３１、３２を、半導体基板６０中に形成している。このため、図１の構造に対して、Ｐ１層６１層中にＮＤ層（ｎ型層）７１が、Ｎ２層６４中にＰＤ層（ｐ型層）７２が新たに形成される。これによって、Ｐ１層６１・ＮＤ層７１間、ＰＤ層７２・Ｎ２層６４間に２つのｐｎ接合が形成され、この構造はダイオードとして機能する。この２つのダイオードを直列に接続するために、ダイオード間配線７３が、絶縁層（シリコン酸化膜層）７４を介して形成される。

従って、以上の構造においては、バイパス用のダイオードがトライアック本体と同一基板中に形成されるため、新たにダイオードを接続する必要がない。従って、第１の実施の形態に係るトライアック１０と比べて、このトライアック５０を実装する際に、より小型化することができる。

また、例えば図４に示されたように、トライアックのトリガ電圧には温度依存性があり、温度上昇によってトリガ電圧は減少する。一般にはトライアックには大電流が流されて動作するため、この温度上昇の影響は無視できない。一方、シリコンのダイオードの順方向電圧降下Ｖｆも、トリガ電圧と同様に、温度上昇に伴って減少する。従って、トライアック本体とバイパス用のダイオードとを同一の半導体層６０中に形成し、常に同一の温度とすることによって、前記のトリガ電圧とＶｆとの関係を温度によらずに維持することができる。従って、このトライアック５０は、第１の実施の形態のトライアック１０よりもより安定した動作をすることができる。

なお、上記のいずれの実施の形態においても、トライアックについて記載したが、その動作原理より、本発明は、トライアックに限らず、単体のサイリスタについても同様に用いられることは明らかである。

また、上記の例においては、Ｐ１層２１を第１の半導体層とした場合に、その導電型（第１の導電型）をｐ型とし、その反対の導電型（第２の導電型：ｎ型）をもつＮ２層（第３の半導体層）２４、Ｎ４層（第２の半導体層）２６等を形成した場合について示した。この場合、Ｔ１電極１１とゲート電極１３間に接続されたダイオード３１、３２の導通方向を、ゲート電極１３とＴ１電極１１との間をＰ１層２１中においてその主たる電荷担体である正孔がＴ１電極１１に向かう際の電流の方向と等しくすることにより、この電流をバイパスさせている。これに対して、上記の構成におけるｐ型とｎ型とを入れ替えた構成においても、同様のサイリスタ又はトライアックを構成できることは明らかである。この場合には、ｎ型である第１の半導体層中の電荷担体である電子がＴ１電極１１に向かう電流をバイパスさせる動作をダイオード３１、３２に行わせるため、その導通方向を図１等の場合と逆に設定すればよい。

（実施例）
実際に、図１の構造のトライアックとして、従来のトライアックにおけるＴ１電極とゲート電極との間に２個のシリコンのダイオードを接続し、その特性を調べた。ここでは、比較例１としてダイオードを接続しない場合、比較例２としてダイオードを１個接続した場合（Ｖｆ＝０．６Ｖ）の特性も調べた。これらの結果を表１に示す。ここで、（ｄＶ／ｄｔ）ｃは比較例１の値を基準とした相対値で示す。

この結果より、Ｖｆがトリガ電圧よりも小さくなる比較例２では、ｄＶ／ｄｔが大きな場合でも誤点弧は全く見られなかったものの、トリガ電圧以下でダイオードにバイパス電流が流れるため、スイッチング動作をさせることができなかった。これに対して、Ｖｆをトリガ電圧よりも大きく設定した実施例では、通常のスイッチング動作を行うことができ、かつ（ｄＶ／ｄｔ）ｃも比較例１（従来例）と比べて３倍以上に向上していた。この際、トリガ電圧、トリガ電流共に比較例１と同等であった。

１０、５０、８０ トライアック
１１、５１、８１ Ｔ１電極（第１の主電極）
１２、５２、８２ Ｔ２電極（第２の主電極）
１３、５３、８３ ゲート電極
２０、６０、９０ 半導体層
２１、６１、９１ Ｐ１層（ｐ型層：第１の半導体層）
２２、６２、９２ Ｎ１層（ｎ型層）
２３、６３、９３ Ｐ２層（ｐ型層）
２４、６４、９４ Ｎ２層（ｎ型層：第３の半導体層）
２５、６５、９５ Ｎ３層（ｎ型層）
２６、６６、９６ Ｎ４層（ｎ型層：第２の半導体層）
３１、３２ ダイオード
７１ ＮＤ層（ｎ型層）
７２ ＰＤ層（ｐ型層）
７３ ダイオード間配線
７４ 絶縁層（シリコン酸化膜層）

Claims (5)

1. 半導体層に第１の主電極、第２の主電極、及びゲート電極が接続された構成を具備し、
   前記半導体層の一方の主面において、第１の導電型をもつ第１の半導体層上に前記第１の主電極が形成され、前記第１の導電型と反対の第２の導電型をもち前記第１の半導体層中に局所的に形成された第２の半導体層と、該第２の半導体層と前記第１の半導体層とに接続する前記ゲート電極とが、前記第１の主電極が形成されていない箇所に形成され、
   前記半導体層の他方の主面において、前記第２の主電極が形成され、
   前記ゲート電極と前記第１の主電極との間に印加する電圧がトリガ電圧を超えた場合に前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
   前記ゲート電極と前記第１の主電極との間の前記第１の半導体層中において前記第１の導電型における主たる電荷担体が前記第１の主電極に向かう際の電流の方向と導通方向が等しく、順方向電圧降下が前記トリガ電圧よりも大きく設定され、前記ゲート電極と前記第１の主電極との間に接続されたダイオード、
   を具備することを特徴とする半導体装置。
2. 前記半導体層はシリコンで形成され、前記ダイオードは直列に２個以上接続されて設けられたことを特徴とする請求項１に記載の半導体装置。
3. 前記ダイオードは、前記半導体層中に形成されたことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ダイオードは前記半導体層と別体で構成され、前記ダイオードと前記半導体層とは一体化されてモールド材中に設けられたことを特徴とする請求項１又は２に記載の半導体装置。
5. 前記半導体層の一方の主面において、前記第２の導電型をもつ第３の半導体層が前記第１の半導体層中に局所的に形成され、前記第１の主電極は、前記第１の半導体層及び前記第３の半導体層に接続され、
   前記第１の主電極と前記第２の主電極との間に流れる双方向の電流のオンオフが、前記ゲート電極と前記第１の主電極との間に印加する電圧によって制御されることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。

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