KR19980044025A - 에미터 스위치 사이리스터 - Google Patents

Abstract

본 발명은 제 1 도전형의 반도체 기판과, 상기 기판 위에 형성되어 있는 제 2 도전형 영역과, 상기 제 2 도전형 영역 내에 형성되어 있는 제 1 도전형 웰과, 상기 제 1 도전형 웰 안에 분리되어 형성되어 있으며 게이트 구조와 플로팅 메탈에 의하여 전기적으로 각각 연결될 수 있는 다수의 제 2 도전형 웰을 포함하며, 상기 제 1 도전형 웰은 다수의 플로팅 컨택을 가지고 구성된 것으로서, 종래의 에미터 스위치 사이리스터 구조에 비하여 정특성에서 제어 가능한 전류 레벨이 높고 스위칭 속도 또한 우수한 특성을 갖는 에미터 스위치 사이리스터에 관한 것이다.

Description

에미터 스위치 사이리스터

본 발명은 에미터 스위치 사이리스터(EST; Emitter Switched Thyristor)에 관한 것으로서, 더욱 상세하게는 PNPN 또는 NPNP 구조, 즉 모스 채널과 사이리스터 구조를 결합시킨 사이리스터 구조에 있어서 기생 사이리스터의 턴 온을 배제하여 스위칭 전류 용량을 확대하고 동시에 스위칭 속도를 빠르게 하는 에미터 스위치 사이리스터에 관한 것이다.

전력용 반도체 수요가 급증함에 따라 고전력 고에너지 효율을 갖는 전력용 소자에 대한 연구가 활발히 진행되고 있다. 우수한 스위칭 특성을 갖고 있는 POWER MOSFET를 비롯하여 MOSFET와 BJT의 장점을 결합시킨 IGBT(Insulated Gate Bipolar Transistor)가 전력 전자 응용 부분에 널리 사용되고 있으며, PNPN 또는 NPNP 사이리스터 구조를 이용하여 전력 용량을 극대화시킨 MCT(MOS Controlled Thyristor), EST(에미터 스위치 사이리스터) 등 다양한 소자가 개발되고 있다.

전력용 반도체의 개발 방향은 도전 손실(conduction loss) 및 스위칭 손실(switching loss)을 최소화시키며 동작 안정 영역(SOA; Safe Operation Area)을 최대가 되도록 하는 것이다. 사이리스터 구조를 이용한 MCT 또는 EST의 경우 이중 인젝션 메카니즘(double injection mechanism)에 의하여 MOSFET나 IGBT에 비하여 수십배 이상의 전류를 흘릴 수 있는 용량을 갖고 있는 것이 장점이다.

상기와 같은 특징을 가지고 있는 에미터 스위치 사이리스터를 첨부된 도면 1, 2 을 인용하여 상세히 설명하기로 한다.

도 1 은 종래의 기술에 따른 에미터 스위치 사이리스터의 구조이다. 고농도의 P형 기판(1)위에 고농도와 저농도로 형성된 N형 에피층(2)(3)의 원자재에 일정 접합 깊이를 갖는 P형 활성웰(4)(5) 영역이 있고, 그 활성 영역 내부에는 폴리 게이트(8b)에 의하여 전기적으로 연결될 수 있는 N형 에미터 영역이 존재하여 도통시 애노드(Anode)(10)으로부터 채널과 에미터(6)(7)을 통하여 캐소드(9)로 전류가 흐를 수 있도록 고안된 구조로서, 메인 사이리스터 구조(A)와 기생 사이리스터(B)의 구조를 동시에 포함하고 있다.

상기와 같은 구조를 가진 에미터 스위치 사이리스터의 애노드(10)에 양의 전압을 인가하고 게이트(8)에 양의 바이어스를 소자의 문턱 전압 이상으로 인가하면 P형 기판(1)과 N형 에피층(2),(3) N 채널과 에미터(6),(7)를 통한 전류 통로가 형성되어 전류가 흐르기 시작한다. 이때 N 채널을 통한 전자의 흐름과 함께 P형 기판(1)에서 N형 에피층(2),(3)으로 주입된 홀(정공)에 의한 전류는 P형 활성웰(4),(5) 영역을 통하여 캐소드(9)로 흐르게 된다.

도 1 에서와 같이 P형 활성웰 영역 내에 에미터 영역은 전기적으로 플로팅되어 있는 에미터(6)와 캐소드 전극과 함께 단락되어 있는 에미터(7)로 나뉘어 있다. 애노드와 캐소드간 전압이 낮은 영역에서는 전자에 의한 전류는 N채널을 지나 플로팅 에미터(6)를 통하여 흐르고 홀에 의한 전류는 플로팅 에미터(6) 하단의 활성웰 내부를 통하여 캐소드 전극까지 흐르게 된다.

그리고, 애노드(10)와 캐소드(9) 간의 전압이 점점 증가하게 되면 P형 기판(1)에서 주입되는 홀의 양이 점점 증가하고 이에 대응하는 전자의 양도 점점 증가하여 전체 전류는 증가하게 된다. 이와 같은 동작은 기본적으로 IGBT의 동작 메카니즘과 동일하다. 더욱 많은 전류를 흐르게 하기 위하여 애노드(10)와 캐소드(9) 간 전압을 증가시키면 P형 활성웰내로 흐르는 홀 전류는 더욱 증가하고 이 전류의 흐름에 의하여 전압 강하가 활성웰(4) 내부의 플로팅 에미터(6) 하단에 유기 되게 된다. 이 전압 강하 성분은 전체 전류의 크기에 비례하여 플로팅 에미터(6)와 P형 활성웰(4) 접합 사이에 순방향바이어스로 작용하게 되고 결국은 PN 접합을 턴온시키게 된다. PN 접합의 턴 온에 의하여 메인 사이리스터(A)는 턴온되게 되며 래치 상태에 도달하여 매우 큰 전류가 흐르게 된다. 이 전류는 플로팅 에미터(6)와 게이트(8b) 하단의 N 채널을 지나 메인 에미터(7)의 캐소드 전극(9)으로 흐르게 되며, 이때, 두 에미터(6),(7) 사이의 게이트 구조(8b)의 온, 오프에 의하여 전류의 흐름을 제어할 수 있게 된다.

그러나, 애노드와 캐소드 전압을 더욱 증가시키면 P형 활성웰(4) 내부에 플로팅 에미터(6)를 통하여 흐르던 전류와 함께 메인 에미터(7) 하단으로 흐르는 홀 전류 성분이 증가하게 된다. 이 전류 성분은 애노드(10)와 캐소드(9) 간 전압의 증가에 따라 더욱 증가하며 결국 메인 에미터(7)와 P형 활성웰(5) 접합을 턴온시켜 기생 사이리스터(B)에 래치를 발생하게 된다. 이와 같이 기생 사이리스터가 턴온하게 되면 게이트(8)로 소자의 온, 오프를 더 이상 제어할 수 없게 된다.

종래의 에미터 스위치 사이리스터는 PNPN 혹은 NPNP 구조에 래치를 유발시켜 출력 특성으로 이용하는 소자이다. 그러나 애노드와 캐소드 바이어스 범위에 따라 전류를 제어할 수 있는 영역이 제한되며 그 주된 이유는 기생 사이리스터(B)의 턴 온에 의한 스위칭 기능 상실이다.

스위칭 기능을 상실하게 되면 전류는 급격히 증가하며 이때 발생되는 열에 의하여 흐르는 전류는 더욱 증가하고 이와 같은 피드 백 작용으로 소자는 열적으로 파괴되게 된다.

따라서 게이트 구조(8)에 의하여 에미터 스위치 사이리스터의 스위칭 동작 영역을 확대하여 넓은 안전 동작 영역을 확보하기 위해서는 도통 전류가 플로팅 에미터(6)와 게이트 채널 영역만을 통하여 흐를 수 있도록 하여야 한다.

그러한 방법으로 도 2와 같은 구조의 에미터 스위치 사이리스터가 제안되었다. 도통시 쉽게 래치상태에 도달할 수 있도록 주 활성웰(5)과 분리된 별도의 부 활성웰(4)을 구성하였으며, 부 활성웰(4)내의 에미터(6a)영역은 별도의 플로팅 메탈(6)을 이용하여 주 활성웰 내의 플로팅 에미터(6b)와 전기적으로 단락 시켜 도통시 부 활성웰을 통하여 흐르는 모든 전류는 메탈 전극(6)을 통하여 주 활성웰(5)의 플로팅 에미터(6b)에 전달 될 수 있도록 구성하였다.

또한, 래치를 쉽게 유도하기 위하여 부 활겅웰 내의 에미터(6a)는 P웰(4)과 전기적으로 단락 시키지 않는다. 따라서, 이러한 구조의 에미터 사이리스터는 출력 특성에서 모든 전류가 플로팅 에미터(6a), (6b)를 통하여 채널을 지나 메인 에미터(7)로 흐르도록 하며 활성웰(5) 내부에 홀 전류가 기존 구조에 비하여 매우 작게 흐르기 때문에 종래의 구조에 비하여 기생 사이리스터의 턴 온 문제를 개선할 수 잇는 것이 특징이다.

그러나, 이 구조에서 모든 전류는 부 활성웰(4) 영역을 지나 플로팅 에미터(6a), (6b) 채널, 메인 에미터(7) 캐소드(9) 전극을 지나게 되므로 턴오프시 부 활성웰(4) 내의 과잉 홀 전류가 캐소드 전극을 통하여 소멸하기 위해서는 새로운 전류 통로가 필요하고 게이트(8)에 음의 바이어스를 인가하여 p 채널을 형성함으로써 부활성웰(4) 내의 잉여 홀을 주활성웰(5)이 캐소드 전극으로 유도하여 턴오드를 용이하게 할 수 있다.

그러나, 이 방법은 종래의 에미터 사이리스터 구조에 비하여 스위칭 속도가 느려지는 단점을 갖게 된다.

따라서, 본 발명은 상기와 같은 제반 결점을 해소하기 위하여 창출한 것으로서, 본 발명의 목적은 에미터 스위치 사이리스터 구조에 있어서 기생 사이리스터의 턴온을 배제하여 스위칭 전류용량을 확대하고 동시에 스위칭 속도를 빠르하는 에미터 스위치 사이리스터를 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명에 따른 에미터 스위치 사이리스터는, 제 1 도전형의 반도체 기판과, 상기 기판 위에 형성되어 있는 제 2 도전형 영역과, 상기 제 2 도전형 영역 내에 형성되어 있는 제 1 도전형 웰과, 상기 제 1 도전형 웰 안에 분리되어 형성되어 있으며 게이트 구조와 플로팅 메탈에 의하여 전기적으로 각각 연결될 수 있는 다수의 제 2 도전형 웰을 포함하며, 상기 제 1 도전형 웰은 다수의 플로팅 컨택을 가지고 있는 것을 특징으로 한다.

도 1 은 선행 기술의 일 실시예에 의한 에미터 스위치 사이리스터를 나타낸 단면도.

도 2 는 선행 기술의 일 실시예에 의한 에미터 스위치 사이리스터를 나타낸 단면도.

도 3 은 본 발명에 따른 에미터 스위치 사이리스터를 나타낸 단면도.

도 4 및 도 5 는 도 3 에 도시된 에미터 스위치 사이리스터의 작동을 설명하기 위한 단면도.

이하, 예시된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.

도 3 은 본 발명에 따른 에미터 스위치 사이리스터를 나타낸 단면도이다. 동도면에 도시된 에미터 시이리스터는 P형 기판(10) 위에 N형 더블 에피층(2), (3) 원자재에 이중 확산 방법에 의하여 P-, P형 활성웰(4), (5)을 형성하는데, 상기 P형 활성웰은 저농도층(4) 고농도층(5)을 동시에 갖으며 필요에 따라 고농도층을 생략할 수 있다. 그리고, P형 활성웰(4),(5)은 메인 에미터(7) 및 플로팅 보조 에미터(6a),(6b)를 포함하고 있으며 보조 게이트(8b)는 P형 활성웰(4) 내에서 메인 에미터(7)와 보조 에미터(6b)를 채널을 통하여 전기적으로 연결하여 도통 전류를 보조 에미터(6b)로부터 메인 에미터(7)를 통하여 캐소드 전극(9)으로 흘려줄 수 있도록 하는 구조로서 p- 활성웰 형성시 별도의 마스크가 필요 없도록 충분히 작게 설계하여 폴리게이트 마스크로 p 활성웰(4)을 형성할 수 있도록 하며 동시에 채널 저항도 줄일 수 있도록 되어 있다.

도 3 의 (C') 구조는 결과적으로 횡형(LATERAL) MOSFET구조가 되며 보조 에미터(6b)는 드레인에 해당되며, 메인 에미터(7)는 소오스에 해당한다.

상기와 같은 구도를 가진 에미터 스위치 사이리스터의 작동을 도 4, 5를 참조하여 상세히 기술하면 다음과 같다.

본 발명에 따른 에미터 사이리스터의 애노드(10)와 캐소드(9)에 양의 전압이 인가된 상태에서 에미터 스위치 사이리스터를 턴온시키기 위해서 게이트 산화막 두께와 게이트 하부 활성웰(4)의 농도에 의해 결정되는 소자의 문턱 전압 이상의 양의 바이어스를 인가하면, 게이트(8a) 하단에 형성된 N 채널을 통하여 전자에 의한 전류가 도 4의 a와 같은 방향으로 흐르기 시작한다. 이 전류 성분은 오픈 베이스 구조의 PNP(1), (2), (3), (4), (5) 트랜지스터의 베이스 전류에 해당하며 P형 기판(1)에서 홀의 주입을 가능하게 한다.

P형 기판에서 주입된 홀과 N채널을 통하여 흐르는 전자는 전체 전류를 구성하게 되고 애노드와 캐소드 간의 인가 전압이 커질수록 전류는 증가하게 된다. 주 게이트(8a)의 채널을 통하여 흐르는 전자 전류(a)는 플로팅되어 있는 보조 에미터(6a)와 금속 전극(6)을 통하여 메인 에미터(7)의 우측에 위치한 또 다른 보조 에미터(6b)로 흐르도록 되어 있다.

이때, 이 전류는 LATERAL MOSFET 동작에 의하여 게이트(8b) 하단에 형성된 N 채널을 통하여 메인 에미터(7)로 흘러 캐소드 전극(9)으로 흐를 수 있게 되어 있다.

즉, 주 채널 (게이트(8b) 하단의 채널)을 통하여 흐르는 전류를 플로팅 메탈을 이용하여 P 활성웰 내의 LATERAL MOSFET 구조(C')의 드레인 전류를 공급하고 보조 게이트(8b)의 단속에 의하여 LATERAL MOSFET의 동작을 제어함으로써 전체 소자의 턴 온과 턴 오프가 제어되며, 이때, LATERAL MOSFET는 전자 전류만 제어하게 된다.

그리고, P형 활성웰 내의 홀 전류(C)는 도 4에서와 같이 전자 농도가 상대적으로 높은 메인 사이리스터의 영역인 활성웰 좌측의 채널 부분으로 휘어져 흐르면서 보조 에미터(6a) 하단을 통과하여 캐소드 전극(9)으로 흘러가게 된다.

따라서, 본 발명에 따른 에미터 사이리스터의 전류 흐름은 활성웰(4),(5) 내의 메인 에미터를 기준으로 전자 전류와 홀 전류의 흐르는 방향을 마주보는 방향으로 흐름으로써 메인 에미터(7) 하단에 홀 전류가 흐를 수 있는 전류 통로가 생기지 않도록 된다.

즉, 전체 소자의 온 오프를 제어하는 LATERAL MOSFET 동작에 홀 전류의 흐름은 배제함으로써 기생 사이리스터의 턴 온 가능성을 제거하였다.

또한, 활성웰을 중심으로 한쪽 방향에만 주채널을 형성하여 전류의 유입을 한 방향으로만 가능하게 하였다. 양방 향으로 채널을 형성할 경우 전자 전류에 의하여 유기 되는 홀 전류 성분이 캐소드 전극 위치상 반드시 메인 에미터(7) 하단으로 흐를 수 있으므로 이를 배제하기 위하여 LATERAL MOSFET의 드레인 방향 쪽으로는 채널을 형성하지 않도록 구성하여야 한다.

한편, 애노드와 캐소드 전압 증가에 의하여 전체 전류는 증가하며, 이와 더블어 보조 에미터(6a) 하단으로 흐르는 홀 전류도 점점 증가하여 P형 활성웰 내의 저항에 의한 전압 강하는 활성웰(5)과 보조 에미터(6a) 접합에 순방향 바이어스로 작용하게 된다. 홀 전류가 더욱 증가하여 전압 강하 성분이 보조 에미터 및 활성웰 접합을 턴온시키기에 충분하여지면 제안된 구조에서 메인 사이리스터가 턴온되며 홀 전류(b)도 보조 에미터 내로 흐르기 시작한다.

이때, PNPN 사이리스터의 두 접합이 동시에 인젝션을 일으키므로 매우 큰 전류가 흐르게 되고, 그 전류는 플로팅 메탈을 통하여 게이트(8b) 하단의 채널을 통하여 흐르는데, 이 동작 모드는 에미터 스위치 사이리스터의 정특성 동작 상태가 된다.

한편, p 활성웰 및 보조 에미터 접합의 턴온은 보조 에미터(6a)의 길이를 길게하고 활성웰 농도(5)를 낮게 할수록 용이하여지며 이것을 적절히 조절함으로써 사이리스터의 출력 특성을 변화시킬 수 있다.

또한, 보조 에미터의 래치에 의하여 매우 높은 전류가 플로팅 메탈을 통하여 흐르고 이 상태에서 애노드 캐소드 바이어스를 더욱 증가시켜도 메인 에미터를 포함하는 기생 사이리스터는 메인 에미터 하단에 전압 강하를 일으키는 홀 전류 성분이 존재하지 않기 때문에 턴온되지 않는다.

따라서, 본 발명에 의한 에미터 스위치 사이리스터는 종래의 구조에 비하여 제어 가능한 전류(controllable current) 영역이 매우 높게 된다. 한편, 도 2 에 도시된 종래의 사이리스터 구조는 플로팅 에미터 구조를 이용하여 높은 전류 영역까지 전류 제어가 가능하지만 턴오프시키기 위하여 반드시 음의 게이트 바이어스를 인가하여야 하는 문제가 있다. 이때, 소자 내부에 완전히 소멸되지 못한 과잉 홀들은 음의 게이트 바이어스에 의하여 반대 극성의 P 채널이 게이트(8a) 하단에 생기기에 필요한 지연 시간(delay time) 만큼 늦어진 후 P채널을 통하여 캐소드 컨택으로 흘러 나가도록 되어 있기에 스위칭 속도가 도 1에 도시된 사이리스터에 비하여 느리지게 된다.

그러나, 새로운 구조의 에미터 스위치 사이리스터는 도 5에서와 같이 게이트(8)에 음의 바이어스를 부과적으로 인가할 필요 없이 게이트를 오프시키면 전자에 의한 전류의 흐름은 게이트(8b) 위치의 채널 소멸에 의하여 즉시 사라지고 홀 전류는 도면에서와 같이 일부는 전자와 재결합되고 나머지 홀들은 p 활성웰의 공핍층 확장에 의한 sweeping을 통하여 캐소드 전극으로 소멸되며 사라져 간다.

이때, 매우 높은 전류 레벨에서 오프시키는 경우 소자 내부의 과잉 홀 전류가 순간적으로 캐소드 전극(9)을 중심으로 집중되며 소멸되므로 메인 에미터(7) 하단의 전류 밀도가 매우 높아져 기생 사이리스터의 턴 온 가능성이 존재하므로 이를 억제하기 위하여 가능한 메인 에미터(7) 하단의 P형 활성웰(5) 농도를 높여 줌과 동시에 메인 에미터의 LATERAL LENGTH를 작게 형성하여 기생 사이리스터 턴 온을 방지한다.

상술한 본 발명에 의하면 종래의 에미터 스위치 사이리스터 구조에 비하여 정특성에서 제어 가능한 전류 레벨이 높고 스위칭 속도 또한 우수한 특성을 갖는 효과가 있다.

Claims (13)

1. 제 1 도전형의 반도체 기판과, 상기 기판 위에 형성되어 있는 제 2 도전형 영역과, 상기 제 2 도전형 영역 내에 형성되어 있는 제 1 도전형 웰과, 상기 제 1 도전형 웰 안에 분리되어 형성되어 있으며 게이트 구조와 플로팅 메탈에 의하여 전기적으로 각각 연결될 수 있는 다수의 제 2 도전형 웰을 포함하며, 상기 제 1 도전형 웰은 다수의 플로팅 컨택을 가지고 있는 것을 특징으로 하는 에미터 스위치 사이리스터.
2. 제 1 항에 있어서, 상기 제 1 전도형 웰은 농도 분포가 일정하지 않은 것을 특징으로 하는 에미터 스위치 사이리스터.
3. 제 1 항에 있어서, 상기 제 1 전도형 웰내에 제 2 전도형 웰을 전기적으로 연결하는 게이트가 형성된 것을 특징으로 하는 에미터 스위치 사이리스터.
4. 제 1 항에 있어서, 상기 제 1 전도형 웰은 적어도 2 개 이상의 분리된 전극을 가지고 있으며, 각 금속 전극은 제 2 전도형 웰에 전기적으로 연결된 구조로 형성된 것을 특징으로 하는 에미터 스위치 사이리스터.
5. 제 1 항에 있어서, 상기 제 1 전도형 웰내의 캐소드 전극은 제 2 전도형 웰과 동시에 제 1 전도형 웰헤 단락 되어 있는 구조로 형성된 것을 특징으로 하는 에미터 스위치 사이리스터.
6. 제 1 항에 있어서, 상기 제 1 전도형 웰내에 형성된 다수의 제 2 전도형 웰은 플로팅 금속 전극으로 전기적으로 연결된 것을 특징으로 하는 에미터 스위치 사이리스터.
7. 제 1 항에 있어서, 상기 제 2 전도형 영역의 상부는 저농도이고, 하부는 고농도인 것을 특징으로 하는 에미터 스위치 사이리스터.
8. 제 1 항에 있어서, 상기 제 1 전도형 반도체 기판 하부에는 애노드 전극이 형성된 것을 특징으로 하는 에미터 스위치 사이리스터.
9. 제 7 항에 있어서, 상기 고농도 영역은 저농도 영역보다 접합 깊이가 일정하지 않은 것을 특징으로 하는 에미터 스위치 사이리스터.
10. 제 3 항에 있어서, 상기 제 2 전도형 웰은 농도 및 접합 깊이가 일정하지 않은 것을 특징으로 하는 에미터 스위치 사이리스터.
11. 제 3 항에 있어서, 상기 제 1 전도형 웰내의 별도의 게이트는 서로 다른 금속 전극에 연결되어 있는 제 2 전도형 웰과 접합되어 있는 것을 특징으로 하는 에미터 스위치 사이리스터.
12. 제 4 항에 있어서, 상기 제 1 전도형 내의 금속 전극중 하나 이상은 전기적으로 플로팅되어 있는 것을 특징으로 하는 에미터 스위치 사이리스터.
13. 제 5 항에 있어서, 상기 캐소드 전극과 단락 되어 있는 제 1 전도형 웰영역은 공통으로 제 2 전도형 영역과 그에 인접한 제 2 전도형 웰을 이어주는 채널 부위의 제 1 전도형 영역보다 농도가 높은 것을 특징으로 하는 에미터 스위치 사이리스터.