JPH05109988A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05109988A JPH05109988A JP3271144A JP27114491A JPH05109988A JP H05109988 A JPH05109988 A JP H05109988A JP 3271144 A JP3271144 A JP 3271144A JP 27114491 A JP27114491 A JP 27114491A JP H05109988 A JPH05109988 A JP H05109988A
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- Japan
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- polycrystalline silicon
- film
- semiconductor device
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Abstract
(57)【要約】
【目的】 製造工程の影響の受けずらい、特性の安定し
た高信頼性を有し、設計の自由度が高い高抵抗素子を有
する半導体装置を提供する。 【構成】 高抵抗素子を、高抵抗を有する多結晶シリコ
ン膜３と、その両側に形成された電極引出し領域をなす
Ｎ+型多結晶シリコン膜４及び５と、前記電極引出し領
域をなす前記Ｎ+型多結晶シリコン５に接続し、前記高
抵抗を有する多結晶シリコン膜３側に形成されたＰ型多
結晶シリコン膜６とから構成する。
た高信頼性を有し、設計の自由度が高い高抵抗素子を有
する半導体装置を提供する。 【構成】 高抵抗素子を、高抵抗を有する多結晶シリコ
ン膜３と、その両側に形成された電極引出し領域をなす
Ｎ+型多結晶シリコン膜４及び５と、前記電極引出し領
域をなす前記Ｎ+型多結晶シリコン５に接続し、前記高
抵抗を有する多結晶シリコン膜３側に形成されたＰ型多
結晶シリコン膜６とから構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、より
詳しくは高抵抗素子を有する半導体装置の構造に関す
る。
詳しくは高抵抗素子を有する半導体装置の構造に関す
る。
【０００２】
【従来の技術】最近の半導体集積回路の微細化、高集積
化の進展に伴い、高抵抗多結晶シリコン膜が抵抗素子と
して多く採用されている。
化の進展に伴い、高抵抗多結晶シリコン膜が抵抗素子と
して多く採用されている。
【０００３】例えば、スタテックＲＡＭ（Static Rando
m Access Memory）においては、高集積低消費電力化を
実現するために、高抵抗負荷型のメモリ−セル構造が用
いられ、この高抵抗負荷素子として高抵抗多結晶シリコ
ン膜が用いられている。
m Access Memory）においては、高集積低消費電力化を
実現するために、高抵抗負荷型のメモリ−セル構造が用
いられ、この高抵抗負荷素子として高抵抗多結晶シリコ
ン膜が用いられている。
【０００４】一方、耐湿性やブロッキング性等の半導体
装置の信頼性に対する要求から、パッシベ−ション膜と
してはプラズマ窒化膜が多用されている。
装置の信頼性に対する要求から、パッシベ−ション膜と
してはプラズマ窒化膜が多用されている。
【０００５】この種の半導体装置の構造例を図３に示
す。
す。
【０００６】図３において、高抵抗素子は、シリコン基
板１上に二酸化シリコン酸化膜２を介して形成されてい
る。この高抵抗素子は、高抵抗を有する多結晶シリコン
膜３とその両側に形成された電極引出し領域をなすＮ+
型多結晶シリコン膜４及び５から構成されている。ここ
で、前記多結晶シリコン膜３は、ノンド−プト（Non-do
ped）多結晶シリコン膜あるいは、低濃度ド−ピングし
たＮ型多結晶シリコン膜からなる。（以下、抵抗型素子
と略記する。）さらに、その主表面には、層間絶縁膜を
なすリンガラス（ＰＳＧ）膜７が形成され、スル−ホ−
ル８を介してアルミニウム（Ａｌ）配線９が形成され、
さらに、ＰＳＧ膜１０とプラズマシリコン窒化膜１１と
の積層膜より構成されたパッシベ−ション膜が形成され
ている。ここで、高抵抗素子の特性は多結晶シリコン膜
３の膜特性により決められ、その膜質、膜厚や不純物含
有量等により決定される。
板１上に二酸化シリコン酸化膜２を介して形成されてい
る。この高抵抗素子は、高抵抗を有する多結晶シリコン
膜３とその両側に形成された電極引出し領域をなすＮ+
型多結晶シリコン膜４及び５から構成されている。ここ
で、前記多結晶シリコン膜３は、ノンド−プト（Non-do
ped）多結晶シリコン膜あるいは、低濃度ド−ピングし
たＮ型多結晶シリコン膜からなる。（以下、抵抗型素子
と略記する。）さらに、その主表面には、層間絶縁膜を
なすリンガラス（ＰＳＧ）膜７が形成され、スル−ホ−
ル８を介してアルミニウム（Ａｌ）配線９が形成され、
さらに、ＰＳＧ膜１０とプラズマシリコン窒化膜１１と
の積層膜より構成されたパッシベ−ション膜が形成され
ている。ここで、高抵抗素子の特性は多結晶シリコン膜
３の膜特性により決められ、その膜質、膜厚や不純物含
有量等により決定される。
【０００７】また、他の高抵抗素子としては、United S
tates Patent 4,679,170 ( Jul.7,1987 )に開示されて
いるように、図３に示す半導体装置の構造例において、
多結晶シリコン膜３にＰ型不純物を低濃度ド−ピングし
たＰ型多結晶シリコン膜を用い、等価的にダイオ−ドを
逆方向に２個接続した構造の高抵抗素子がある。（以
下、ダイオ−ド型素子と略記する。）この高抵抗素子の
特性は、多結晶シリコン膜中に形成された逆方向バイア
スされるダイオ−ド特性により決定される。
tates Patent 4,679,170 ( Jul.7,1987 )に開示されて
いるように、図３に示す半導体装置の構造例において、
多結晶シリコン膜３にＰ型不純物を低濃度ド−ピングし
たＰ型多結晶シリコン膜を用い、等価的にダイオ−ドを
逆方向に２個接続した構造の高抵抗素子がある。（以
下、ダイオ−ド型素子と略記する。）この高抵抗素子の
特性は、多結晶シリコン膜中に形成された逆方向バイア
スされるダイオ−ド特性により決定される。
【０００８】この種の半導体装置の抵抗値特性の一例を
図４、図５に示す。
図４、図５に示す。
【０００９】図４は、前記抵抗型素子及びダイオ−ド型
素子の抵抗値の温度依存性を示す図である。また、図５
は、前記抵抗型素子及びダイオ−ド型素子の抵抗値の印
加電圧依存性を示す図である。
素子の抵抗値の温度依存性を示す図である。また、図５
は、前記抵抗型素子及びダイオ−ド型素子の抵抗値の印
加電圧依存性を示す図である。
【００１０】
【発明が解決しようとする課題】しかしながら、前述の
ような従来の半導体装置においては、高抵抗素子の構造
に起因した以下のような問題点がある。
ような従来の半導体装置においては、高抵抗素子の構造
に起因した以下のような問題点がある。
【００１１】（１）抵抗型素子においては、高抵抗多結
晶シリコン膜のダングリングボンドのトラップ準位は、
上層のプラズマ窒化膜からの水素や後工程における水素
化処理等により大きく変化する。その結果、図４に示す
ように、追加熱処理すると抵抗値が２〜３桁程度低下し
てしまう。なお、この現象は、燐や砒素等の不純物を含
有した多結晶シリコン膜の場合いにおいて顕著である。
晶シリコン膜のダングリングボンドのトラップ準位は、
上層のプラズマ窒化膜からの水素や後工程における水素
化処理等により大きく変化する。その結果、図４に示す
ように、追加熱処理すると抵抗値が２〜３桁程度低下し
てしまう。なお、この現象は、燐や砒素等の不純物を含
有した多結晶シリコン膜の場合いにおいて顕著である。
【００１２】また、活性化エネルギ−は、０．５〜０．
６ｅＶと大きく、温度に対する感度が大きい。したがっ
て、この抵抗型素子を高抵抗負荷型のメモリ−セル構造
のＳＲＡＭに適用した場合には、高温側でのスタンバイ
電流が増大し、問題となる。 （２）ダイオ−ド型素子においては、図４に示すよう
に、追加熱処理に対しても抵抗値の低下現象はない。ま
た、活性化エネルギ−は、約０．２ｅＶ程度と小さく、
温度に対する感度が小さい。しかしながら、ダイオ−ド
型素子においては、図５に示すように、抵抗値の印加電
圧依存性が大きいため、抵抗素子として用いる場合、設
計電圧の使用範囲が限定され、設計の自由度が低い。
６ｅＶと大きく、温度に対する感度が大きい。したがっ
て、この抵抗型素子を高抵抗負荷型のメモリ−セル構造
のＳＲＡＭに適用した場合には、高温側でのスタンバイ
電流が増大し、問題となる。 （２）ダイオ−ド型素子においては、図４に示すよう
に、追加熱処理に対しても抵抗値の低下現象はない。ま
た、活性化エネルギ−は、約０．２ｅＶ程度と小さく、
温度に対する感度が小さい。しかしながら、ダイオ−ド
型素子においては、図５に示すように、抵抗値の印加電
圧依存性が大きいため、抵抗素子として用いる場合、設
計電圧の使用範囲が限定され、設計の自由度が低い。
【００１３】したがって、従来の高抵抗素子においては
製造工程のばらつきを受け易く、抵抗値を安定的に制御
することが困難で、設計の自由度が低くかった。
製造工程のばらつきを受け易く、抵抗値を安定的に制御
することが困難で、設計の自由度が低くかった。
【００１４】例えば、前述のような従来の高抵抗素子の
構造を高抵抗負荷型のメモリ構造のＳＲＡＭに適用した
場合においては、ウェハ工程終了後、良品であった製品
が、パッケ−ジング工程もしくは実使用環境下におい
て、高抵抗素子の抵抗値が大幅に変化してしまい、信頼
性不良が多発するという問題があった。
構造を高抵抗負荷型のメモリ構造のＳＲＡＭに適用した
場合においては、ウェハ工程終了後、良品であった製品
が、パッケ−ジング工程もしくは実使用環境下におい
て、高抵抗素子の抵抗値が大幅に変化してしまい、信頼
性不良が多発するという問題があった。
【００１５】そこで、本発明はこのような問題点を解決
するものであり、その目的とするところは、製造工程の
影響の受けずらい、特性の安定した高信頼性を有し、設
計の自由度が高い高抵抗素子を有する半導体装置を提供
するところにある。
するものであり、その目的とするところは、製造工程の
影響の受けずらい、特性の安定した高信頼性を有し、設
計の自由度が高い高抵抗素子を有する半導体装置を提供
するところにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の主表面上の少なくとも一部に多結晶シリコ
ン層もしくはアモルファスシリコン層からなる高抵抗素
子を有する半導体装置において、前記高抵抗素子が高抵
抗領域と、前記高抵抗領域を挟んで両側に形成された電
極引出し領域をなす第一導電型領域と、前記電極引出し
領域をなす第一導電型領域に接続し、前記高抵抗領域側
に形成された第二導電型領域を具備することを特徴とす
る。
半導体基板の主表面上の少なくとも一部に多結晶シリコ
ン層もしくはアモルファスシリコン層からなる高抵抗素
子を有する半導体装置において、前記高抵抗素子が高抵
抗領域と、前記高抵抗領域を挟んで両側に形成された電
極引出し領域をなす第一導電型領域と、前記電極引出し
領域をなす第一導電型領域に接続し、前記高抵抗領域側
に形成された第二導電型領域を具備することを特徴とす
る。
【００１７】また、本発明の半導体装置は、前記高抵抗
領域が、第一導電型であることが好ましい。
領域が、第一導電型であることが好ましい。
【００１８】
【実施例】以下、本発明の代表的な実施例を図面を用い
て具体的に説明する。
て具体的に説明する。
【００１９】図１は、本発明の一実施例を示す半導体装
置の断面図である。なお、図中、１〜５、７〜１１は上
記図２の従来の半導体装置と全く同一のものである。
置の断面図である。なお、図中、１〜５、７〜１１は上
記図２の従来の半導体装置と全く同一のものである。
【００２０】図１において、高抵抗素子は、シリコン基
板１上にシリコン酸化膜２を介して形成されている。こ
の高抵抗素子は、高抵抗を有する多結晶シリコン膜３と
その両側に形成された電極引出し領域をなすＮ+型多結
晶シリコン膜４及び５と、この電極引出し領域をなす前
記Ｎ+型多結晶シリコン５に接続し、前記高抵抗を有す
る多結晶シリコン膜３側に形成されたＰ型多結晶シリコ
ン膜６から構成されている。
板１上にシリコン酸化膜２を介して形成されている。こ
の高抵抗素子は、高抵抗を有する多結晶シリコン膜３と
その両側に形成された電極引出し領域をなすＮ+型多結
晶シリコン膜４及び５と、この電極引出し領域をなす前
記Ｎ+型多結晶シリコン５に接続し、前記高抵抗を有す
る多結晶シリコン膜３側に形成されたＰ型多結晶シリコ
ン膜６から構成されている。
【００２１】ここで、前記多結晶シリコン膜３は、ノン
ド−ピト（Non-doped）あるいは、Ｎ型にリンあるいは
砒素を１Ｘ１０17〜５Ｘ１０19ｃｍ-3程度にド−ピング
されている。
ド−ピト（Non-doped）あるいは、Ｎ型にリンあるいは
砒素を１Ｘ１０17〜５Ｘ１０19ｃｍ-3程度にド−ピング
されている。
【００２２】さらに、その主表面には、層間絶縁膜をな
すリンガラス（ＰＳＧ）膜７が形成され、スル−ホ−ル
８を介してＡｌ配線９が形成され、さらに、ＰＳＧ膜１
０とプラズマシリコン窒化膜１１との積層膜より構成さ
れたパッシベ−ション膜が形成されている。
すリンガラス（ＰＳＧ）膜７が形成され、スル−ホ−ル
８を介してＡｌ配線９が形成され、さらに、ＰＳＧ膜１
０とプラズマシリコン窒化膜１１との積層膜より構成さ
れたパッシベ−ション膜が形成されている。
【００２３】ここで、多結晶シリコン膜の膜厚は５００
〜２５００Å程度、Ｎ+型多結晶シリコン４、５及び、
Ｐ型多結晶シリコン膜６の不純物濃度は、それぞれ１Ｘ
１０20〜５Ｘ１０20ｃｍ-3程度及び１Ｘ１０17〜５Ｘ１
０19ｃｍ-3程度に設定される。 図２は前記高抵抗素子
の等価回路図であり、各部を対応する符号にて示してい
る。高抵抗素子は、順方向バイアスされるダイオ−ドと
抵抗と逆方向バイアスされるダイオ−ドとが直列に接続
されて構成されている。
〜２５００Å程度、Ｎ+型多結晶シリコン４、５及び、
Ｐ型多結晶シリコン膜６の不純物濃度は、それぞれ１Ｘ
１０20〜５Ｘ１０20ｃｍ-3程度及び１Ｘ１０17〜５Ｘ１
０19ｃｍ-3程度に設定される。 図２は前記高抵抗素子
の等価回路図であり、各部を対応する符号にて示してい
る。高抵抗素子は、順方向バイアスされるダイオ−ドと
抵抗と逆方向バイアスされるダイオ−ドとが直列に接続
されて構成されている。
【００２４】上記実施例の構造によれば、高抵抗素子に
印加される電圧は、前記順方向バイアスされるダイオ−
ドと抵抗と逆方向バイアスされるダイオ−ドとに抵抗分
割されるため、従来の高抵抗素子に比べ、実際の各素子
に印加される電圧は低下する。また、直列接続されてい
るため、この高抵抗素子の特性は、抵抗値が高い素子の
特性が支配的となる。したがって、各素子の抵抗値を適
当に設定することにより、追加熱処理に対する抵抗値の
低減現象、抵抗値の温度依存性、抵抗値の電圧依存性等
の特性を改善し、製造工程の影響の受けずらい、特性の
安定した、設計の自由度が高い高抵抗素子を得ることが
できる。
印加される電圧は、前記順方向バイアスされるダイオ−
ドと抵抗と逆方向バイアスされるダイオ−ドとに抵抗分
割されるため、従来の高抵抗素子に比べ、実際の各素子
に印加される電圧は低下する。また、直列接続されてい
るため、この高抵抗素子の特性は、抵抗値が高い素子の
特性が支配的となる。したがって、各素子の抵抗値を適
当に設定することにより、追加熱処理に対する抵抗値の
低減現象、抵抗値の温度依存性、抵抗値の電圧依存性等
の特性を改善し、製造工程の影響の受けずらい、特性の
安定した、設計の自由度が高い高抵抗素子を得ることが
できる。
【００２５】図４、図５に上記半導体装置の抵抗値特性
の一例を示す。
の一例を示す。
【００２６】図４は、上記素子の抵抗値の温度依存性を
示す図である。また、図５は、上記素子の抵抗値の印加
電圧依存性を示す図である。
示す図である。また、図５は、上記素子の抵抗値の印加
電圧依存性を示す図である。
【００２７】図に示すように、追加熱処理に対する低下
現象は低減しており、また、活性化エネルギ−は、０．
２〜０．３ｅＶであり、温度に対する感度も小さい。さ
らに、抵抗値の印加電圧依存性が低減されており、抵抗
素子としての設計電圧に対する設計の自由度が向上して
いる。
現象は低減しており、また、活性化エネルギ−は、０．
２〜０．３ｅＶであり、温度に対する感度も小さい。さ
らに、抵抗値の印加電圧依存性が低減されており、抵抗
素子としての設計電圧に対する設計の自由度が向上して
いる。
【００２８】上記構造の高抵抗素子を高抵抗負荷型のメ
モリ−セル構造のＳＲＡＭに適用したところ、高温側で
のスタンバイ電流の増大は低減され、４００〜４５０℃
程度の温度を経るパッケ−ジング工程での不良品発生は
なく、各種信頼性試験では２０００時間でも不良品の発
生がないことが確認された。
モリ−セル構造のＳＲＡＭに適用したところ、高温側で
のスタンバイ電流の増大は低減され、４００〜４５０℃
程度の温度を経るパッケ−ジング工程での不良品発生は
なく、各種信頼性試験では２０００時間でも不良品の発
生がないことが確認された。
【００２９】次に、図１に示す半導体装置の製造方法を
図６（ａ）〜図６（ｄ）について順次説明する。なお、
図において図１の実施例と同一あるいは相当部分は同一
符号を用いている。
図６（ａ）〜図６（ｄ）について順次説明する。なお、
図において図１の実施例と同一あるいは相当部分は同一
符号を用いている。
【００３０】（１）図６（ａ）は、本発明による半導体
装置を製造するために予備加工された半導体基板の一部
を示す。図において、シリコン基板１上に二酸化シリコ
ン膜２が形成され、さらに化学気相成長（ＣＶＤ）法に
より膜厚が５００〜２５００Å程度に多結晶シリコン膜
３が堆積された状態を示す。
装置を製造するために予備加工された半導体基板の一部
を示す。図において、シリコン基板１上に二酸化シリコ
ン膜２が形成され、さらに化学気相成長（ＣＶＤ）法に
より膜厚が５００〜２５００Å程度に多結晶シリコン膜
３が堆積された状態を示す。
【００３１】（２）図６（ｂ）は、フォトレジスト膜１
４をパタ−ンニング後、それをマスクとして、電極引出
し領域に砒素イオン１２の５０〜９０ｋｅＶ、１Ｘ１０
15〜５Ｘ１０15ｃｍ-2程度のイオン注入を行い、Ｎ+型
多結晶シリコン膜４、５を形成した状態を示す。
４をパタ−ンニング後、それをマスクとして、電極引出
し領域に砒素イオン１２の５０〜９０ｋｅＶ、１Ｘ１０
15〜５Ｘ１０15ｃｍ-2程度のイオン注入を行い、Ｎ+型
多結晶シリコン膜４、５を形成した状態を示す。
【００３２】（３）図６（ｃ）は、前記フォトレジスト
膜１４を除去後、フォトレジスト膜１４をパタ−ンニン
グ後、それををマスクとして、高電圧印加される側の電
極引出し領域をなす前記Ｎ+型多結晶シリコン５に接続
し、前記高抵抗を有する多結晶シリコン膜３側の一領域
に、弗化ボロンイオン１３の４０〜８０ｋｅＶ、５Ｘ１
０12〜５Ｘ１０14ｃｍ-2程度のイオン注入を行い、Ｐ型
多結晶シリコン膜６を形成した状態を示す。
膜１４を除去後、フォトレジスト膜１４をパタ−ンニン
グ後、それををマスクとして、高電圧印加される側の電
極引出し領域をなす前記Ｎ+型多結晶シリコン５に接続
し、前記高抵抗を有する多結晶シリコン膜３側の一領域
に、弗化ボロンイオン１３の４０〜８０ｋｅＶ、５Ｘ１
０12〜５Ｘ１０14ｃｍ-2程度のイオン注入を行い、Ｐ型
多結晶シリコン膜６を形成した状態を示す。
【００３３】（４）図６（ｄ）は、前記フォトレジスト
膜１４を除去後、フォトエッチング法によりフォトレジ
スト膜１４をマスクとして、多結晶シリコン膜のパタ−
ンニングを行い、さらに、窒素雰囲気で、９００〜１０
００℃、２０〜６０分間程度のアニ−ル処理を行うこと
により、抵抗素子を形成した状態を示す。
膜１４を除去後、フォトエッチング法によりフォトレジ
スト膜１４をマスクとして、多結晶シリコン膜のパタ−
ンニングを行い、さらに、窒素雰囲気で、９００〜１０
００℃、２０〜６０分間程度のアニ−ル処理を行うこと
により、抵抗素子を形成した状態を示す。
【００３４】以下、従来法により、層間絶縁膜、スル−
ホ−ル及び配線等の形成がなされ、前述の効果を奏する
図１に示すような高抵抗素子を有する半導体装置が得ら
れる。
ホ−ル及び配線等の形成がなされ、前述の効果を奏する
図１に示すような高抵抗素子を有する半導体装置が得ら
れる。
【００３５】なお、上記実施例は、高抵抗素子として多
結晶シリコン膜を用いた場合について述べたが、それに
代えてアモルファスシリコン層を用いた場合についても
本発明は効果を発揮する。
結晶シリコン膜を用いた場合について述べたが、それに
代えてアモルファスシリコン層を用いた場合についても
本発明は効果を発揮する。
【００３６】以上、本発明を実施例に基いて説明した
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
が、本発明は上記実施例に限定されることなく、その要
旨を逸しない範囲で種々変更が可能であることは言うま
でもない。
【００３７】
【発明の効果】以上述べたように、本発明の半導体装置
によれば、半導体基板の主表面上の少なくとも一部に多
結晶シリコン層もしくはアモルファスシリコン層からな
る高抵抗素子を有する半導体装置において、前記高抵抗
素子を高抵抗領域と、前記高抵抗領域を挟んで両側に形
成された電極引出し領域をなす第一導電型領域と、前記
電極引出し領域をなす第一導電型領域に接続し、前記高
抵抗領域側に形成された第二導電型領域から構成するこ
とにより、追加熱処理に対する抵抗値の低減現象、抵抗
値の温度依存性、抵抗値の電圧依存性等の特性を改善
し、製造工程の影響の受けずらい、特性の安定した高信
頼性を有し、設計の自由度が高い高抵抗素子を有する半
導体装置を実現せしめることができるという効果を有す
る。
によれば、半導体基板の主表面上の少なくとも一部に多
結晶シリコン層もしくはアモルファスシリコン層からな
る高抵抗素子を有する半導体装置において、前記高抵抗
素子を高抵抗領域と、前記高抵抗領域を挟んで両側に形
成された電極引出し領域をなす第一導電型領域と、前記
電極引出し領域をなす第一導電型領域に接続し、前記高
抵抗領域側に形成された第二導電型領域から構成するこ
とにより、追加熱処理に対する抵抗値の低減現象、抵抗
値の温度依存性、抵抗値の電圧依存性等の特性を改善
し、製造工程の影響の受けずらい、特性の安定した高信
頼性を有し、設計の自由度が高い高抵抗素子を有する半
導体装置を実現せしめることができるという効果を有す
る。
【図１】 本発明の半導体装置の一実施例を示す断面図
である。
である。
【図２】 図１に示す半導体装置の等価回路図である。
【図３】 従来の半導体装置示す断面図である。
【図４】 本発明及び従来の半導体装置における高抵抗
素子の抵抗値の温度依存性を示す図である。
素子の抵抗値の温度依存性を示す図である。
【図５】 本発明及び従来の半導体装置における高抵抗
素子の抵抗値の印加電圧依存性を示す図である。
素子の抵抗値の印加電圧依存性を示す図である。
【図６】 図１に示す半導体装置の製造工程別断面図で
ある。
ある。
１ シリコン基板 ２ 二酸化シリコン酸化膜 ３ 多結晶シリコン膜 ４、５ Ｎ+型多結晶シリコン膜 ６ Ｐ型多結晶シリコン膜 ７、１０ ＰＳＧ膜 ８ スル−ホ−ル ９ Ａｌ配線 １１ プラズマシリコン窒化膜 １２ 砒素イオン １３ 弗化ボロンイオン １４ フォトレジスト膜
Claims (2)
- 【請求項１】 半導体基板の主表面上の少なくとも一部
に多結晶シリコン層もしくはアモルファスシリコン層か
らなる高抵抗素子を有する半導体装置において、 前記高抵抗素子が高抵抗領域と、前記高抵抗領域を挟ん
で両側に形成された電極引出し領域をなす第一導電型領
域と、前記電極引出し領域をなす第一導電型領域に接続
し、前記高抵抗領域側に形成された第二導電型領域を具
備することを特徴とする半導体装置。 - 【請求項２】 前記高抵抗領域が、第一導電型であるこ
とを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271144A JPH05109988A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271144A JPH05109988A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109988A true JPH05109988A (ja) | 1993-04-30 |
Family
ID=17495938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271144A Pending JPH05109988A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109988A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554873A (en) * | 1994-05-23 | 1996-09-10 | Texas Instruments Incorporated | Semiconductor device having polysilicon resistor with low temperature coefficient |
| US5635731A (en) * | 1995-01-23 | 1997-06-03 | Mitsubishi Denki Kabushiki Kaisha | SRAM cell with no PN junction between driver and load transistors and method of manufacturing the same |
| US6661095B2 (en) * | 2002-02-20 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1991
- 1991-10-18 JP JP3271144A patent/JPH05109988A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554873A (en) * | 1994-05-23 | 1996-09-10 | Texas Instruments Incorporated | Semiconductor device having polysilicon resistor with low temperature coefficient |
| US5635731A (en) * | 1995-01-23 | 1997-06-03 | Mitsubishi Denki Kabushiki Kaisha | SRAM cell with no PN junction between driver and load transistors and method of manufacturing the same |
| US5952678A (en) * | 1995-01-23 | 1999-09-14 | Mitsubishi Denki Kabushiki Kaisha | SRAM cell with no PN junction between driver and load transistors and method of manufacturing the same |
| US6661095B2 (en) * | 2002-02-20 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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