KR940022827A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

저항값 편차가 작고 바라는 레벨에서의 온도, 예를들면 소자를 사용하는 온도 범위에서의 변화에 의해 변화하는 저항값만을 갖는 다결정 실리콘저항을 갖는 반도체장치 및 그 제조방법으로서, 임의의 저항값에 대해서, 예를들면 구조동작의 온도범위에 걸쳐서 저항의 온도 의존성이 바라는 값으로 되고, 바라는 저항의 온도 의존성을 가지며 또한 바라는 저항값을 가지며, 임의의 저항값에 대해서, 예를들면 구조의 동작범위 온도에 걸쳐서 저항의 온도성이 실질적으로 0으로 되도록, 부의 온도 의존성을 갖는 제1의 다결정 실리콘층과 정의 온도 의존성을 갖는 제2의 다결정 실리콘층의 2층구조의 다결정 실리콘막을 구성하고, 또 이 2층이 다결정 실리콘막이 비교적 소자직경을 갖도록 600℃이상의 온도에서 퇴적된 다결정 실리콘막을 마련하고, 비결정층을 형성되도록 이온주입에 의해 불순물을 도우프하는 것에 대해 비교적 대 입자직경으로 다결정 실리콘막의 두께의 일부를 형성한 후, 어닐처리하여 비교적 큰 결정을 형성하는 것에 의해 제조되는 구성을 한다.
이러한 반도체장치 및 그 제조방법을 사용하는 것에 의해, 대규모 집적회로의 안정된 동작을 제공할 수 있으며, 온도 의존성이 적은 저항 뿐만아니라 임의의 바라는 온도 의존성을 갖는 저항을 형성할 수 있어 회로설계상, 저항값의 온도보상이 용이하다는 효과가 있다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제3의 실시예에 따른 저항소자의 단면도, 제2도는 본 발명의 제1의 실시예에 따른 저항소자의 단면도, 제3도는 본 발명의 제2의 실시예에 따른 저항소자의 단면도.

Claims (38)

  1. 기판상의 다결정 실리콘의 제1층과 상기 제1층과 전기적인 접속상태에 있는 다결정 실리콘의 제2층을 적어도 갖는 도전구조를 포함하고, 상기 다결정 실리콘의 제1층은 저항의 제1의 온도 의존성을 가지며, 상기 다결정 실리콘의 제2층을 상기 저항의 제1의 온도 의존성과는 다른 저항의 제2의 온도 의존성을 갖고, 상기 제1의 온도 의존성과 상기 제2의 온도 의존성중의 하나는 정이고, 상기 제1의 온도 의존성과 상기 제2의 온도 의존성중의 다른 하나는 부이며, 상기 제1의 온도 의존성과 상기 제2의 온도 의존성은 상기 도전구조를 형성하는 층의 저항의 온도 의존성이 소정의 값으로 되는 값을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 소정의 값은 반도체장치의 사용 온도범위에 걸쳐서 실질적으로 0인 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 도전구조는 다결정 실리콘의 제1 및 제2층으로 형성되고, 상기 제1 및 제2층의 저항의 온도 의존성의 합은 실질적으로 0인 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서, 상기 제1층은 상기 제2층과는 다른 결정 입자직경을 갖는 것을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 상기 제1 및 제2층중의 하나는 비교적 대 입자직경의 결정이고, 상기 제1 및 제2층중의 다른 하나는 비교적 소 입자직경의 결정이며, 상기 제1 및 제2층중의 상기 하나는 상기 제1 및 제2층중의 상기 다른 하나보다 높은 불순물농도를 갖는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 제1층은 상기 제2층은 서로 접촉되어 있는 주변을 갖는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 제1 및 제2층중의 하나는 두께부분을 비정질로 형성하기 위해서 그의 두께부분을 거쳐서 다결정 실리콘막에 이온을 주입하고, 비교적 대 입자직경의 상기 결정을 형성하도록 어닐을 실시하는 것에 의해 형성된 층이고, 상기 다결정 실리콤막의 나머지 막두께는 상기 제1 및 제2층 중의 다른 하나인 것을 특징으로 하는 반도체장치.
  8. 제4항에 있어서, 상기 제1층은 상기 제2층사이에는 막이 마련되어 있고, 상기 막은 상기 제1층과 제2층 사이의 전기적인 접속을 저해하지 않을 정도의 두께로 이루어져 있는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 막은 4nm이하의 두께를 갖는 산화막인 것을 특징으로 하는 반도체장치.
  10. 제4항에 있어서, 상기 제1 및 제2층중의 하나는 비교적 대 입자직경의 결정을 작고, 상기 제1 및 제2층중의 다른 하나는 비교적 소 입자직경의 결정을 가지며, 상기 제1 및 제2층은 CVD법에 의해 형성된 층이고, 상기 제1 및 제2층중의 다른 하나는 비교적 소 입자직경의 결정을 형성하도록 600℃이상의 퇴적온도를 형성되고, 상기 제1 및 제2층중의 다른 하나는 비교적 소 입자직경의 결정을 형성하도록 600℃이하의 퇴적온도로 형성되는 것을 특징으로 하는 반도체장치.
  11. 제2항에 있어서, 상기 기판과 상기 다결정 실리콘의 제1층과의 사이에는 유전층이 마련되어 있는 것을 특징으로 하는 반도체장치.
  12. 제3항에 있어서, 상기 반도체장치가 여러개의 저항소자를 갖도록 부가적인 저항소자를 또 포함하고, 상기 여러개의 저항소자의 적어도 하나는 다른 저항소자와는 다른 저항값을 가지며, 상기 여러개의 저항소자의 적어도 하나의 저항의 온도 의존성을 실질적으로 0인것을 특징으로 하는 반도체장치.
  13. 제3항에 있어서, 상기 저항소자와 전기적인 접속상태에 있는 바이폴라 트랜지스터를 또 포함하는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 저항소자는 상기 바이폴라 트랜지스터의 베이스전극에 전기적으로 접속되어 있는 특징으로 하는 반도체장치.
  15. 제3항에 있어서, 상기 반도체장치는 반도체 집적회로를 갖는 컴퓨터이고, 상기 저항 소자는 반도체 집적회로의 일부를 형성하는 것을 특징으로 하는 반도체장치.
  16. 제2항에 있어서, 상기 제1층은 상기 제2층은 서로다른 결정 입자직경을 갖고, 상기 막은 상기 제1층과 제2층중의 하나의 결정의 입자직경은 상기 제1 및 제2층중의 다른 하나의 결정의 입자직경보다 큰 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서, 상기 기판은 반도체기판이고, 상기 반도체장치는 바이폴라 트랜지스터를 마련하도록 상기 반도체지판 에미터, 베이스 및 컬렉터영역을 구비하고, 상기 반도체장치는 또 상기 컬렉터, 베이스 및 에미커영역에 각각 전기적으로 접속된 컬렉터, 베이스 및 에미터전극을 포함하며, 상기 베이스적은 베이스로 부터 거리를 두고 떨어져서 베이스 인출전극에 의해 접속되고 있고, 상기 베이스 인출전극은 상기 제1 및 제2층을 포함하며, 상기 제1 및 제2층은 합계가 실질적으로 0인 저항의 온도 의존성을 갖는 것을 특징으로 하나는 반도체장치.
  18. 제17항에 있어서, 상기 에미터전극은 에미터 인출전극을 거쳐서 상기 에미터영역에 전기적으로 접속되어 있고, 상기 에미터 인출전극은 각각 저항의 온도 의존성 및 저항의 부의 온도 의존성의 제3 및 제4의 다결정 실리콘층을 가지며, 상기 에미터 인출전극의 저하의 온도 의존성의 합계는 실질적으로 0인 것을 특징으로 하는 반도체장치.
  19. 제16항에 있어서, 상기 기판은 불순문 도우프 반도체영역을 갖는 반도체기판이고, 상기 반도체영역은 상기 제1 및 제2층과 전기적인 접속상태에 있고 또한 상기 도전구조의 일부를 형성하는 것을 특징으로 하는 반도체장치.
  20. 제19항에 있어서, 상기 제1층은 상기 제2층은 상기 반도체영역과 병렬로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  21. 제19항에 있어서, 상기 제1층은 상기 제2층은 상기 반도체영역과 직렬로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  22. 제16항에 있어서, 상기 제1층은 상기 제2층은 그위에 용량소자의 유전체막을 가지며 또한 용량소자의 제1의 전극이고, 상기 반도체 장치는 또 상기 용량소자의 제2의 전극을 형성하는 다결정 실리콘의 제3 및 제4층을 포함하고, 상기 제3 및 제4층은 각각 저항의 정의 온도 의존성 및 저항의 부의 온도 의존성을 가지며, 상기 제1 및 제2층은 합계가 실질적으로 0인 저항의 온도 의존성을 갖는 것을 특징으로 하는 반도체장치.
  23. 제16항에 있어서, 상기 기판은 반도체기판으로서, 이 반도체기판에 제1 및 제2의 반도체영역과 각각 전기적으로 접속된 에노드와 캐소드를 갖는 다이오드를 형성하도록, 서로 반대도전형을 갖는 인접하는 제1 및 제2의 반도체영역을 가지며, 상기 제1 및 제2의 반도체영역중의 하나는 상기 제1 및 제2층을 거쳐서 에노드 또는 캐소드에 전기적으로 접속되어 있고, 상기 제1 및 제2층은 합계가 실질적으로 0인 저항의 온도 의존성을 갖는 것을 특징으로 하는 반도체장치.
  24. 기판상에 여러개의 저항소자를 포함하는 반도체장치에 있어서, 상기 저항소자는 다결정 실리콘으로 형성되고 ,상기 여러개의 저항소자의 적어도 하나는 상기 여러개의 저항소자의 다른 저항소자와는 다른 저항값을 가지며, 상기 여러개의 저항소자의 적어도 하나의 저항의 온도 의존성은 실질적으로 0인 것을 특징으로 하는 반도체장치.
  25. 기판상의 상기 기판상에 형성된 층 실장막으로 형성된 전극을 포함하고, 상기 층 실장막은 상기 전극의 저항의 온도 의존성이 실질적으로 0으로 되도록, 저항의 온도 의존성이 서로 반대인 제1의 다결정 실리콘막과 제2의 다결정 실리콘막을 포함하는 것을 특징으로 하는 반도체장치.
  26. 컬렉터, 베이스, 상기 베이스에 전기적으로 접속된 베이스 인출전극과 에미터를 포함하고, 상기 베이스 인출전극은 상기 베이스 인출전극의 저항의 온도 의존성이 실질적으로 0이 되도록 저항의 온도 의존성이 서로 반대인 제1의 다결정 실리콘막과 제2의 다결정 실리콘막을 포함하는 층 실장막인 것을 특징으로 하는 바이폴라 트랜지스터.
  27. 에노드와 캐소드를 갖는 다이오드에 있어서, 상기 에노드는 상기 층 실장막의 저항의 온도 의존성이 실질적으로 0으로 되도록, 저항의 온도 의존성이 서로 반대인 제1의 다결정 실리콘막과 제2의 다결정 실리콘막을 포함하는 층 실장막에 의해 상기 다이오드의 반도체영역에 전기적으로 접속되어 있는 것을 특징으로 하는 다이오드.
  28. 제1의 전극과, 제2의 전극을 갖는 용량소자에 있어서, 상기 제1 및 제2의 전극의 적어도 하나는 상기 제1 및 제2의 전극에 적어도 하나의 저항의 온도 의존성이 실질적으로 0으로 되도록, 저항의 온도 의존성이 서로 반대인 제1의 다결정 실리콘막을 포함하는 층 실장막인 것을 특징으로 하는 용량소자.
  29. 저항소자의 저항의 온도 의존성이 실질적으로 0으로 되도록, 저항의 의존성이 서로 반대인 제1의다결절 실리콘막과 제2의 다결정 실리콘막을 구비하는 층 실장막을 포함하는 것을 특징으로 하는 저항소자.
  30. 특허청구 범위 제29항에 기재된 적어도 하나의 저항소자를 포함하는 것을 특징으로 하는 컴퓨터.
  31. 기판상에 제1의 결정 입자직경이 제1의 다결정 실리콘막을 형성하는 스템, 상기 제1의 다결정 실리콘막의 두께의 일부를 비정질로 하도록 이온주입법에 의해 상기 제1의 다결정 실리콘막에 이온을 주입하는 스텝과 상기 제1의 결정 입자직경을 갖는 나머지부분을 남기는 스텝, 제2의 다결정 실리콘막을 형성하도록 열처리에 의해 상기 두께의 비정질부분을 결정화하여 층 실장막을 형성하는 스텝을 포함하고, 상기 제2의 다결정 실리콘막은 상기층 실장막의 저항의 온도 의존성이 상기 반도체장치의 사용 온도범위에 걸쳐서 소정의 값으로 되도록, 제1의 입자직경보다 큰 제2의 입자직경 뿐만아니라 상기 제1의 다결정 실리콘막의 저항의 온도 의존성과 반대인 저항의 온도 의존성을 갖는 것을 특징으로 하는 반도체 제조방법.
  32. 제31항에 있어서, 상기 소정의 값은 실질적으로 0이고, 이것에 의해 상기 층 실장막의 저항은 온도와는 실질적으로 관계가 없는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 기판상에 제1의 다결정 실리콘층을 형성하는 스텝과 상기 제1의 다결성 실리콘상에 제2의 다결정 실리콘층을 형성하여 상기 제1 및 제2의 다결정 실리콘층을 포함하는 층 실장막을 형성하는 스텝을 포함하고, 상기 제2의 다결정 실리콘층은 상기 층 실장막의 저항의 온도 의존성이 반도체장치의 사용 온도범위에 걸쳐서 소정의 값으로 되도록, 저항의 온도 의존성이 상기 제1의 다결정 실리콘층과 반대인 것을 특징으로 하는 반도체장치의 제조방법.
  34. 제33항에 있어서, 상기 소정의 값은 실질적으로 0이고, 이것에 의해 상기 층 실장막의 저항은 온도와는 실질적으로 관계가 없는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 제33항에 있어서, 상기 제1 및 제2의 다결정 실리콘층중의 하나는 비교적 큰 결정을 갖도록 형성되고, 상기 제1 및 제2의 다결정 실리콘층의 다른 하나는 비교적 작은 결정을 갖도록 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  36. 제33항에 있어서, 상기 제1 및 제2의 다결정 실리콘층은 CVD법에 의해 각각형성되고, 상기 제1및 제2의 다결정 실리콘층중의 하나는 600℃이하의 온도로 퇴적되고, 상기 제1 및 제2의 다결정 실리콘층 중의 다른 하나는 600℃이상의 온도로 퇴적되는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 제33항에 있어서, 상기 제1 과 제2의 막사이에 제3의 막을 형성하는 스텝을 포함하고, 상기 제3의 막은 상기 제1과 제2의 막사이의 전기적인 접속을 저해하지 않을 정도로 충분하게 박막화되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  38. 제33항에 있어서, 상기 제3의 막은 산화 실리콘막이며, 그 막두께는 1~4nm인 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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