CN109314094B - 具有层级间通孔的单片3d集成电路 - Google Patents

具有层级间通孔的单片3d集成电路 Download PDF

Info

Publication number
CN109314094B
CN109314094B CN201780038830.5A CN201780038830A CN109314094B CN 109314094 B CN109314094 B CN 109314094B CN 201780038830 A CN201780038830 A CN 201780038830A CN 109314094 B CN109314094 B CN 109314094B
Authority
CN
China
Prior art keywords
layer
interconnect
active device
uppermost
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780038830.5A
Other languages
English (en)
Other versions
CN109314094A (zh
Inventor
S·P·辛哈
R·C·埃特金
B·T·克莱因
G·M·耶里克
K·章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ARM Ltd
Original Assignee
ARM Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ARM Ltd filed Critical ARM Ltd
Publication of CN109314094A publication Critical patent/CN109314094A/zh
Application granted granted Critical
Publication of CN109314094B publication Critical patent/CN109314094B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Abstract

本文描述的各种实现可以针对在集成电路(IC)中使用层级间通孔(IV)。在一个实现中，三维(3D)IC可以包括部署在基板层上的多个层级，其中层级可以包括具有电耦接到第一互连层的第一有源器件层的第一层级，并且还可以包括具有电耦接到第二互连层的第二有源器件层的第二层级，其中第一互连层包括最不靠近第一有源器件层的最上层。3D IC还可以包括IV，以电耦接第二互连层和最上层。最上层可以电耦接到第一层级的外围位置处的电源，从而将电源电耦接到第一有源器件层和第二有源器件层。

Description

具有层级间通孔的单片3D集成电路
技术领域
本技术涉及集成电路。在以下描述中，提供与理解本文描述的各种技术相关的信息。对相关技术的讨论绝不应意味着它是现有技术。一般而言，相关技术可以或可以不被认为是现有技术。因此，应当理解的是，任何陈述都应当从这个角度被阅读，而不作为对现有技术的任何承认。
已经开发了允许多个IC层或管芯在垂直方向定位的各种集成电路(IC)技术。特别地，在三维(3D)IC中，可以在垂直方向上堆叠多个IC层或管芯，其中可以使用各种耦接方案将层或管芯堆叠在一起并将层或管芯连接到封装基板。这种耦接方案可以包括用于在垂直方向上提供层间通信的一个或多个通孔。
以下将参考附图在本文中描述各种技术的实现。但是，应当理解的是，附图仅图示了本文描述的各种实现，并不意味着限制本文描述的各种技术的范围。
图1-2图示了结合本文描述的各种实现的单片三维(3D)集成电路(IC)的截面视图。
图3图示了根据本文描述的各种实现的单片3D IC的俯视图。
图4-6图示了根据本文描述的各种实现的单片3D IC的截面视图。
图7-8图示了根据本文描述的各种实现的二维(2D)IC的截面视图。
本文描述的各种实现可以提到并且可以涉及在集成电路中使用层间通孔。例如，在一个实现中，三维(3D)集成电路(IC)可以包括部署在基板层上的多个层级，其中多个层级可以包括具有电耦接到一个或多个第一互连层的第一有源器件层的第一层级。所述多个层级还可以包括具有电耦接到第二互连层的第二有源器件层的第二层级，其中第一层级定位成比第二层级更靠近基板层，并且其中一个或多个第一互连层包括最上面的第一互连层，该最上面的第一互连层最不靠近第一互连层的第一有源器件层。3D IC还可以包括一个或多个被配置为电耦接第二互连层和最上面的第一互连层的第一层级间通孔(IV)。最上面的第一互连层可以电耦接到在第一层级的一个或多个外围位置处的电源，从而将电源电耦接到第一有源器件层和第二有源器件层。
现在将参考图1-8更详细地描述在集成电路中使用层级间通孔的各种实现。
集成电路(IC)可以由一个或多个输入/输出器件、标准器件、存储器器件和/或其它器件的布置形成。这些器件可以由各种电子部件(诸如晶体管、二极管、电阻器、电容器等)组成。输入/输出器件可以用于在IC的连接引脚与布置在IC内的标准器件和存储器器件之间提供信号。标准器件可以是触发器、算术逻辑单元、多路复用器、保持触发器、气球触发器(balloon flop)、锁存器、逻辑门等的电路实现。存储器器件可以包括布置成存储器单元的存储器阵列和用于将数据写入存储器单元以及从存储器单元读取数据的相关联电路系统。
在一些场景中，IC可以以二维(2D)IC的形式制造，如本领域中已知的，其中上面提到的电子部件可以放置在单个有源器件层中，该单个有源器件层可以在基板层上方形成。基板层可以由本领域中已知的任何半导体材料组成。特别地，基板层可以包括：晶体的硅和/或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。在一些实现中，在基板层是合金半导体的情况下，合金半导体基板可以具有梯度SiGe特征，其中Si和Ge组分可以从梯度SiGe特征的一个位置处的一个比率改变到另一个位置处的另一个比率。在另一个实现中，合金SiGe可以在硅基板上方形成，和/或SiGe基板可以是应变的。在又一个实现中，基板层可以是绝缘体上半导体(SOI)。
特别地，有源器件层可以是处理电路系统层，诸如以上面提到的器件和电子部件的形式。有源器件层可以由本领域中已知的任何半导体材料组成。特别地，有源器件层可以包括：晶体的硅和/或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AIGaAs、GaInAs、GaInP和/或GalnAsP；或其组合。在一些实现中，在基板层是合金半导体的情况下，合金半导体基板可以具有梯度SiGe特征，其中Si和Ge组分可以从梯度SiGe特征的一个位置处的一个比率改变到另一个位置处的另一个比率。
如本领域中已知的，有源器件层还可以包括各种掺杂区域。例如，掺杂区域可以包括p型阱或n型阱。掺杂区域可以掺杂有p型掺杂剂(诸如硼或BF2)，和/或n型掺杂剂(诸如磷或砷)。在一些实现中，掺杂区域可以直接在基板层上、在P阱结构中、在N阱结构中、在双阱结构中或使用凸起结构形成。在其它实现中，有源器件层可以是基板层的一部分。掺杂区域可以包括各种有源区域，诸如被配置用于N型金属氧化物半导体(NMOS)晶体管的区域和被配置用于P型金属氧化物半导体(PMOS)晶体管的区域。
部件可以通过也在IC内的一个或多个互连层互连，其中互连层可以由金属组成，并且还可以包括金属间电介质(IMD)层。互连层可以在有源器件层上方形成。另外，如本领域中已知的，通孔和/或触点也可以在有源器件层上方形成。互连层和通孔和/或触点可以由本领域技术人员已知的导电材料组成。IMD层可以由一种或多种电介质材料制成，其可以包括低介电常数(低k)电介质材料并且具有低于约3.5的介电常数(k值)。在一个实现中，电介质材料的k值可以等于或小于约2.5。用于低k电介质材料的合适材料可以包括但不限于掺杂的二氧化硅、氟化二氧化硅玻璃(FSG)、碳掺杂的二氧化硅、多孔二氧化硅、多孔碳掺杂的二氧化硅、Black Diamon(加利福尼亚州的圣克拉拉市(Santa Clara)的AppliedMaterials的产品)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、双苯并环庚烯(bis-benxocyclocutenes，BCB)、聚酰亚胺、聚硼酸酯(polynoroboneses)、苯并环庚烯(benzocyclocutene)、PTFE、多孔SiLK、氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)、甲基倍半硅氧烷(methylsilsesquioxane，MSQ)和/或其组合。低k电介质材料可以通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)或旋涂工艺来沉积。低k电介质也可以是极低k电介质(ELK)。ELK材料可以具有小于约2.5的介电常数。这种ELK材料可以包括多孔低k材料。在一些实施例中，ELK可以是具有多孔结构的基于氧化硅的低k材料，其通过将致孔剂(或致孔剂材料)结合到碳掺杂的氧化物电介质中而适于致孔剂掺杂的SiCO基材料。也可以使用其它材料。
在另外的实现中，2D IC可以部署在封装基板上，其中封装基板可以是本领域中已知的任何半导体基板，诸如硅基板、硅锗基板、III-V化合物基板、绝缘体上硅(SOI)基板等。
在2D IC中，用于二维方向上电路元件之间的有线连接的空间(即，相对于封装基板沿着x和y轴)可以是非常宝贵的。因此，已经开发了各种IC技术，这些技术允许多个IC层或管芯相对于封装基板在垂直方向上(即，沿着z轴)定位。这种IC可以被称为三维(3D)IC。
例如，可以利用三维(3D)IC，其中3D IC可以具有在可以类似于2D IC的封装基板的封装基板上堆叠在一起的多个管芯。这种3D IC在下文中可以被称为堆叠的3D IC。
每个管芯可以包括基板层和有源器件层。基板层可以由本领域中已知的任何半导体材料组成，并且可以类似于2D IC的基板层。有源器件层可以是处理电路系统层，诸如以上面提到的器件和电子部件的形式。有源器件层可以由本领域中已知的任何半导体材料组成，并且可以类似于2D IC的有源器件层。
每个管芯还可以包括一个或多个互连层，其中互连层可以由金属组成，并且还可以包括IMD层。互连层可以形成在有源器件层之上。另外，如本领域中已知的，通孔和/或触点也可以形成在有源器件层之上。互连层以及通孔和/或触点可以由本领域技术人员已知的导电材料组成，并且可以类似于上面关于2D IC所讨论的那些。
另外，可以使用各种耦接方案将管芯堆叠在一起并将堆叠的3D IC的管芯连接到封装基板。如本领域中已知的，可以使用导线接合(boding)、倒装芯片接合(例如，焊料凸块)和/或穿硅通孔(TSV)来将管芯电耦接在一起并将管芯电耦接到封装基板。TSV可以完全穿过管芯中的一个或多个，从而允许在相邻管芯之间和非相邻管芯之间要进行的电连接，并且可以将电力和/或信号传递到该管芯中的一个或多个。TSV可以使用位于焊盘上的凸块来提供管芯之间的电连通。
在另一个示例中，3D IC可以是单片3D IC。单片3D IC可以具有在垂直方向上(即，相对于基板层沿着z轴)在基板层上一个在另一个的顶部上部署的多个层级，其中层级可以使用氢切割或本领域技术人员已知的任何单片层级形成方法形成并沉积在彼此之上。基板层可以由本领域中已知的任何半导体材料组成，并且可以类似于2D IC和堆叠的3D IC的基板层。这些层级可以在具有多个介于中间的互连层的单个管芯中形成。多个层级可以允许由3D IC执行不同的功能。
每个层级可以包括有源器件层和一个或多个互连层。有源器件层可以是处理电路系统层，诸如以上面提到的器件和电子部件的形式。有源器件层可以由本领域中已知的任何半导体材料造成，并且可以类似于2D IC和堆叠的3D IC的有源器件层。互连层可以由金属组成，并且还可以包括IMD层。互连层可以在有源器件层上方形成。另外，如本领域中已知的，通孔和/或触点也可以在有源器件层上方形成。互连层以及通孔和/或触点可以由本领域技术人员已知的导电材料组成，并且可以类似于上面关于2D IC和堆叠的3D IC所讨论的那些。
如上面所指出的，可以使用本领域技术人员已知的任何单片层级形成方法在彼此之上形成和构建层级，使得单片3D IC可以具有在基板层上一个在另一个的顶部上部署的多个层级。在另外的实现中，层级可以通过电介质层分开，其中电介质层可以由本领域技术人员已知的任何电介质材料组成，包括上面关于IMD层所讨论的那些材料。如本领域技术人员所知，相邻的层级也可以使用单片层级间通孔(MIV)彼此电耦接。当与TSV相比，MIV在直径和深度上可以各自小得多。例如，MIV的直径可以小于100nm，而TSV可以各自具有沿着微米尺寸的直径。
在一个实现中，MIV可以用于将一个层级的最底部互连层与另一个层级的最上面互连层电耦接。例如，图1图示了结合本文描述的各种实现的单片3D IC 100的截面视图。如图所示，3D IC 100包括部署在基板层(未示出)上的第一层级110和第二层级150，其中层级彼此相邻并且部署为一个在另一个的顶部上。特别地，因为第一层级110可以更靠近基板层，所以第二层级150可以被认为是上层级并且第一层级110可以被认为是下层级。虽然示出了两个层级，但是本领域技术人员理解，可以在单片3D IC 100中使用多于两个层级。另外，如图所示，电介质层105可以位于第一层级110和第二层级150之间，使得层105分开两个层级。
第一层级110可以包括第一有源器件层112，其中第一有源器件层112可以包括在层112中形成一个或多个晶体管114的各种掺杂区域。第一层级110还可以包括第一互连层120，该第一互连层120包括四个互连层122、124、126和128。虽然示出了四个互连层，但是本领域技术人员理解，可以使用多于或少于四个互连层。如图所示，相邻的第一互连层120可以使用通孔121彼此电耦接，并且第一互连层120的最底层122可以使用通孔121耦接到第一有源器件层112。在一个实现中，最底层122可以是最靠近第一有源器件层112的第一互连层120。
类似地，第二层级150可以包括第二有源器件层152，其中第二有源器件层152可以包括在层152中形成一个或多个晶体管154的各种掺杂区域。第二层级150还可以包括第二层互连层160，该第二层互连层160包括四个互连层162、164、166和168。虽然示出了四个互连层，但是本领域技术人员理解，可以使用多于或少于四个互连层。如图所示，相邻的第二互连层160可以使用通孔161彼此电耦接，并且第二互连层160的最底层162可以使用通孔161耦接到第二有源器件层152。在一个实现中，最底层162可以是最靠近第二有源器件层152的第二互连层160。
单片3D IC 100还可以包括用于电耦接第一层级110和第二层级150的MIV 130。特别地，MIV 130可以用于电耦接第二互连层160的最底层162和第一互连层120的最上层128。在一个实现中，最上层128可以是最不靠近第一有源器件层112的第一互连层120。通过电耦接最底层162和最上层128，导电路径可以在第一层级110和第二层级150之间形成。
还如图所示，单片3D IC 100还可以包括一个或多个焊料凸块170，其可以部署在IC 100的顶侧180处，顶侧180可以是IC 100的最远离基板(未绘出)的一侧。焊料凸块170可以是焊料球、金属柱、受控塌陷芯片连接(C4)凸块、导线接合和/或类似物。
如图所示，顶侧180可以是第二层级150的一部分，并且焊料凸块170可以电耦接到第二互连层160的最上层168。在一个实现中，最上层168可以是最不靠近第二有源器件层152的第二互连层160。焊料凸块170可以用于从外部源向单片3D IC 100提供电力、时钟信号、输入信号或其组合。使用互连层120、160和MIV 130，如图所示，焊料凸块170可以是向第一有源器件层112和第二有源器件层152供应电力、时钟信号、输入信号或其组合的导电路径的一部分，特别地，该导电路径可以向晶体管114和154供应电力和信号。该导电路径至少部分地由箭头191、192和193示出。
但是，从IC 100的顶侧180供应电力和信号的导电路径会经历电气挑战。例如，利用第一互连层120、MIV 130和第二互连层160的组合金属长度，供应给IC 100的电力会在电力可以到达有源器件层112和152之前由于电流(I)和电阻(R)而经历显著的电压降(即，IR降)。另外，供应给IC 100的电力也会经历感应损耗(诸如通过使用导线接合输入端)和动态电力下降(例如，L＊di/dt)。此外，提供给IC 100的时钟信号可以在其从输入端170行进到有源器件层112和152时经历滞后和/或偏斜。另外，提供给IC 100的输入信号可以在其从输入端170行进到有源器件层112和152时经历信号劣化。在上述2D IC和堆叠的3D IC中可以发生类似的电气挑战。
鉴于以上内容，本文描述在IC中使用MIV的各种实现，其中此类实现可以减弱这些电气挑战。
使用层级间通孔的3D IC
本文描述在3D IC中使用层级间通孔(IV)的实现。虽然以下实现是关于单片3D IC描述的，但是本领域技术人员将理解，这些实现也可以应用于堆叠的3D IC。
特别地，3D IC可以使用IV以便从位于3D IC的顶侧下方的位置处的外部源接收电力、时钟信号、输入信号或其组合。在一个实现中，IV可以是TSV、MIV和/或本领域技术人员已知的任何其它通孔的形式。在另一个实现中，这种IV可以小于上面提到的TSV，并且在尺寸上可以与上面讨论的MIV相当。在一个这种实现中，图2图示了根据本文描述的各种实现的单片3D IC 200的截面视图。3D IC 200可以类似于上面讨论的单片3D IC。
如图所示，3D IC 200包括部署在基板层(未示出)上的第一层级210和第二层级250，其中层级彼此相邻并且部署为一个在另一个之上。特别地，因为第一层级210可以更靠近基板层，所以第二层级250可以被认为是上层级，并且第一层级210可以被认为是下层级。虽然示出了两个层级，但是本领域技术人员理解，可以在单片3D IC200中使用多于两个层级。另外，如图所示，电介质层205可以位于第一层级210和第二层级250之间，使得层205分离两个层级。
第一层级210可以包括第一有源器件层212，其中第一有源器件层212可以包括在层212中形成一个或多个晶体管214的各种掺杂区域。第一层掺杂区域210还可以包括第一互连层220，该第一互连层220包括四个互连层222、224、226和228。虽然示出了四个互连层，但是本领域技术人员理解，可以使用多于或少于四个互连层。如图所示，相邻的第一互连层220可以使用通孔221彼此电耦接，并且第一互连层220的最底层222可以使用通孔221耦接到第一有源器件层212。在一个实现中，最底层222可以是最靠近第一有源器件层212的第一互连层220。相反，第一互连层220的最上层228可以包括最不靠近第一有源器件层212的第一互连层220。
类似地，第二层级250可以包括第二有源器件层252，其中第二有源器件层252可以包括在层252中形成一个或多个晶体管254的各种掺杂区域。第二层级250还可以包括至少一个第二互连层260。虽然示出了一个第二互连层260，但是本领域技术人员理解，可以使用多于一个第二互连层260。如果使用多于一个第二互连层260，那么如本文所讨论的第二互连层260可以表示最底部的第二互连层，其中最底部的第二互连层是最靠近第二有源器件层252的层。如图所示，第二互连层260可以使用通孔261电耦接到第二有源器件层252。
还如图2中所示，第一层级210可以延伸超出第二层级250。特别地，第一层级210的尺寸可以比第二层级250更大并且具有更大的面积。单片3D IC 200还可以包括用于电耦接第一层级210和第二层级250的一个或多个MIV 230。特别地，MIV 230可以用于电耦接第二互连层260和第一互连层220的最上层228。
还如图所示，单片3D IC 200还可以包括至少一个外围输入结构275，其可以部署在第一层级210的顶侧270。顶侧270可以是第一层级210的最远离基板(未描绘)的一侧。另外，外围输入结构275可以位于第一层级210的外围位置，其中该外围位置可以是靠近第一层级210的顶侧270的边缘的位置。由于层级之间尺寸上的差异，外围输入结构275也可以定位成与第二层级250的一侧相邻。
外围输入结构275可以包括电耦接到导线接合输入端279的触点277。导线接合输入端279可以被配置为从外部来源接收电力、时钟信号、输入信号或其组合。在另一个实现中，可以使用类似于上述焊料凸块170的焊料凸块来代替导线接合输入端。
此外，触点277还可以电耦接到第一互连层220的最上层228。因此，第一互连层220的最上层228可以被配置为从外围输入结构275接收电力、时钟信号、输入信号或其组合。使用第一互连层220，最上层228然后可以使用两层之间的导电路径向第一有源器件层212提供电力和/或信号。特别地，导电路径可以向一个或多个晶体管214供应电力和信号。这条导电路径至少部分地由箭头291和292示出。
另外，使用第二互连层260和MIV 230，最上层228然后可以使用两层之间的导电路径向第二有源器件层252提供电力和/或信号。特别地，导电路径可以向一个或多个晶体管254提供电力和信号。这条导电路径至少部分地由箭头292、293、294和295示出。
最上层228和第二有源器件层252之间的这种相对短的导电路径可以使得关于第二有源器件层252的上面讨论的电气挑战(例如，IR降)更少。特别地，较短的导电路径可以减小互连电阻，这可以减少延迟并且改善第二有源器件层252的IC性能。此外，虽然最上层228和第一有源器件层212之间的导电路径可能经历上面讨论的一些电气挑战(例如，IR降)，但是最上层228和第一有源器件层212之间的导电路径比上面关于图1讨论的导电路径短，并且因此可以使得相关于第一有源器件层212的这种电气挑战更少。特别地，较短的导电路径可以降低互连电阻，这可以减少延迟并改善第一有源器件层212的IC性能。
而且，关于至少第二层级250，最上层228和第二有源器件层252之间的相对短的导电路径可以使得3D IC 200中路由拥塞的减少。特别地，与在图1的IC 100中使用多个第二互连层160相比，第二层250可以使用单个第二互连层260来向第二有源器件层252提供电力和/或信号。这可以释放空间和/或任何剩余的第二互连层以作其它用途。
还如图2中所示，3D IC 200还可以包括类似于上面关于图1描述的路径的导电路径，其中导电路径可以由焊料凸块280、互连层282和284的多个集合以及MIV 286形成。在这种实现中，焊料凸块280和外围输入结构275可以各自接收由有源器件层接收的电力、时钟信号或输入信号。例如，焊料凸块280可以从外部源接收输入信号，而外围输入结构275可以从外部源接收电力。焊料凸块280可以是焊料球、金属柱、受控塌陷芯片连接(C4)凸块和/或类似物。焊料凸块280也可以定位在IC 200的中心附近，并且可以定位在第二层级250的顶侧290上。顶侧290可以是第二层级250的最远离基板(未绘出)的一侧。
在另一个实现中，图3图示了根据本文中描述的各种实现的单片3D IC 300的俯视图。除了3D IC 300可以包括多个定位成靠近第一层级210的顶侧270的边缘的外围输入结构275之外，单片3D IC300可以与图2的IC 200相同。3D IC 300还可以包括定位在第二层级250的顶侧290上的多个焊料凸块280。如图所示，第一层级210的尺寸可以比第二层级250更大并且具有更大的面积。
在另外的实现中，单片3D IC可以包括多于两个层级。在这种实现中，3D IC可以包括用于在一个或多个外围输入结构处接收电力、时钟信号、输入信号或其组合的MIV。另外，外围输入结构可以位于3D IC的顶层级的顶侧下方，其中顶层级的顶侧可以是IC的最远离基板(未绘出)的一侧。在另一个实现中，外围输入结构可以部署在定位成与IC中所有层级的顶层级相邻的层级的顶侧。在又一个实现中，外围输入结构可以部署在大致定位在IC中所有层级的中间的层级的顶侧。这种实现可以最小化上面讨论的电气挑战。在又一个实现中，外围输入结构可以部署在大致定位在IC中所有层级的底部附近的层级的顶侧。
图4图示根据本文中描述的各种实现的单片3D IC 300的另一个面视图。如上面所指出的，除了3D IC 300可以包括多个外围输入结构275、第一互连层220的多个实例和第二互连层260的多个实例之外，3D IC 300可以类似于上面讨论的单片3D IC 200，如图4中所示。每个外围输入结构275可以部署在第一层级210的顶侧270。另外，外围输入结构275可以定位在第一层级210的外围位置。其中该外围位置可以是靠近第一层级210的顶侧270的边缘的位置。
每个外围输入结构275还可以耦接到第一互连层220的一个集合的最上层228。然后，最上层228可以使用两层之间的导电路径向第一有源器件层212提供电力和/或信号。另外，使用第二互连层260的一个实例和MIV 230，最上层228然后可以使用两层之间的导电路径向第二有源器件层252提供电力和/或信号。
3D IC 300还可以包括多个焊料凸块280，但是仅示出了一个。焊料凸块280可以定位成靠近IC 300的中心，并且可以定位在第二层级250的顶侧290上。如也在图4中所示，互连层282和284的多个集合(但是仅示出一个)以及MIV 286也可以定位成靠近IC 300的中心。焊料凸块280、互连层282和284的多个集合以及MIV 286可以形成类似于以上关于图1描述的导电路径的导电路径296。
在一个实现中，可以在外围输入结构275和焊料凸块280处从外部源提供电力。通过从IC 300的大致靠近中心处和外围处都提供电力，由于导线接合279的横向电阻产生的IR降可以减小。在另外的实现中，外围输入结构275和/或焊料凸块280的一部分可以提供时钟信号和/或输入信号。
在另一个实现中，图5图示根据本文描述的各种实现的单片3DIC 500的截面视图。3D IC 500可以类似于上面讨论的单片3D IC，诸如IC 200和IC 300。
如图所示，3D IC 500包括部署在基板层(未示出)上的第一层级510和第二层级550，其中层级彼此相邻并且部署为一个在另一个的顶部上。特别地，因为第一层级510可以更靠近基板层，第二层级550可以被认为是上层级，并且第一层510可以被认为是下层级。虽然示出了两个层级，但是本领域技术人员理解，可以在单片3D IC500中使用多于两个层级。另外，如图所示，电介质层505可以定位在第一层级510和第二层级550之间，使得层505分离这两个层级。
第一层级510可以包括第一有源器件层512，其中第一有源器件层512可以包括在层512中形成一个或多个晶体管514的各种掺杂区域。第一层级510还可以包括第一互连层520的多个集合，其中每个集合包括四个互连层522、524、526和528。虽然示出了四个互连层，但是本领域技术人员理解，可以使用多于或少于四个互连层。如图所示，集合中的相邻的第一互连层520可以使用通孔521彼此电耦接，并且第一互连层520的最底层522可以使用通孔521耦接到第一有源器件层512。在一个实现中，最底层522可以是最靠近第一有源器件层512的第一互连层520。相反，第一互连层520的最上层528可以是最不靠近第一有源器件层512的第一互连层520。
类似地，第二层级550可以包括第二有源器件层552，其中第二有源器件层552可以包括在层552中形成一个或多个晶体管554的各种掺杂区域。第二层级550还可以包括第二互连层560的多个集合，其中每个集合包括一到四个互连层。本领域技术人员理解，可以使用多于或少于四个互连层。第二互连层560包括至少最底部的第二互连层562。第二互连层560的最底层562可以使用通孔561耦接到第二有源器件层552。对于第二互连层560的集合包括多于一层的情况，最底层562可以是最靠近第二有源器件层552的第二互连层560。
还如图5中所示，第一层级510可以与第二层550尺寸相同并且具有相同的面积。单片3D IC 500还可以包括用于电耦接第一层级510和第二层级550的一个或多个MIV 530。例如，MIV 530可以用于电耦接第二互连层560的最底部第二互连层562和第一互连层520的最上层528。
还如图所示，单片3D IC 500还可以包括多个外围输入结构575，所述多个外围输入结构575可以至少部分地部署在第二层级550的顶侧570处。顶侧570可以是第二层级550的最远离基板(未绘出)的一侧。另外，外围输入结构575可以定位在第二层级550的外围位置处，其中外围位置可以是靠近第二层级550的边缘的位置。
每个外围输入结构575可以包括电耦接到TSV 579的焊料凸块577。焊料凸块577可以部署在顶侧570并且被配置为从外部源接收电力、时钟信号、输入信号或者其组合。焊料凸块577可以是焊料球、金属柱、受控塌陷芯片连接(C4)凸块和/或类似物。TSV 579可以电耦接到第一互连层520的集合的最上层528。因此，第一互连层520的每个最上层528可以被配置为从外围输入结构575接收电力、时钟信号、输入信号或其组合。使用第一互连层520，最上层528然后可以使用两层之间的导电路径向第一有源器件层512提供电力和/或信号。特别地，导电路径可以向一个或多个晶体管514供应电力和信号。这条导电路径至少部分地由箭头591和592示出。
另外，使用第二互连层560的最底部第二互连层562以及MIV530，最上层528然后可以使用两层之间的导电路径向第二有源器件层552提供电力和/或信号。特别地，导电路径可以向一个或多个晶体管554供应电力和信号。这条导电路径至少部分地由箭头591、593、594、595和596示出。
与图1中讨论的多个互连层相比，由箭头591和592表示的导电路径(即，包括焊料凸块577、TSV 579和第一互连层520)使用更少的元件来向第一有源器件层512提供电力和/或信号，并且因此可以使得上面讨论的电气挑战(例如，IR降)更少。特别地，通过使用更少的元件，由箭头591和592表示的导电路径可以减小互连电阻，这可以关于第一有源器件层512减少延迟并改善IC性能。此外，由箭头591、593、594、595和596表示的导电路径可以是相对短的导电路径，并且可以使得关于第二有源器件层552的上面讨论的电气挑战(例如，IR降)更少。特别地，更短的导电路径可以降低互连电阻，这可以对于第二有源器件层552减少延迟并改善IC性能。
还如图5中所示，3D IC 500还可以包括靠近3D IC 500的中心的一条或多条导电路径597，其类似于沿着3D IC 500的外围定位的路径。特别地，一个或多个中心输入结构580可以至少部分地部署在第二层级550的顶侧570。中心输入结构580可以定位在第二层级550的中心位置，其中该中心位置可以是靠近第二层级550的中心的位置。每个中心输入结构580可以包括电耦接到TSV 584的焊料凸块587，其中焊料凸块587和TSV 584类似于上面描述的那些。焊料凸块587可以被配置为从外部源接收电力、时钟信号、输入信号或其组合。TSV 584还可以以与TSV 579类似的方式电耦接到最上层528，并且可以以类似的方式向第一有源器件层512和第二有源器件层552提供电力和/或信号。
在另外的实现中，单片3D IC 500可以包括多于两个层级。在一个实现中，外围和中心输入结构可以部署在IC 500中的顶层级的顶侧。在这种实现中，输入结构的TSV可以延伸通过多个层级，以便与最上层528电耦接，其中最上层528可以定位在靠近IC 500的中间层级的位置。通过使用利用焊料凸块和TSV的外围和中心输入结构，3D IC 500可以经历比如果使用导线接合的感应噪声更少的感应噪声，诸如在图2-4中。
在另一个实现中，图6图示了根据本文描述的各种实施例的单片3D IC 600的一部分的截面视图。3D IC 600可以类似于上面讨论的单片3D IC 500。如图所示，3D IC 600包括部署在基板层(未示出)上的第一层级610和第二层级650，其中层级彼此相邻并且部署为一个在另一个的顶部之上。特别地，因为第一层级610可以更靠近基板层，第二层级650可以被认为是上层级，并且第一层级610可以被认为是下层级。虽然示出了两个层级，但是本领域技术人员理解，可以在单片3D IC 600中使用多于两个层级。另外，如图所示，电介质层605可以定位在第一层级610和第二层级650之间，使得层605分开两个层级。
第一层级610可以包括第一有源器件层612，其中第一有源器件层612可以包括在层612中形成一个或多个晶体管614的各种掺杂区域。第一层级610还可以包括第一互连层620。第一互连层620包括五个互连层622、624、626、629和628。虽然示出了五个互连层，但是本领域技术人员理解，可以使用多于或少于五个互连层。如图所示，相邻的第一互连层622、624、626、629和628可以使用通孔621彼此耦接，并且第一互连层620的最底层622可以使用通孔621耦接到第一有源器件层612。在一个实现中，最底层622可以是最靠近第一有源器件层612的第一互连层620。此外，非相邻的第一互连层628和626可以使用一个或多个通孔621彼此耦接。此外，最上层628可以是最不靠近第一有源器件层512的第一互连层620，并且层629可以与最上层628相邻。层629可以在间距、宽度和/或空间方面比最上层628更大。
类似地，第二层级650可以包括第二有源器件层652，其中第二有源器件层652可以包括在层652中形成一个或多个晶体管654的各种掺杂区域。第二层级650还可以包括第二互连层660，其中每个集合包括四个互连层。第二互连层660至少包括最底部的第二互连层662。虽然示出了四个互连层，但是本领域技术人员理解，可以使用多于或少于四个互连层。如图所示，最底层662可以使用通孔661耦接到第二有源器件层652。在一个实现中，最底层662可以是最接近第二有源器件层652的第二互连层660。
单片3D IC 600还可以包括用于电耦接第一层610和第二层650的一个或多个MIV630。例如，MIV 630可以用于电耦接第二互连层660的最底部的第二互连层662和第一互连层620的最上层628。
还如图所示，单片3D IC 600还可以包括多个可以至少部分地部署在第二层级650的顶侧670处的输入结构675。顶侧670可以是第二层级650的最远离基板(未绘出)的一侧。另外，输入结构675可以定位在第二层级650的外围和/或中心位置，其中外围位置可以是靠近第二层级650的边缘的位置。
每个外围输入结构675可以包括电耦接到TSV 679的焊料凸块677。焊料凸块677可以部署在顶侧670处并且被配置为从外部源接收电力、时钟信号、输入信号或其组合。焊料凸块677可以是焊料球、金属柱、受控塌陷芯片连接(C4)凸块和/或类似物。TSV 679可以电耦接到第一互连层620的层629。因此，层629可以被配置为从外围输入结构675接收电力、时钟信号、输入信号或其组合。层629可以类似地被配置为从输入结构675接收电力、时钟信号、输入信号或其组合。使用第一互连层620，层629然后可以使用两层之间的导电路径向第一有源器件层612提供电力和/或信号。特别地，导电路径可以将电力和信号供应给一个或多个晶体管614。
另外，使用第二互连层660、最上层628和MIV 630，层629然后可以使用两层之间的导电路径向第二有源器件层652提供电力和/或信号。特别地，导电路径可以向一个或多个晶体管654供应电力和信号。通过将TSV耦接到较大的层629而不是使用较大的最上层628，可以在IC 600中有较少的互连层的拥挤。
使用层间通孔的2D IC
本文描述在2D IC中使用IV的实现。特别地，2D IC可以使用IV以便从外部源接收电力、时钟信号、输入信号或其组合。如上面所指出的，IV可以是TSV、MIV和/或本领域技术人员已知的任何其它通孔的形式。在另一个实现中，这种IV可以小于上面提到的TSV，并且在尺寸上可以与上面讨论的MIV相当。在一个这种实现中，图7图示了根据本文描述的各种实现的2D IC 700的截面视图。2D IC 700可以类似于上面讨论的2D IC。
如图所示，2D IC 700包括部署在基板层(未示出)上的有源器件层710。另外，如图所示，电介质层705可以定位在有源器件层710和基板层之间。有源器件层710可以包括在层710中形成一个或多个晶体管714的各种掺杂区域。
2D IC 700还可以包括第一互连层720的多个集合，其中每个集合包括一到四个互连层。本领域技术人员理解，可以使用多于或少于四个互连层。第一互连层720至少包括最底部的第一互连层722。第一互连层720的最底层722可以使用通孔721耦接到有源器件层710。对于第一互连层720的集合包括多于一层的情况，最底层722可以是最靠近有源器件层710的第一互连层720。第一互连层720可以部署成靠近有源器件层710的顶侧。有源器件层710的顶侧可以是层710的最远离基板(未绘出)的一侧。
2D IC 700还可以包括第二互连层760，其包括两个互连层762和764。虽然示出了两个互连层，但是本领域技术人员理解，可以使用多于或少于两个互连层。第二互连层760可以部署成靠近有源器件层710的底侧。有源器件层710的底侧可以是层710的最靠近基板(未绘出)的一侧。如图所示，互连层762和764可以使用通孔721彼此电耦接。在一个实现中，最上层762可以是最靠近有源器件层710的第二互连层760。
2D IC 700还可以包括用于电耦接最底部的第一互连层722和最上面的第二互连层762的一个或多个MIV 730。还如图所示，2D IC700还可以包括至少一个外围输入结构，该外围输入结构可以部署在电介质层705的顶侧770处。顶侧770可以是电介质层705的最远离基板(未绘出)的一侧。另外，外围输入结构775可以定位在电介质层705的外围位置处，其中该外围位置可以是靠近电介质层705的边缘的位置。由于电介质层705与有源器件层710之间的尺寸上的差异，外围输入结构775也可以定位成与有源器件层710的一侧相邻。
外围输入结构775可以包括电耦接到导线接合输入端779的触点777。导线接合输入端779可以被配置为从外部源接收电力、时钟信号、输入信号或其组合。在另一个实现中，可以使用类似于上面的焊料凸块170的焊料凸块来代替导线接合输入端。
此外，触点777还可以电耦接到第二互连层760的最上层762。因此，最上层762可以被配置为从外围输入结构775接收电力、时钟信号、输入信号或其组合。使用最底部的第一互连层722的一个实例和MIV 730，最上层762然后可以使用两层之间的导电路径向有源器件层710提供电力和/或信号。特别地，导电路径可以向一个或多个晶体管714供应电力和信号。这条导电路径至少部分地由箭头791、792、793和794示出。
还如图7中所示，2D IC 700还可以包括导电路径，该导电路径类似于上面关于图1的第二层级150描述的路径，其中该路径可以由焊料凸块780、第一互连层720和MIV 730形成。在这种实现中，焊料凸块780和外围输入结构775可以各自接收要由有源器件层接收的电力、时钟信号或输入信号。例如，焊料凸块780可以从外部源接收输入信号，而外围输入结构775可以从外部源接收电力。焊料凸块780可以是焊料球、金属柱、受控塌陷芯片连接(C4)凸块和/或类似物。焊料凸块780还可以定位成靠近IC 700的中心，并且可以定位在具有有源器件层710的层级的顶侧782上。顶侧782可以与IC700的最远离基板(未绘出)的一侧对应。
在另一个实现中，图8图示了根据本文描述的各种实现的2D IC800的截面视图。除了可以使用焊料凸块810代替外围输入结构775之外，2D IC 800可以类似于上面讨论的2DIC 700。焊料凸块810可以是焊料球、金属柱、受控塌陷芯片连接(C4)凸块和/或类似物。
焊料凸块810可以电耦接到第二互连层760的互连层764。如上面所指出的，第二互连层760可以部署在有源器件层710的底侧上，并且互连层762和764可以使用通孔721彼此电耦接。因此，焊料凸块810也可以部署在有源器件层710的底侧上。
焊料凸块810可以被配置为从外部源接收电力、时钟信号、输入信号或其组合。因此，层764可以被配置为从焊料凸块810接收电力、时钟信号、输入信号或其组合。使用第一互连层720、MIV 730和最上层762，层764然后可以使用两层之间的导电路径向有源器件层710提供电力和/或信号。特别地，导电路径可以向一个或多个晶体管714供应电力和信号。这条导电路径至少部分地由箭头790、792、793和794示出。
如上面所解释的，可以使用在IC中使用IV的各种实现。这种实现可以用于通过在外部源和有源器件层之间提供较短的导电路径来减弱IC中的电气挑战，诸如IR降、时钟信号滞后和/或偏斜以及输入信号降级。
本文提供的描述可以针对具体实现。应当理解的是，提供本文提供的讨论是的目的是使本领域普通技术人员能够通过权利要求的主题制造和使用本文定义的任何主题。
应当意图的是，权利要求的主题不限于本文提供的实现和说明，而是包括那些实现的修改形式，那些实现的修改形式包括根据权利要求的实现的部分和不同实现的要素的组合。应当认识到的是，在任何这种实现的开发中，如在任何工程或设计项目中，应当做出许多特定于实现的决策以实现开发人员的具体目标，诸如遵守与系统相关的和与业务相关的约束，这些可以因实现而异。而且，应当认识到的是，这种开发努力可以是复杂且耗时的，但是对于受益于本公开的普通技术人员来说仍然是设计、制造和加工的常规任务。
已经详细参考了各种实现，其示例在附图和图示中示出。在详细描述中，阐述了许多具体细节以提供对本文提供的公开的透彻理解。但是，本文提供的公开可以在没有这些具体细节的情况下实践。在一些其它实例中，没有详细描述众所周知的方法、过程、部件、电路和网络，以免不必要地模糊实施例的细节。
还应当理解的是，虽然本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应当受这些术语的限制。这些术语仅仅用来区分一个元件与另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。第一元件和第二元件都分别是元件，但它们不被认为是同一个元件。
本文提供的本公开的描述中使用的术语是出于描述特定实现的目的，并且不旨在限制本文提供的公开。如在本文提供的公开的描述和所附权利要求中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确说明。本文使用的术语“和/或”涉及并涵盖一个或多个相关联列出的项的任何和所有可能组合。当在本说明书中使用时，术语“包括”、“包括”、“包含”和/或“包含”指定所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
如本文所使用的，取决于上下文，术语“如果”可以被解释为意味着“当...时”或“在...时”或“响应于确定”或“响应于检测到”。类似地，取决于上下文，短语“如果确定”或“如果检测到[所陈述的条件或事件]”可以被解释为意味着“一旦确定”或“响应于确定”或“一旦检测到[所陈述的条件或事件]”或“响应于检测到[所陈述的条件或事件]”。术语“上”和“下”；“上部”和“下部”；“向上”和“向下”；“下方”和“上方”；以及指示在给定点或元件上方或下方的相对位置的其它类似术语可以与本文描述的各种技术的一些实现结合使用。
虽然前述内容针对本文描述的各种技术的实现，但是可以根据本文的公开内容设计其它和进一步的实现，这可以由随后的权利要求来确定。虽然以特定于结构特征和/或方法动作的语言描述了本主题，但是应当理解的是，所附权利要求中定义的主题不必限于上述具体特征或动作。更确切地说，公开上述具体特征和动作作为实现权利要求的示例形式。

Claims (20)

1.一种三维集成电路，包括：
基板层；
第一层级，部署在所述基板层的顶部上并且具有电耦接到一个或多个第一互连层的第一有源器件层；
第二层级，部署在第一层级的顶部上并且具有电耦接到第二互连层的第二有源器件层，其中所述一个或多个第一互连层包括最上面的第一互连层；
电介质层，部署在第一层级和第二层级之间；
一个或多个第一层级间通孔，被配置为耦接到第二互连层并且耦接到最上面的第一互连层，
其中最上面的第一互连层耦接到在所述电介质层的顶部上的一个或多个外围位置处的一个或多个外围输入结构，其中所述一个或多个外围输入结构被配置为将最上面的第一互连层电耦接到电源，从而将电源电耦接到第一有源器件层和第二有源器件层。
2.如权利要求1所述的三维集成电路，其中相应的外围输入结构包括：
触点，电耦接到最上面的第一互连层；以及
导线接合输入端，电耦接到触点并被配置为从电源接收电力。
3.如权利要求2所述的三维集成电路，其中第一层级的尺寸大于第二层级的尺寸，并且其中所述一个或多个外围位置被定位成与第二层级的一侧相邻。
4.如权利要求1所述的三维集成电路，其中第一层级的所述一个或多个外围位置包括靠近第一层级的边缘的一个或多个位置。
5.如权利要求1所述的三维集成电路，其中最上面的第一互连层被配置为通过所述一个或多个第一互连层向第一有源器件层提供电力，并且其中最上面的第一互连层被配置为通过一个或多个第一层级间通孔和第二互连层向第二有源器件层提供电力。
6.如权利要求1所述的三维集成电路，其中所述一个或多个外围输入结构被配置为经由导电路径将最上面的第一互连层电耦接到电源，所述导电路径分别包括触点和导线接合输入端或包括穿硅通孔和焊料凸块。
7.如权利要求1所述的三维集成电路，其中所述三维集成电路是单片三维集成电路，并且其中一个或多个第一层级间通孔包括一个或多个单片层级间通孔。
8.如权利要求1所述的三维集成电路，其中所述一个或多个第一互连层和第二互连层由金属组成。
9.如权利要求1所述的三维集成电路，还包括一个或多个输入结构，所述一个或多个输入结构定位成靠近所述三维集成电路的中心并且至少部分地定位在第二层级的顶侧上，其中所述一个或多个输入结构被配置为使用多个金属层和一个或多个第二层级间通孔将电源电耦接到第一有源器件层并且电耦接到第二有源器件层。
10.如权利要求9所述的三维集成电路，其中所述一个或多个输入结构包括电耦接到所述多个金属层和所述一个或多个第二层级间通孔的一个或多个焊料凸块。
11.如权利要求1所述的三维集成电路，其中相应的外围输入结构包括：
穿硅通孔，电耦接到最上面的第一互连层；以及
焊料凸块，部署在第二层级的顶侧，电耦接到穿硅通孔，并被配置为从电源接收电力。
12.一种三维集成电路，包括：
基板层；
第一层级，部署在所述基板层的顶部上并且具有电耦接到一个或多个第一互连层的第一有源器件层；
第二层级，部署在所述基板层的顶部上并且具有电耦接到第二互连层的第二有源器件层，其中所述一个或多个第一互连层包括最上面的第一互连层；
电介质层，部署在第一层级和第二层级之间；
一个或多个第一层级间通孔，被配置为电耦接第二互连层和最上面的第一互连层，
其中最上面的第一互连层在第一层级的一个或多个外围位置处电耦接到电源，从而将电源电耦接到第一有源器件层并且电耦接到第二有源器件层；
其中最上面的第一互连层使用一个或多个外围输入结构在所述电介质层的顶部上的一个或多个外围位置处电耦接到电源，其中相应的外围输入结构包括：
第一穿硅通孔，电耦接到最上面的第一互连层；以及
第一焊料凸块，部署在第二层级的顶侧，电耦接到第一穿硅通孔，并被配置为从电源接收电力；以及
所述三维集成电路还包括一个或多个中心输入结构，所述一个或多个中心输入结构定位成靠近三维集成电路的中心并且耦接到电源，其中所述一个或多个中心输入结构包括：
第二穿硅通孔，电耦接到最上面的第一互连层；以及
第二焊料凸块，部署在第二层级的顶侧，电耦接到第二穿硅通孔，并被配置为从电源接收电力。
13.一种三维集成电路，包括：
基板层；
第一层级，部署在所述基板层的顶部上并且具有电耦接到一个或多个第一互连层的第一有源器件层；
第二层级，部署在所述第一层级的顶部上并且具有电耦接到第二互连层的第二有源器件层，其中所述一个或多个第一互连层包括最上面的第一互连层；
电介质层，部署在第一层级和第二层级之间；
一个或多个第一层级间通孔，被配置为电耦接第二互连层和最上面的第一互连层，
其中最上面的第一互连层在所述电介质层的顶部上的一个或多个外围位置处电耦接到电源，从而将电源电耦接到第一有源器件层和第二有源器件层；
其中最上面的第一互连层使用一个或多个外围输入结构在第一层级的一个或多个外围位置处电耦接到电源，其中相应的外围输入结构包括：
穿硅通孔，电耦接到最上面的第一互连层；以及
焊料凸块，部署在第二层级的顶侧，电耦接到穿硅通孔，并被配置为从电源接收电力；以及
其中最上面的第一互连层电耦接到相邻的第一互连层，其中：
相邻的第一互连层在间距上大于最上面的第一互连层；以及
相邻的第一互连层电耦接到穿硅通孔，从而将穿硅通孔电耦接到最上面的第一互连层。
14.一种三维集成电路，包括：
基板层；
第一层级，部署在所述基板层的顶部上并且具有电耦接到一个或多个第一互连层的第一有源器件层；
第二层级，部署在所述第一层级的顶部上并且具有电耦接到第二互连层的第二有源器件层，其中所述一个或多个第一互连层包括最上面的第一互连层；
一个或多个第一层级间通孔，被配置为耦接到一个或多个第二互连层中的一个并且耦接到最上面的第一互连层，
其中最上面的第一互连层耦接到在第一层级的一个或多个外围位置处的一个或多个外围输入结构，其中所述一个或多个外围输入结构被配置为经由分别包括触点和导线接合输入端的导电路径将最上面的第一互连层电耦接到时钟源、输入信号源或其组合，从而将时钟源、输入信号源或其组合电耦接到第一有源器件层和第二有源器件层。
15.如权利要求14所述的三维集成电路，其中相应的外围输入结构包括：
触点，电耦接到最上面的第一互连层：以及
导线接合输入端，电耦接到触点并被配置为从时钟源、输入信号源或其组合接收一个或多个信号。
16.如权利要求14所述的三维集成电路，其中第一层级的所述一个或多个外围位置包括靠近第一层级的边缘的一个或多个位置。
17.如权利要求14所述的三维集成电路，其中最上面的第一互连层被配置为通过所述一个或多个第一互连层向第一有源器件层提供来自时钟源、输入信号源或其组合的一个或多个信号，并且其中最上面的第一互连层被配置为通过所述一个或多个第一层级间通孔和所述一个或多个第二互连层向第二有源器件层提供来自时钟源、输入信号源或其组合的一个或多个信号。
18.一种集成电路，包括：
有源器件层；
一个或多个第一互连层，部署在有源器件层的顶侧上并且电耦接到有源器件层，其中所述一个或多个第一互连层包括第一互连层的最靠近有源器件层的最下面的第一互连层；
一个或多个第二互连层，部署在有源器件层的底侧上，其中所述一个或多个第二互连层包括第二互连层的最靠近有源器件层的最上面的第二互连层；以及
一个或多个第一层级间通孔，被配置为耦接到最下面的第一互连层并且耦接到最上面的第二互连层，
其中所述有源器件层、所述一个或多个第一互连层以及所述一个或多个第二互连层单片地形成在单个基板层的顶部上，并且
其中所述一个或多个第二互连层经由导电路径电耦接到电源、时钟源、输入信号源或其组合，从而将电源、时钟源、输入信号源或其组合电耦接到有源器件层，所述导电路径分别包括触点和导线接合输入端或包括焊料凸块。
19.如权利要求18所述的集成电路，其中最上面的第二互连层在集成电路的一个或多个外围位置处电耦接到电源、时钟源、输入信号源或其组合。
20.如权利要求18所述的集成电路，还包括部署在有源器件层的底侧上的焊料凸块，其中焊料凸块电耦接到电源、时钟源、输入信号源或其组合，并且其中所述一个或多个第二互连层电耦接到焊料凸块。
CN201780038830.5A 2016-06-21 2017-06-09 具有层级间通孔的单片3d集成电路 Active CN109314094B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/188,544 2016-06-21
US15/188,544 US9929149B2 (en) 2016-06-21 2016-06-21 Using inter-tier vias in integrated circuits
PCT/GB2017/051682 WO2017220968A1 (en) 2016-06-21 2017-06-09 Monolithic 3d integrated circuits with inter-tier vias

Publications (2)

Publication Number Publication Date
CN109314094A CN109314094A (zh) 2019-02-05
CN109314094B true CN109314094B (zh) 2020-10-02

Family

ID=59078096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780038830.5A Active CN109314094B (zh) 2016-06-21 2017-06-09 具有层级间通孔的单片3d集成电路

Country Status (5)

Country Link
US (1) US9929149B2 (zh)
KR (1) KR102058473B1 (zh)
CN (1) CN109314094B (zh)
TW (1) TWI729151B (zh)
WO (1) WO2017220968A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6568735B2 (ja) * 2015-07-17 2019-08-28 日立オートモティブシステムズ株式会社 スイッチ素子及び負荷駆動装置
KR20210068572A (ko) * 2018-10-29 2021-06-09 도쿄엘렉트론가부시키가이샤 반도체 소자의 모놀리식 3d 집적을 위한 아키텍처
US11804479B2 (en) * 2019-09-27 2023-10-31 Advanced Micro Devices, Inc. Scheme for enabling die reuse in 3D stacked products
US11417629B2 (en) * 2020-02-11 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stacking structure and manufacturing method thereof
US11455454B2 (en) * 2020-11-24 2022-09-27 Arm Limited Methods and apparatuses for concurrent coupling of inter-tier connections
US20220352148A1 (en) * 2021-04-30 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Monolithic three dimensional integrated circuit
KR102607828B1 (ko) * 2021-05-28 2023-11-29 아주대학교산학협력단 모놀리식 3차원 집적 회로 및 이의 제조 방법
US11841798B2 (en) * 2021-08-09 2023-12-12 Arm Limited Selective allocation of memory storage elements for operation according to a selected one of multiple cache functions
US20230067952A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device segmented interconnect

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61180466A (ja) * 1985-02-06 1986-08-13 Agency Of Ind Science & Technol 積層型半導体装置
CN104838495A (zh) * 2012-12-21 2015-08-12 英特尔公司 用于穿硅通孔的平台结构
US9331062B1 (en) * 2013-12-06 2016-05-03 Altera Corporation Integrated circuits with backside power delivery

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4869546B2 (ja) 2003-05-23 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
WO2010035401A1 (ja) 2008-09-26 2010-04-01 パナソニック株式会社 電子デバイス及びその製造方法
JP2010087273A (ja) * 2008-09-30 2010-04-15 Panasonic Corp 電子デバイス及びその製造方法
US9385088B2 (en) 2009-10-12 2016-07-05 Monolithic 3D Inc. 3D semiconductor device and structure
US8347728B2 (en) 2010-07-07 2013-01-08 Arm Limited Stress detection within an integrated circuit having through silicon vias
US8674510B2 (en) 2010-07-29 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure having improved power and thermal management
US20130256908A1 (en) 2010-12-13 2013-10-03 Arm Limited Inter-die connection within an integrated circuit formed of a stack of circuit dies
US8803322B2 (en) 2011-10-13 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through substrate via structures and methods of forming the same
US8631372B2 (en) 2012-02-10 2014-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of electromigration mitigation in stacked IC designs
US20130260510A1 (en) * 2012-04-02 2013-10-03 Infineon Technologies Ag 3-D Integrated Circuits and Methods of Forming Thereof
US8828884B2 (en) 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
CN103853861B (zh) 2012-11-30 2016-12-21 国际商业机器公司 评估3d ic的电源供应的方法和装置
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8907494B2 (en) 2013-03-14 2014-12-09 International Business Machines Corporation Electrical leakage reduction in stacked integrated circuits having through-silicon-via (TSV) structures
US9685436B2 (en) 2013-06-25 2017-06-20 Intel Corporation Monolithic three-dimensional (3D) ICs with local inter-level interconnects
US20150019802A1 (en) 2013-07-11 2015-01-15 Qualcomm Incorporated Monolithic three dimensional (3d) random access memory (ram) array architecture with bitcell and logic partitioning
US9418985B2 (en) 2013-07-16 2016-08-16 Qualcomm Incorporated Complete system-on-chip (SOC) using monolithic three dimensional (3D) integrated circuit (IC) (3DIC) technology
US9013235B2 (en) 2013-07-16 2015-04-21 Qualcomm Incorporated Monolithic three dimensional (3D) flip-flops with minimal clock skew and related systems and methods
US9147438B2 (en) 2013-10-23 2015-09-29 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuits (ICs) (3DICs) with vertical memory components, related systems and methods
US9213358B2 (en) 2013-10-31 2015-12-15 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuit (IC) (3DIC) cross-tier clock skew management systems, methods and related components
US9293437B2 (en) * 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same
US9343369B2 (en) 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
US9287257B2 (en) 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
US10036774B2 (en) 2014-12-04 2018-07-31 Arm Limited Integrated circuit device comprising environment-hardened die and less-environment-hardened die

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61180466A (ja) * 1985-02-06 1986-08-13 Agency Of Ind Science & Technol 積層型半導体装置
CN104838495A (zh) * 2012-12-21 2015-08-12 英特尔公司 用于穿硅通孔的平台结构
US9331062B1 (en) * 2013-12-06 2016-05-03 Altera Corporation Integrated circuits with backside power delivery

Also Published As

Publication number Publication date
US20170365600A1 (en) 2017-12-21
CN109314094A (zh) 2019-02-05
TW201828441A (zh) 2018-08-01
US9929149B2 (en) 2018-03-27
KR20190008982A (ko) 2019-01-25
KR102058473B1 (ko) 2019-12-23
TWI729151B (zh) 2021-06-01
WO2017220968A1 (en) 2017-12-28

Similar Documents

Publication Publication Date Title
CN109314094B (zh) 具有层级间通孔的单片3d集成电路
US11646308B2 (en) Through silicon via design for stacking integrated circuits
US10636739B2 (en) Integrated circuit chip with power delivery network on the backside of the chip
US9171815B2 (en) Method of forming package systems having interposers
US9704766B2 (en) Interposers of 3-dimensional integrated circuit package systems and methods of designing the same
US8860185B2 (en) Crack-arresting structure for through-silicon vias
US20160056078A1 (en) Metal Pad Structure Over TSV to Reduce Shorting of Upper Metal Layer
US20140054742A1 (en) Semiconductor Structure
US20240047380A1 (en) Dummy pattern structure for reducing dishing
CN114730754A (zh) 有源3d堆叠技术中的电感器设计
WO2017091155A1 (en) Tsv embedded thyristor for short discharge path and reduced loading in stacked dies
US20220246569A1 (en) Combination-bonded die pair packaging and associated systems and methods
KR102545434B1 (ko) 칩릿 3D SoIC 시스템 집적 및 제조 방법
KR20200145651A (ko) 매립된 파워 레일을 포함하는 집적 회로 및 그 제조 방법
US20230207486A1 (en) Interlayer dielectric stack optimization for wafer bow reduction
US20240071970A1 (en) Semiconductor device with volumetrically-expanded side-connected interconnects
US20240079353A1 (en) Passive Semiconductor Device
US20240162035A1 (en) Multilayer stacking wafer bonding structure and method of manufacturing the same
US20230215808A1 (en) Semiconductor package with integrated circuit chip couplers
US20140264833A1 (en) Semiconductor package and method for fabricating the same
CN115064504A (zh) 半导体封装体
CN116344480A (zh) 位于晶圆上的设计块之间的过渡单元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant