CN101399256A - 电子器件及其制造方法 - Google Patents

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CN101399256A
CN101399256A CNA2008101488322A CN200810148832A CN101399256A CN 101399256 A CN101399256 A CN 101399256A CN A2008101488322 A CNA2008101488322 A CN A2008101488322A CN 200810148832 A CN200810148832 A CN 200810148832A CN 101399256 A CN101399256 A CN 101399256A
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CN
China
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semiconductor device
semiconductor
wiring substrate
electronic device
wiring pattern
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Application number
CNA2008101488322A
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English (en)
Inventor
山野孝治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
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Abstract

本发明公开了一种电子器件以及这种电子器件的制造方法。本发明提供了多个半导体器件，所述多个半导体器件在电气检验和功能检验中被判定为良品，并且具有：内部连接端子，其布置在半导体芯片的电极焊盘上；树脂层，其布置在半导体芯片的形成有电极焊盘的表面上并使内部连接端子露出；以及配线图案，布置在树脂层上并与内部连接端子连接。本发明还提供了配线基板，其上堆叠有多个半导体器件，所述配线基板与多个半导体器件电连接。本发明还提供了密封树脂，其用于密封多个半导体器件。

Description

电子器件及其制造方法
技术领域
本发明涉及电子器件及其制造方法，并且本发明涉及以下这种电子器件和该电子器件的制造方法，即：该电子器件包括堆叠在配线基板上的多个半导体芯片和密封这些多个半导体芯片的密封树脂。
背景技术
图1是现有技术的电子器件的剖视图。
参考图1，现有技术的电子元件200具有配线基板201、半导体芯片202-204、密封树脂205和外部连接端子206。
配线基板201具有芯基板211、导通部212、焊盘213和216以及阻焊层214和217。
芯基板211是一种板状的并且具有通孔219的基板。导通部212布置在通孔219中。导通部212的上端与焊盘213连接，导通部212的下端与焊盘216连接。焊盘213布置在芯基板211的上表面211A上。焊盘213与导通部212的上端连接。连接在焊盘213上的金属线222与半导体芯片202电连接。
阻焊层214布置在芯基板211的上表面211A上，并使焊盘213露出。焊盘216布置在芯基板211的下表面211B上。焊盘216与导通部212的下端连接。外部连接端子206布置在焊盘216上。阻焊层217布置在芯基板211的下表面211B上，并使焊盘216露出。
半导体芯片202具有半导体基板226、半导体集成电路227、电极焊盘228和保护膜229。半导体集成电路227布置在半导体基板226的上表面侧。电极焊盘228布置在半导体集成电路227上并与半导体集成电路227电连接。连接在配线基板201的焊盘213上的金属线222与电极焊盘228连接。因此，半导体芯片202与配线基板201电连接。保护膜229布置在半导体集成电路227上，并使电极焊盘228露出。具有上述构造的半导体芯片202是通过短路开路测试(shortopen test)的芯片。然而，半导体芯片202是没有进行功能检验(具体地说，是对布置在半导体芯片202中的半导体集成电路227进行的操作检查(例如，检查存在或不存在读取错误))的芯片。也就是说，半导体芯片202不是确好芯片(KGD，Known Good Die)。通过粘贴在半导体基板226的下表面上的粘性层232将半导体芯片202粘接在配线基板201的阻焊层214上。
半导体芯片203具有半导体基板234、半导体集成电路235、电极焊盘236和保护膜237。半导体集成电路235布置在半导体基板234的上表面侧。电极焊盘236布置在半导体集成电路235上并与半导体集成电路235电连接。连接在半导体芯片202的电极焊盘228上的金属线223与连接在半导体芯片204的电极焊盘244上的金属线224都与电极焊盘236连接。因此，半导体芯片203与半导体芯片202和204电连接。保护膜237布置在半导体集成电路235上，并使电极焊盘236露出。具有上述构造的半导体芯片203是通过短路开路测试的芯片。然而，半导体芯片203是没有进行功能检验(具体地说，是对布置在半导体芯片203中的半导体集成电路235进行的操作检查(例如，检查存在或不存在读取错误))的芯片。也就是说，半导体芯片203不是KGD(Known Good Die)。通过粘贴在半导体基板234的下表面上的粘性层232将半导体芯片203粘接在半导体芯片202的保护膜229上。
半导体芯片204具有半导体基板242、半导体集成电路243、电极焊盘244和保护膜245。半导体集成电路243布置在半导体基板242的上表面侧。电极焊盘244布置在半导体集成电路243上并与半导体集成电路243电连接。连接在半导体芯片203的电极焊盘236上的金属线224与电极焊盘244连接。因此，半导体芯片204与半导体芯片203电连接。保护膜245布置在半导体集成电路243上，并使电极焊盘244露出。具有上述构造的半导体芯片204是通过短路开路测试的芯片。然而，半导体芯片204是没有进行功能检验(具体地说，是对布置在半导体芯片204中的半导体集成电路243进行的操作检查(例如，检查存在或不存在读取错误))的芯片。也就是说，半导体芯片204不是KGD(Known Good Die)。通过粘贴在半导体基板242的下表面上的粘性层232将半导体芯片204粘接在半导体芯片203的保护膜237上。例如，可以使用NAND型闪存储器作为半导体芯片202-204。
密封树脂205布置在配线基板201上，以便密封堆叠的半导体芯片202-204和金属线222-224。例如，可以使用具有热固性的模塑树脂作为密封树脂205。
外部连接端子206设置在配线基板201的焊盘216上。外部连接端子206是与例如母板等安装基板(未示出)电连接的端子。例如，可以使用焊料凸点作为外部连接端子206。
图2至图7是示出现有技术的电子器件的制造步骤的视图。在图2至图7中，与现有技术的电子器件200的元件相同的元件用相同的附图标记表示。
首先，在图2所示步骤中，通过已知技术制成配线基板201。接下来，在图3所示步骤中，制备多个半导体芯片202-204。多个半导体芯片202-204为不是KGD(Known Good Die)的半导体芯片。
然后，在图4所示步骤中，在布置于半导体芯片202-204中的半导体基板226、234和242的下表面上粘贴粘性层232。然后，在图5所示步骤中，把其上形成有粘性层232的半导体芯片202-204顺序地粘贴在配线基板201上，此后，使用金属线222-224进行配线基板201与半导体芯片202-204之间的引线接合连接。
然后，在图6所示步骤中，使用密封树脂205(例如，模塑树脂)密封半导体芯片202-204和金属线222-224。具体地说，例如，形成处于部分固化状态的密封树脂205，同时使用金属模具施加高压(例如，5MPa至10MPa)，之后，加热处于部分固化状态的密封树脂205(例如，180℃)并使密封树脂205固化。
然后，在图7所示步骤中，在配线基板201的焊盘216上形成外部连接端子206(例如，焊料凸点)。从而制成了电子器件200(例如，见未经审查的日本专利申请公开出版物No.2007-5800)。
然而，在现有技术的电子器件200中，将不是KGD(Known GoodDie)的半导体芯片202-204堆叠在配线基板201上，因而存在电子器件200的成品率降低的问题。
此外，将半导体芯片202-204堆叠在配线基板201上，然后，形成处于部分固化状态的密封树脂205，同时使用金属模具施加高压(例如，5MPa至10MPa)，然后，加热处于部分固化状态的密封树脂205(例如，180℃)，从而使密封树脂205固化，并且完成了封装处理。结果，由于受到在密封树脂205形成步骤中的高压或高温等因素的影响，所以半导体芯片202-204被损坏，因而降低了电子器件200的成品率。
发明内容
本发明的示例性实施例提供了一种电子器件和这种电子器件的制造方法，其中，通过在密封树脂形成步骤之前对每一个半导体芯片事先进行晶圆级封装(WLP，Wafer Level Package)封装处理并形成KGD之后将半导体芯片堆叠在配线基板上的方式来提高电子器件的成品率。
根据本发明的一个方面，提供了一种电子器件，包括：
多个半导体器件，每个半导体器件都具有：半导体芯片，其具有电极焊盘；内部连接端子，其布置在电极焊盘上；树脂层，其布置在半导体芯片的形成有电极焊盘的表面上并使内部连接端子露出；以及配线图案，其布置在树脂层上并与内部连接端子连接；
配线基板，其上堆叠有多个半导体器件，所述配线基板通过配线图案与多个半导体器件电连接；以及
密封树脂，用于密封堆叠在配线基板上的多个半导体器件，
其中，所述多个半导体器件是在堆叠在所述配线基板上之前所进行的电气检验和功能检验中被判定为良品的半导体器件。
根据本发明，将在堆叠在配线基板上之前所进行的电气检验和功能检验中被判定为良品的多个半导体器件(KGD，Known GoodDie)堆叠在配线基板上，其中，所述多个半导体器件具有树脂层和配线图案，树脂层布置在半导体芯片的形成有电极焊盘的表面上并使内部连接端子露出，配线图案布置在树脂层上并与内部连接端子连接，从而可以提高电子器件的成品率。
此外，因为在形成密封树脂之前，在形成配线图案和树脂层时的高温或高压等施加在布置在被判定为良品的多个半导体器件中的半导体芯片上。所以，布置在多个半导体器件中的半导体芯片变得能够抵抗因受到在形成密封树脂时的压力或温度等因素的影响(封装处理过程的影响)而造成的损坏，从而可以提高电子器件的成品率。
根据本发的另一方面，提供了电子器件的制造方法，所述电子器件包括：多个半导体器件；配线基板，其上堆叠有多个半导体器件；以及密封树脂，其用于密封堆叠在配线基板上的多个半导体器件，所述方法包括：
半导体器件形成步骤，形成多个半导体器件；
良品半导体器件获得步骤，对所述多个半导体器件进行电气检验和功能检验，以获得被判定为良品的多个半导体器件；
半导体器件堆叠步骤，将所述被判定为良品的多个半导体器件堆叠在配线基板上；
电连接步骤，在半导体器件堆叠步骤之后，在所述配线基板与所述被判定为良品的多个半导体器件之间进行电连接；以及
密封树脂形成步骤，在电连接步骤之后，用密封树脂密封所述被判定为良品的多个半导体器件。
根据本发明，对具有树脂层和配线图案的多个半导体器件进行电气检验和功能检验，从而获得被判定为良品的多个半导体器件，其中，树脂层布置在半导体芯片的形成有电极焊盘的表面上并使内部连接端子露出，配线图案布置在树脂层上并与内部连接端子连接，然后，把被判定为良品的多个半导体器件(确好芯片(KGD，Known GoodDie))堆叠在配线基板上，然后，在配线基板与堆叠的半导体器件之间进行电连接，此后，用密封树脂密封多个半导体器件，从而可以提高电子器件的成品率。
此外，因为在形成密封树脂之前，在形成配线图案和树脂层时的高温或高压等施加在布置在被判定为良品的多个半导体器件中的半导体芯片上。所以，布置在多个半导体器件中的半导体芯片变得能够抵抗因受到在形成密封树脂时的压力或温度等因素影响(封装处理过程的影响)而造成的损坏，从而可以提高电子器件的成品率。
根据本发明，可以通过防止在包括密封树脂形成步骤在内的封装处理过程中损坏半导体芯片来提高电子器件的成品率。
从下面的详细描述、附图以及权利要求书中可以清楚地看出其他特征和优点。
附图说明
图1是现有技术的电子器件的剖视图.
图2是示出现有技术的电子器件的制造步骤的视图(第一步)。
图3是示出现有技术的电子器件的制造步骤的视图(第二步)。
图4是示出现有技术的电子器件的制造步骤的视图(第三步)。
图5是示出现有技术的电子器件的制造步骤的视图(第四步)。
图6是示出现有技术的电子器件的制造步骤的视图(第五步)。
图7是示出现有技术的电子器件的制造步骤的视图(第六步)。
图8是根据本发明实施例的电子器件的剖视图。
图9是示出根据本发明实施例的电子器件的制造步骤的视图(第一步)。
图10是示出根据本发明实施例的电子器件的制造步骤的视图(第二步)。
图11是示出根据本发明实施例的电子器件的制造步骤的视图(第三步)。
图12是示出根据本发明实施例的电子器件的制造步骤的视图(第四步)。
图13是示出根据本发明实施例的电子器件的制造步骤的视图(第五步)。
图14是示出根据本发明实施例的电子器件的制造步骤的视图(第六步)。
图15是示出根据本发明实施例的电子器件的制造步骤的视图(第七步)。
图16是示出根据本发明实施例的电子器件的制造步骤的视图(第八步)。
图17是示出根据本发明实施例的电子器件的制造步骤的视图(第九步)。
图18是示出根据本发明实施例的电子器件的制造步骤的视图(第十步)。
图19是示出根据本发明实施例的电子器件的制造步骤的视图(第十一步)。
图20是示出根据本发明实施例的电子器件的制造步骤的视图(第十二步)。
图21是示出根据本发明实施例的电子器件的制造步骤的视图(第十三步)。
图22是示出根据本发明实施例的电子器件的制造步骤的视图(第十四步)。
图23是示出根据本发明实施例的电子器件的制造步骤的视图(第十五步)。
图24是示出根据本发明实施例的电子器件的制造步骤的视图(第十六步)。
具体实施方式
下面参考附图描述本发明的实施例。
(实施例)
图8是根据本发明实施例的电子器件的剖视图。
参考图8，本实施例的电子器件10具有配线基板11、多个半导体器件12-1至12-3、密封树脂13和外部连接端子14。
配线基板11具有芯基板21、导通部22、焊盘23、阻焊层24和28、防扩散膜25以及用于外部连接的焊盘27。芯基板21是板状的并且具有通孔29的基板。例如，可以使用玻璃环氧树脂或FR-4作为芯基板21的材料。导通部22布置在通孔29中。导通部22的上端与焊盘23连接，导通部22的下端与用于外部连接的焊盘27连接。导通部22是在焊盘23与用于外部连接的焊盘27之间建立电连接的导通部。
焊盘23布置在导通部22的上表面和芯基板21的上表面21A上。焊盘23与导通部22连接，并且通过金属线16和防扩散膜25与半导体器件12-1电连接。
阻焊层24布置成覆盖芯基板21的上表面21A。阻焊层24具有使焊盘23的上表面露出的开口部分。
防扩散膜25布置成覆盖焊盘23的上表面。防扩散膜25与电连接在半导体器件12-1上的金属线16连接。例如，可以使用通过将Ni层和Au层顺序地设置在焊盘23上所形成的Ni/Au膜作为防扩散膜25。
用于外部连接的焊盘27布置在导通部22的下表面和芯基板21的下表面21B上。因此，用于外部连接的焊盘27与导通部22连接。
阻焊层28布置成覆盖芯基板21的下表面21B。阻焊层28具有使用于外部连接的焊盘27的下表面露出的开口部分。
半导体器件12-1具有半导体芯片31、内部连接端子32、树脂层33、配线图案35、伪图案36、阻焊层37和防扩散膜38。
半导体芯片31具有半导体基板41、半导体集成电路42、电极焊盘43和保护膜44。半导体基板41是板状基板。例如，可以使用硅基板作为半导体基板41。在使用硅基板作为半导体基板41的情况下，半导体基板41的厚度可以设为例如50μm至100μm。
半导体集成电路42布置在半导体基板41的上表面41A侧。半导体集成电路42是由扩散层、绝缘层、导通部和配线(未示出)构成的电路。
电极焊盘43布置在半导体集成电路42上。电极焊盘43与布置在半导体集成电路42中的扩散层、导通部和配线(均未示出)电连接。
保护膜44布置在半导体集成电路42上，并使电极焊盘43露出。保护膜44是用于保护半导体集成电路42的薄膜。例如，可以使用SiN膜或PSG膜作为保护膜44。此外，可以在例如SiN膜或PSG膜等薄膜上形成聚酰亚胺膜。
内部连接端子32布置在电极焊盘43上。内部连接端子32通过电极焊盘43与半导体集成电路42电连接。内部连接端子32的上表面32A形成为大致平的表面并且与配线图案35连接。内部连接端子32的高度可以设为例如10μm至60μm。例如，可以使用Au凸点或者由通过非电解电镀法形成的Ni膜和覆盖该Ni膜的Au膜构成的金属凸点作为内部连接端子32。例如，可以通过结合法或电镀法形成Au凸点。
例如，可以通过如下方式形成内部连接端子32的大致平的上表面32A，即：在形成树脂层33以覆盖内部连接端子32之后，使用施加有高压的平板来按压内部连接端子32的上端和树脂层33。
树脂层33布置在保护膜44上，以覆盖内部连接端子32的上表面32A。树脂层33的上表面33A形成为与内部连接端子32的上表面32A大致齐平。例如，可以使用具有热固性的片状树脂(例如，非导电膜(NCF，Non Conductive Film))、糊状树脂(例如，非导电糊(NCP，Non Conductive Paste))或者各向异性导电树脂(例如，各向异性导电膜(ACF，Anisotropic Conductive Film))作为树脂层33。树脂层33的厚度可以设为例如10μm至60μm。在使用具有热固性的片状树脂的情况下，例如，可以使用180℃作为固化树脂层33时的加热温度。
配线图案35布置在内部连接端子32的上表面32A和树脂层33的上表面33A上。因此，配线图案35与内部连接端子32电连接。配线图案35具有连接部分48和检验用的焊盘49。连接部分48通过防扩散膜38与金属线16和17电连接。检验用的焊盘49位于与连接部分48分开的位置。检验用的焊盘49是用于测试的焊盘，在使用探测设备(未示出)——即用于进行电气检验和功能检验的检验设备——对半导体器件12-1进行检验时，布置在探测设备中的探针抵靠在该检验用的焊盘上。另外，功能检验是指一种检验，例如，对布置在半导体芯片31中的半导体集成电路42进行的操作检查(例如检查存在或不存在读取错误))。
通过将检验用的焊盘49布置在与内部连接端子32电连接的配线图案35中，其中在对半导体器件12-1进行电气检验时，探测设备的探针抵靠在焊盘49上，探针就不会损坏连接部分48，从而可以提高配线图案35与金属线16-18之间的电连接的可靠性。
例如，可以使用Cu膜作为具有上述构造的配线图案35的材料。在使用Cu作为配线图案35的材料的情况下，配线图案35的厚度可以设为例如5μm至15μm。
伪图案36布置在树脂层33的未布置配线图案35的部分的上表面33A上。伪图案36由与配线图案35相同的材料构成，并且其厚度与配线图案35基本相同。
通过将由与配线图案35相同材料构成的伪图案36布置在树脂层33的未布置配线图案35的部分上，并且将伪图案36的厚度设为与配线图案35基本相同，可以减少在半导体器件12-1中发生的翘曲变形。因此，有利于将半导体器件12-1堆叠配线基板11上。
阻焊层37布置在树脂层33的上表面33A上，以覆盖伪图案36和配线图案35的除了连接部分48和检验用焊盘49以外的部分。阻焊层37具有使连接部分48的上表面露出的开口部分和使检验用的焊盘49的上表面露出的开口部分。
防扩散膜38布置在连接部分48和检验用的焊盘49上。与配线基板11的焊盘23电连接的金属线16和与半导体器件12-2电连接的金属线17都连接在防扩散膜38上。因此，在半导体器件12-1中形成了与半导体器件12-2和配线基板11的引线接合连接。例如，可以使用通过将Ni层和Au层顺序地设置在连接部分48和检验用的焊盘49上而形成的Ni/Au膜作为防扩散膜38。在使用Ni/Au膜作为防扩散膜38的情况下，Ni层的厚度可以设为例如2μm至5μm。在这种情况下，Au层的厚度可以设为例如1μm。
通过粘贴在半导体基板41的下表面41B上的粘性片51(具体为例如芯片贴装膜)将具有上述构造的半导体器件12-1粘接在配线基板11的阻焊层24上。半导体器件12-1是在粘接到配线基板11上之前所进行的电子检验和功能检验中被判定为良品的半导体器件(KGD，Known Good Die)。
半导体器件12-2具有与半导体器件12-1的构造类似的构造。通过粘贴在半导体基板41的下表面上的粘性片51将半导体器件12-2粘接在半导体器件12-1的阻焊层37上。半导体器件12-2呈阶梯状地设置在半导体器件12-1上，以露出布置在半导体器件12-1的连接部分48上的防扩散膜38。布置在半导体器件12-2的连接部分48上的防扩散膜38通过金属线17和18与半导体器件12-1和12-3电连接。也就是说，在半导体器件12-2与半导体器件12-1和12-3之间形成引线接合连接。
具有上述构造的半导体器件12-2是在粘接到半导体器件12-1上之前所进行的电子检验和功能检验中被判定为良品的半导体器件(KGD，Known Good Die)。
半导体器件12-3具有与半导体器件12-1的构造类似的构造。通过粘贴在半导体基板41的下表面上的粘性片51将半导体器件12-3粘接在半导体器件12-2的阻焊层37上。半导体器件12-3呈阶梯状地设置在半导体器件12-2上，并露出布置在半导体器件12-2的连接部分48上的防扩散膜38。布置在半导体器件12-3的连接部分48上的防扩散膜38通过金属线18与半导体器件12-2电连接。也就是说，在半导体器件12-3与半导体器件12-2之间形成引线接合连接。
具有上述构造的半导体器件12-3是在粘接到半导体器件12-2上之前所进行的电子检验和功能检验中被判定为良品的半导体器件(KGD，Known Good Die)。半导体器件12-1至12-3被堆叠成阶梯状。
通过将事先被判定为良品并且具有树脂层33和配线图案35的半导体器件12-1至12-3以阶梯状堆叠在配线基板11上，其中，树脂层33布置在半导体芯片31的形成有电极焊盘43的表面上并使设置在电极焊盘43上的内部连接端子32露出，配线图案35布置在树脂层33上并与内部连接端子32连接，可以提高电子器件10的成品率。
此外，因为在形成密封树脂13之前，在形成配线图案35和树脂层33时，由于在高温或高压等条件下进行封装处理而产生的负荷施加在布置在事先被判定为良品的多个半导体器件12-1至12-3中的半导体芯片31上，所以布置在事先被判定为良品的多个半导体器件12-1至12-3中的半导体芯片31变得能够抵抗损坏，从而可以提高电子器件10的成品率。
密封树脂13布置在配线基板11上，以密封金属线16-18和堆叠起来的半导体器件12-1至12-3。例如，可以使用具有热固性的模塑树脂(例如，环氧树脂)作为密封树脂13。
外部连接端子14设置在配线基板11的用于外部连接的焊盘27上。外部连接端子14是与例如母板等安装基板(未示出)电连接的端子。例如，可以使用焊料凸点作为外部连接端子14。
根据本实施例的电子器件，将事先被判定为良品并且具有树脂层33和配线图案35的半导体器件12-1至12-3(KGD，Known GoodDie)以阶梯状堆叠在配线基板11上，其中，树脂层33布置在半导体芯片31的形成有电极焊盘43的表面上并使设置在电极焊盘43上的内部连接端子32露出，配线图案35布置在树脂层33上并与内部连接端子32连接，从而可以提高电子器件10的成品率。
此外，因为在形成密封树脂13之前，在形成配线图案35和树脂层33时，由于在高温或高压等条件下进行封装处理而产生的负荷施加在布置在事先被判定为良品的多个半导体器件12-1至12-3中的半导体芯片31上，所以布置在事先被判定为良品的多个半导体器件12-1至12-3中的半导体芯片31变得能够抵抗因受到在形成密封树脂13时的压力和温度等因素影响而造成的损坏，从而可以提高电子器件10的成品率。
图9至图24是示出根据本发明实施例的电子器件的制造步骤的视图。在图9至图24中，与本实施例的电子器件10的元件相同的元件用相同的附图标记表示。此外，在图9至图17中，B表示切块机或切片机切割半导体基板61的位置(以下称为“切割位置B”)。
首先，在图9所示步骤中，制备具有多个半导体器件形成区域A的半导体基板61，通过已知技术在半导体基板61的上表面61A侧上与半导体器件形成区域A相对应地形成具有半导体集成电路42、电极焊盘43和保护膜44的半导体芯片31。半导体器件形成区域A是形成半导体器件12的区域。半导体器件12是具有类似于上述半导体器件12-1至12-3(见图8)的构造的半导体器件。将半导体基板61形成薄板状并在下述步骤中沿着切割位置B进行切割，从而使该半导体基板61形成上述半导体基板41(见图8)。
例如，可以使用硅晶片作为半导体基板61。半导体基板61的厚度可以设为例如500μm至775μm。例如，可以使用A1作为电极焊盘43的材料。此外，例如，可以使用SiN膜或PSG膜作为保护膜44。
接下来，在图10所示步骤中，在所有电极焊盘43上分别形成一个内部连接端子32。例如，可以使用Au凸点或者由通过非电解电镀法形成的Ni膜和覆盖该Ni膜的Au膜构成的金属凸点作为内部连接端子32。可以通过例如结合法形成Au凸点。另外，在图10所示步骤中形成的多个内部连接端子32具有不同的高度。
然后，在图11所示步骤中，形成树脂层33，以覆盖内部连接端子32和多个半导体芯片31的布置有内部连接端子32的一侧(多个半导体芯片31的上表面侧)。可以使用具有热固性和粘性的片状树脂(例如，非导电膜(NCF，Non Conductive Film))、具有热固性的糊状树脂(例如，非导电糊(NCP，Non Conductive Paste))或者各向异性导电树脂(例如，各向异性导电膜(ACF，AnisotropicConductive Film))作为树脂层33。在使用具有热固性和粘性的片状树脂的情况下，可以通过将片状树脂粘贴在图10所示结构体的上表面侧来形成树脂层33。此外，在使用糊状树脂作为树脂层33的情况下，可以通过印刷法等在图10所示结构体的上表面侧上形成糊状树脂，然后对该树脂进行预烘烤以使其部分固化。这种部分固化的树脂具有粘性。树脂层33的厚度可以设为例如20μm至100μm。
然后，在图12所示步骤中，在树脂层33的上表面33A上形成金属层63。在下述的14图所示步骤中，对金属层63进行蚀刻以形成配线图案35和伪图案36。具体地说，制备作为金属层63的Cu箔，并将这种Cu箔粘贴在树脂层33的上表面33A上，从而在树脂层33的上表面33A上形成金属层63。金属层63的厚度可以设为例如5μm至15μm。
然后，在图13所示步骤中，在对图12所示的结构体加热(加热温度为例如180℃)的状态下，将平板(未示出)放置在金属层63上，通过该平板从金属层63的上表面63A侧按压金属层63(压力为例如1.5MPa至3.0MPa)，使金属层63的下表面63B接触多个内部连接端子32的上表面32A，从而金属层63在内部连接端子32上弯曲。此外，通过加热图12所示的结构体使树脂层33固化。树脂层33在固化之后的厚度可以设为例如10μm至60μm。
然后，在图14所示步骤中，通过蚀刻法使金属层63图案化并同时形成配线图案35和伪图案36，此后，对配线图案35和伪图案36进行粗糙化处理。具体地说，在金属层63上形成图案化的抗蚀膜，然后使用这种抗蚀膜作为掩模对金属层63蚀刻，从而形成了配线图案35和伪图案36。
因此，与分开地形成配线图案35和伪图案36的情况相比，通过同时形成配线图案35和伪图案36可以简化制造步骤。
可以通过黑化处理法或粗糙化蚀刻处理法中的任何方法来对配线图案35和伪图案36进行粗糙化处理。粗糙化处理是用于提高配线图案35和伪图案36与形成在配线图案35和伪图案36的侧面和上表面上的阻焊层37之间的附着性的处理。
然后，在图15所示步骤中，在树脂层33的上表面33A上布置阻焊层37，以覆盖伪图案36和配线图案35的除了连接部分48和检验用的焊盘49以外的部分，然后，在连接部分48和检验用的焊盘49上形成防扩散膜38。可以通过例如电镀法形成防扩散膜38。例如，可以使用通过将Ni层和Au层顺序地设置在连接部分48和检验用的焊盘49上形成的Ni/Au膜作为防扩散膜38。在使用Ni/Au膜作为防扩散膜38的情况下，Ni层的厚度可以设为例如2μm至5μm。在这种情况下，Au层的厚度可以设为例如1μm。
然后，在图16所示步骤中，从半导体基板61的下表面61B侧对半导体基板61进行抛光或研磨，使半导体基板61形成薄板状。在使半导体基板61形成薄板状的过程中，例如，可以使用背面研磨机。半导体基板61在形成薄板状之后的厚度可以设为例如50μm至100μm。
然后，在图17所示步骤中，沿着切割位置B对呈薄板状的半导体基板61进行切割。因此，制成了多个半导体器件12(图9至图17所示的步骤对应于半导体器件形成步骤)。多个半导体器件12是具有类似于上述半导体器件12-1至12-3的构造的半导体器件，并且也是进行电气检验和功能检验之前的半导体器件。另外，也可以在切割成单个的半导体器件12之前对半导体器件12进行电气检验和功能检验。
然后，在图18所示步骤中，使用探测设备(未示出)，将探针与布置在图17所示的半导体器件12的检验用的焊盘49上的防扩散膜38接触，然后对多个半导体器件12进行电气检验和功能检验，从而获得被判定为良品的半导体器件12-1至12-3(良品半导体器件获得步骤)。
然后，在图19所示步骤中，在布置在半导体器件12-1至12-3中的半导体基板41的下表面41B上粘贴粘性片51，其中这些半导体器件在图18所示步骤中被判定为良品。例如，可以使用芯片贴装膜作为粘性带51。可以在切割成单个的半导体器件12之前将粘性带51粘贴到布置在半导体器件12中的半导体基板41的下表面41B上。在这种情况下，粘性带51与呈薄板状的半导体基板61一起被切割。
然后，在图20所示步骤中，通过已知方法形成配线基板11。然后，在图21所示步骤中，将被判定为良品的半导体器件12-1至12-3以阶梯状顺序地堆叠在图20所示的配线基板11上(半导体器件堆叠步骤)。
此时，以阶梯状堆叠在半导体器件12-1上的半导体器件12-2被设置成使布置在半导体器件12-1的连接部分48上的防扩散膜38露出，以阶梯状堆叠在半导体器件12-2上的半导体器件12-3被设置成使布置在半导体器件12-2的连接部分48上的防扩散膜38露出。
然后，在图22所示步骤中，通过金属线16-18进行图21所示的配线基板11与被判定为良品的半导体器件12-1至12-3之间的电连接(引线接合连接)(电连接步骤)。
然后，在图23所示步骤中，形成用于密封如图22所示的金属线16-18和被判定为良品的半导体器件12-1至12-3的密封树脂13(密封树脂形成步骤)。例如，可以使用具有热固性的模塑树脂(例如，环氧树脂)作为密封树脂13。具体地说，在使用具有热固性的模塑树脂作为密封树脂13的情况下，将图22所示的结构体容纳在金属模具内，通过施加压力(例如，5MPa至10MPa)把模塑树脂注入金属模具，然后对模塑树脂加热(加热温度为例如180℃)并使其固化，从而形成了密封树脂13。因为在上述的图13所示步骤中已经向被判定为良品的半导体器件12-1至12-3施加了高温和高压，所以在包括随后的密封树脂形成步骤在内的封装处理过程中，布置在被判定为良品的半导体器件12-1至12-3中的半导体芯片31不会被损坏。
然后，在图24所示步骤中，在图23所示的结构体的用于外部连接的焊盘27上形成外部连接端子14。从而制成了本实施例的电子器件10。例如，可以使用焊料凸点作为外部连接端子14。
根据本实施例的电子器件的制造方法，对具有树脂层33和配线图案35的多个半导体器件12进行电气检验和功能检验，其中，树脂层33布置在半导体芯片31的形成有电极焊盘43的表面上并使内部连接端子32露出，配线图案35布置在树脂层33上并与内部连接端子32连接，从而获得被判定为良品的多个半导体器件12-1至12-3(KGD，Known Good Die)，然后把事先被判定为良品的半导体器件12-1至12-3堆叠在配线基板11，然后，在配线基板11与堆叠的半导体器件12-1至12-3之间形成电连接，此后，用密封树脂13密封半导体器件12-1至12-3，从而可以提高电子器件10的成品率。
此外，因为在形成密封树脂13之前，在形成配线图案35和树脂层33时的高温或高压等施加到布置在事先被判定为良品的多个半导体器件12-1至12-3中的半导体芯片31上，所以布置在事先被判定为良品的多个半导体器件12-1至12-3中的半导体芯片31变得能够抵抗因受到在形成密封树脂13时的压力或温度等因素影响而造成的损坏，从而可以提高电子器件10的成品率。
虽然在上文中详细地描述了本发明的优选实施例，但是本发明不限于这种具体的实施例。在权利要求书所述的本发明要旨的范围内，可以进行各种修改和变化。例如，在本实施例中，虽然以举例方式描述了将包括相同类型半导体芯片31的半导体器件12-1至12-3堆叠在配线基板11上的情况，但是也可以将包括不同类型半导体芯片的多个半导体器件堆叠在配线基板11上，并可以用密封树脂13进行密封。
此外，在本实施例中，虽然以举例方式描述了将三个半导体器件(半导体器件12-1至12-3)堆叠在配线基板11上的情况，但是堆叠在配线基板11上的半导体器件的数目可以是两个或三个或更多个。
此外，如图11所示，在半导体器件12-1至12-3布置在电子器件10中的情况下，其中使内部连接端子32的上端露出，然后在树脂层33上形成配线图案35和伪图案36，可以获得与本实施例类似的效果。也就是说，布置在电子器件10中的半导体器件12-1至12-3的制造方法不限于图9至图17所示的步骤。
本发明可以应用于电子器件和该电子器件的制造方法，其中该电子器件包括堆叠在配线基板上的多个半导体芯片(KGD，KnownGood Die)和密封多个半导体芯片(KGD，Known Good Die)的密封树脂。

Claims (10)

1.一种电子器件，包括：
多个半导体器件，每个半导体器件都具有：半导体芯片，其具有电极焊盘；内部连接端子，其布置在所述电极焊盘上；树脂层，其布置在所述半导体芯片的形成有所述电极焊盘的表面上并使所述内部连接端子露出；以及配线图案，其布置在所述树脂层上并与所述内部连接端子连接；
配线基板，其上堆叠有所述多个半导体器件，所述配线基板通过所述配线图案与所述多个半导体器件电连接；以及
密封树脂，其用于密封堆叠在所述配线基板上的所述多个半导体器件，
其中，所述多个半导体器件是在堆叠在所述配线基板上之前所进行的电气检验和功能检验中被判定为良品的半导体器件。
2.根据权利要求1所述的电子器件，
其中，所述配线图案具有与金属线连接的连接部分，并且所述多个半导体器件与所述配线基板通过引线接合法相互连接。
3.根据权利要求2所述的电子器件，
其中，所述多个半导体器件堆叠成使其它半导体器件的连接部分露出。
4.根据权利要求2或3所述的电子器件，
其中，在所述连接部分上布置有防扩散膜，并且所述金属线与所述防扩散膜连接。
5.根据权利要求1-3中任一项所述的电子器件，
其中，所述配线图案具有检验用的焊盘，所述检验用的焊盘用于对所述半导体器件进行所述电气检验和功能检验。
6.根据权利要求1-3中任一项所述的电子器件，
其中，所述多个半导体器件中的每一个半导体器件都具有由与所述配线图案的材料相同的材料制成的伪图案，所述伪图案布置在所述树脂层的未布置所述配线图案的部分上，所述伪图案的厚度设为与所述配线图案的厚度基本相同。
7.根据权利要求1-3中任一项所述的电子器件，
其中，所述多个半导体器件呈阶梯状地堆叠在所述配线基板上。
8.一种电子器件的制造方法，所述电子器件包括：多个半导体器件；配线基板，其上堆叠有所述多个半导体器件；以及，密封树脂，其用于密封堆叠在所述配线基板上的所述多个半导体器件，所述方法包括：
半导体器件形成步骤，形成所述多个半导体器件；
良品半导体器件获得步骤，对所述多个半导体器件进行电气检验和功能检验，以获得被判定为良品的多个半导体器件；
半导体器件堆叠步骤，将被判定为良品的所述多个半导体器件堆叠在所述配线基板上；
电连接步骤，在所述半导体器件堆叠步骤之后，在所述配线基板与被判定为良品的所述多个半导体器件之间形成电连接；以及
密封树脂形成步骤，在所述电连接步骤之后，用密封树脂密封被判定为良品的所述多个半导体器件。
9.根据权利要求8所述的电子器件的制造方法，
其中，所述半导体器件形成步骤包括：制备具有电极焊盘的半导体芯片；在所述电极焊盘上形成内部连接端子；在所述半导体芯片的形成有所述电极焊盘的表面上形成树脂层，所述树脂层使所述内部连接端子露出；以及在所述树脂层上形成配线图案并使所述配线图案与所述内部连接端子连接。
10.根据权利要求8或9所述的电子器件的制造方法，
其中，在所述半导体器件堆叠步骤中，将所述多个半导体器件以阶梯状堆叠在所述配线基板上。
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