CN102265714B - 电子部件及其制造方法 - Google Patents

电子部件及其制造方法 Download PDF

Info

Publication number
CN102265714B
CN102265714B CN200980152059.XA CN200980152059A CN102265714B CN 102265714 B CN102265714 B CN 102265714B CN 200980152059 A CN200980152059 A CN 200980152059A CN 102265714 B CN102265714 B CN 102265714B
Authority
CN
China
Prior art keywords
mentioned
resin bed
pattern
protuberance
conductor plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200980152059.XA
Other languages
English (en)
Other versions
CN102265714A (zh
Inventor
水越正孝
石月义克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN102265714A publication Critical patent/CN102265714A/zh
Application granted granted Critical
Publication of CN102265714B publication Critical patent/CN102265714B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H05K3/4658—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern characterized by laminating a prefabricated metal foil pattern, e.g. by transfer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0108—Transparent
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1189—Pressing leads, bumps or a die through an insulating layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Abstract

在本发明的电子部件及其制造方法中，能够形成比以往更细微的导体图案。根据本发明的电子部件的制造方法，包括：在透明支撑基材(11)之上形成树脂层(13)的工序；使在一侧主表面(14x)形成有图案(14w)的导体板(14)按压树脂层(13)，以此将图案(14w)嵌入到该树脂层(13)的工序；对导体板(14)的另一侧主表面(14y)进行研磨、化学机械抛光或切削直到树脂层(13)露出，使图案(14w)留在树脂层(13)中作为导体图案(14z)的工序。

Description

电子部件及其制造方法
技术领域
本发明涉及电子部件及其制造方法。
背景技术
LSI等半导体器件不断追求着微细化，在出厂产品之中还存在具有亚微米级的布线宽度的产品。
对此，在用于安装半导体器件的电路基板中，布线宽度最小也定在十几μm左右，相比半导体器件更大2数位。若要实现电子设备的高速化、便携设备的进一步小型化，需要在电路基板高密度地安装半导体器件，为此也期待电路基板的布线宽度的缩小化。
作为电路基板的布线的形成方法，公开有消去法、半加成法以及压印法等。
其中，消去法通过屏蔽抗蚀图案的同时湿法蚀刻导电膜来形成布线。在该方法中，由于蚀刻按各向同性地进行，因而不利于形成细微的布线，而且只能实现最小为35μm左右的布线宽度。
并且，在半加成法中，在绝缘层上形成种子层之后，在其上形成电镀保护层，向种子层供电的同时通过电解电镀在电镀保护层的开口内形成导电膜。然后，去掉电镀保护层之后湿法蚀刻种子层，从而形成基于未被蚀刻而残留的导电膜的布线。
根据如上所述的半加成法，相比消去法能够缩小布线宽度。但是，如果布线宽度为5μm左右，难以形成形状稳定的布线，同时布线与基底间的贴紧性变弱。因此，半加成法多应用于形成宽度宽于10μm的布线。
对此，压印法通过在树脂层印刻导体板（压模）的表面的凹凸来在树脂层形成布线槽、孔。在形成布线槽之后，通过电镀法等在布线槽形成导电膜，通过化学机械抛光（CMP：Chemical Mechanical Polishing）等去掉树脂层上多余的导电膜，而在布线槽内形成布线。
但是，如果在形成形状细微且复杂的布线时采用压印法，就会在从树脂层剥离导体板时，引发树脂层的一部分附着于导体板，导致布线槽缺损的问题。进而，压印法还存在多次使用导体板过程中，形成在导体板的布线形状的凹凸发生变形的问题。
专利文献1：日本特开2007－36217号公报
专利文献2：日本特开2006－100463号公报
专利文献3：日本特开2005－5721号公报
专利文献4：日本特开2006－303438号公报
专利文献5：日本特开2008－84958号公报
发明内容
本发明的目的在于，在电子部件及其制造方法中，形成相比以往更细微的导体图案。
根据将在下文表述的一个观点，提供一种电子部件的制造方法，其特征在于，包括：在基底之上形成树脂层的工序；利用一侧主表面形成有图案的导体板按压上述树脂层，以此将上述图案嵌入到该树脂层中的工序；以及对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序。
并且，根据将在下文表述的再一个观点，提供一种电子部件的制造方法，其特征在于，包括：将形成在导体板的一侧主表面上的图案连接到基底的电极片的工序；向上述导体板和上述基底之间注入树脂以形成树脂层的工序；以及对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序。
然后，根据将在下文表述的另一个观点，提供一种电子部件的制造方法，其特征在于，包括：对一侧主表面形成有凹部的多个基底进行排列的工序；使在导体板的一侧主表面形成的图案的突起嵌入上述基底各自的上述凹部，从而通过上述导体板接合上述多个基底的工序；在上述多个基底各自的主表面上形成树脂层的工序；以及对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序。
并且，根据将在下文表述的还有一个观点，提供一种电子部件，其特征在于，具有：基底，电极片，其形成在上述基底之上，树脂层，其形成在上述基底和上述电极片之上，以及导体图案，其被嵌入在上述电极片之上的上述树脂层中；上述导体图案和上述电极片经由低熔点金属相接合。
然后，根据将在下文表述的又一个观点，提供一种电子部件，其特征在于，具有：基底，电极片，其形成在上述基底之上，树脂层，其形成在上述基底和上述电极片之上，以及导体图案，其被嵌入在上述树脂层中，并具有与上述电极片抵接的突起；上述突起的前端在上述电极片的上表面沿横向压溃。
本发明的电子部件的制造方法，包括：在基底之上形成树脂层的工序；利用一侧主表面形成有图案的导体板按压上述树脂层，以此将上述图案嵌入到该树脂层中的工序，上述图案包括第一凸部和高度高于上述第一凸部的第二凸部；以及对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序；还包括如下的工序：在使上述导体图案留在上述树脂层中的工序中，作为上述导体图案形成第一部分和厚度厚于上述第一部分的第二部分，其中，上述第一部分由上述图案的上述第一凸部形成，上述第二部分由上述图案的第二凸部形成；使上述导体图案留在上述树脂层中后，仅在上述导体图案的上述第二部分接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
本发明的电子部件的制造方法，包括：将形成在导体板的一侧主表面上的图案连接到基底的电极片的工序，上述图案包括第一凸部和高度高于上述第一凸部的第二凸部；向上述导体板和上述基底之间注入树脂以形成树脂层的工序；以及对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序；还包括如下的工序：在使上述导体图案留在上述树脂层中的工序中，作为上述导体图案形成第一部分和厚度厚于上述第一部分的第二部分，其中，上述第一部分由上述图案的上述第一凸部形成，上述第二部分由上述图案的第二凸部形成；使上述导体图案留在上述树脂层中后，仅在上述导体图案的上述第二部分接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
本发明的电子部件的制造方法，包括：对一侧主表面形成有包括凹部的电极片的多个基底进行排列的工序；使在导体板的一侧主表面形成的图案的突起嵌入上述基底各自的上述凹部，从而通过上述导体板接合上述多个基底的工序，上述图案包括第一凸部、高度高于上述第一凸部的第二凸部以及高度高于上述第二凸部的上述突起；在上述多个基底各自的主表面上形成树脂层的工序；以及对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序；还包括如下的工序：在使上述导体图案留在上述树脂层中的工序中，作为上述导体图案形成第一部分和厚度厚于上述第一部分的第二部分，其中，上述第一部分由上述图案的上述第一凸部形成，上述第二部分由上述图案的第二凸部形成；使上述导体图案留在上述树脂层中后，仅在上述导体图案的上述第二部分接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
本发明的电子部件，具有：基底，电极片，其形成在上述基底之上，树脂层，其形成在上述基底和上述电极片之上，以及导体图案，其被嵌入在上述电极片之上的上述树脂层中；上述图案包括第一凸部、高度高于上述第一凸部的第二凸部以及高度高于上述第二凸部的突起；上述导体图案的上述突起和上述电极片经由熔点低于Sn的熔点的低熔点金属相接合；仅在上述导体图案的上述第二凸部接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
本发明的电子部件，具有：基底，电极片，其形成在上述基底之上，树脂层，其形成在上述基底和上述电极片之上，以及导体图案，其被嵌入在上述树脂层中，并具有第一凸部、高度高于上述第一凸部的第二凸部以及高度高于上述第二凸部且与上述电极片抵接的突起；上述突起的前端在上述电极片的上表面沿横向压溃；仅在上述导体图案的上述第二凸部接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
附图说明
图1的（a）、（b）是第一实施方式的电子部件的制造过程中的剖视图（其一）。
图2的（a）、（b）是第一实施方式的电子部件的制造过程中的剖视图（其二）。
图3的（a）、（b）是第二实施方式的电子部件的制造过程中的剖视图（其一）。
图4的（a）、（b）是第二实施方式的电子部件的制造过程中的剖视图（其二）。
图5的（a）、（b）是第三实施方式的电子部件的制造过程中的剖视图（其一）。
图6的（a）、（b）是第三实施方式的电子部件的制造过程中的剖视图（其二）。
图7是第三实施方式的电子部件的制造过程中的剖视图（其三）。
图8的（a）、（b）是第四实施方式的电子部件的制造过程中的剖视图（其一）。
图9的（a）、（b）是第四实施方式的电子部件的制造过程中的剖视图（其二）。
图10的（a）、（b）是第四实施方式的电子部件的制造过程中的剖视图（其三）。
图11的（a）、（b）是第五实施方式的电子部件的制造过程中的剖视图（其一）。
图12（a）、（b）是第五实施方式的电子部件的制造过程中的剖视图（其二）。
图13的（a）、（b）是第五实施方式的电子部件的制造过程中的剖视图（其三）。
图14的（a）、（b）是第五实施方式的电子部件的制造过程中的剖视图（其四）。
图15的（a）、（b）是第五实施方式的电子部件的制造过程中的剖视图（其五）。
图16的（a）、（b）是第五实施方式的电子部件的制造过程中的剖视图（其六）。
图17是第六实施方式的电子部件的制造过程中的剖视图（其一）。
图18是第六实施方式的电子部件的制造过程中的剖视图（其二）。
图19是第六实施方式的电子部件的制造过程中的剖视图（其三）。
图20是第六实施方式的电子部件的制造过程中的剖视图（其四）。
图21的（a）、（b）是第七实施方式的电子部件的制造过程中的剖视图（其一）。
图22的（a）、（b）是第七实施方式的电子部件的制造过程中的剖视图（其二）。
图23的（a）、（b）是第八实施方式的电子部件的制造过程中的剖视图（其一）。
图24的（a）、（b）是第八实施方式的电子部件的制造过程中的剖视图（其二）。
图25是第八实施方式的电子部件的制造过程中的剖视图（其三）。
图26的（a）、（b）是表示第八实施方式的电子部件的其他制造方法的剖视图。
图27是第九实施方式的电子部件的制造过程中的剖视图（其一）。
图28是第九实施方式的电子部件的制造过程中的剖视图（其二）。
图29是第九实施方式的电子部件的制造过程中的剖视图（其三）。
图30是第九实施方式的电子部件的制造过程中的剖视图（其四）。
图31是第九实施方式的电子部件的制造过程中的剖视图（其五）。
图32是第九实施方式的电子部件的制造过程中的剖视图（其六）。
图33是第九实施方式的电子设备的放大俯视图。
图34是图33的沿I－I线的剖视图。
图35是比较例的电子设备的剖视图。
图36的（a）、（b）是第十实施方式的第一例的导体板的模具的制造过程中的剖视图（其一）。
图37的（a）、（b）是第十实施方式的第一例的导体板的模具的制造过程中的剖视图（其二）。
图38的（a）、（b）是第十实施方式的第一例的导体板的模具的制造过程中的剖视图（其三）。
图39的（a）、（b）是第十实施方式的第一例的导体板的模具的制造过程中的剖视图（其四）。
图40（a）、（b）是第十实施方式的第一例的导体板的模具的制造过程中的剖视图（其五）。
图41的（a）、（b）是第十实施方式的第二例的导体板的模具的制造过程中的剖视图（其一）。
图42的（a）、（b）是第十实施方式的第二例的导体板的模具的制造过程中的剖视图（其二）。
图43是第十实施方式的第二例的导体板的模具的制造过程中的剖视图（其三）。
图44是第十实施方式的第三例的导体板的模具的制造过程中的剖视图（其一）。
图45是第十实施方式的第三例的导体板的模具的制造过程中的剖视图（其二）。
图46是第十实施方式的第三例的导体板的模具的制造过程中的剖视图（其三）。
图47是第十实施方式的第三例的导体板的模具的制造过程中的剖视图（其四）。
图48是第十实施方式的第三例的导体板的模具的制造过程中的剖视图（其五）。
图49的（a）、（b）是第十一实施方式的导体板的制造过程中的剖视图（其一）。
图50的（a）、（b）是第十一实施方式的导体板的制造过程中的剖视图（其二）。
图51是第十一实施方式的导体板的制造过程中的剖视图（其三）。
图52是利用第十一实施方式的导体板制作而成的电子设备的放大剖视图。
具体实施方式
以下，参照附图对各实施方式进行详细说明。
（1）第一实施方式
图1至图2是本实施方式的电子部件的制造过程中的剖视图。
在本实施方式中，通过如下的方式制作电路基板而用作为电子部件。
首先，如图1的（a）所示，在诸如玻璃基板的透明支撑基板11之上形成粘接层12。优选地，将因紫外线的照射而粘接力减弱的UV胶带、因加热而粘接力减弱的热发泡粘接薄膜等用作上述粘接层12。
接着，在粘接层12之上涂敷热固性树脂或热塑性树脂，并例如以10～20μm左右的厚度形成由所述材料形成的第一树脂层13。但是，该厚度根据后文中的导体板的凸图案的高度而设定。
能够用作第一树脂层13的热固性树脂例如有环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等。
优选地，在使用所述热固性树脂的情况下，在形成第一树脂层13之后，通过加热使得第一树脂层13成为半固化（B阶段）的状态。
并且，还可以将预先成为半固化（B阶段）的状态的薄膜当作第一树脂层13而粘贴到粘接层12上，以替代如上所述地涂敷树脂。
之后，将在一侧主表面14x形成有凸图案14w的第一导体板14配置于第一树脂层13的上方，并进行透明支撑基板11与第一导体板14间的位置对准。
第一导体板14的材料没有特殊限制。在本实施方式中，将有益于降低布线电阻的铜或铜合金用作第一导体板14的材料。
并且，如图所示，第一导体板14的凸图案14w具有高度不同的两个级别的第一及第二凸部14a、14b。
接着，如图1的（b）所示，在减压环境下使第一导体板14按压第一树脂层13，以将凸图案14w嵌入到第一树脂层13。
此时，由于如上所述地使第一树脂层13成为半固化的状态，因而在使第一导体板14按压到第一树脂层13时第一树脂层13流动，能够无缝隙地将凸图案14w嵌入到第一树脂层13。
并且，在将热塑性树脂用作第一树脂层13的情况下，与第一导体板14的接触同时加热第一树脂层13，从而能够容易地将凸图案14w嵌入到因加热而软化的第一树脂层13。
进而，由于在减压环境下进行本工序，因而能够防止空气进入第一树脂层13与第一导体板14之间而致使产生缝隙。
然后，由于嵌入这种凸图案14w，因而第一凸部14a达到第一树脂层13的底面，另一方面，第二凸部14b嵌入到第一树脂层13的中途的深度。
之后，在第一树脂层13为热固性树脂的情况下，通过加热使第一树脂层13固化。然后，在第一树脂层13为热塑性树脂的情况下，通过冷却第一树脂层13使其固化。
接着，如图2的（a）所示，通过对第一导体板14的另一侧主表面14y进行研磨、化学机械抛光或切削直到第一树脂层13的表面露出为止，将凸图案14w作为第一导体图案14z留在第一树脂层13。此外，优选地，出于降低制造成本的观点，进行工艺成本低于研磨、化学机械抛光的切削来进行本工序。并且，切削还具有处理速度快于研磨、化学机械抛光的优点。
之后，经由透明支撑基板11向粘接层12照射紫外线，从而使粘接层12的粘接力减弱，以能从透明支撑基板11剥离第一树脂层13。此外，在将热发泡薄膜用作粘接层12的情况下，可以通过加热使粘接层12的粘接力减弱。优选地，作为这种热发泡薄膜，选用在使热固性的第一树脂层13热固化时热量不至于影响剥离性的热发泡薄膜。
至此，如图2的（b）所示，在第一树脂层13内形成第一导体图案14z而成的电路基板10的基本结构得以完成。
在上述的第一导体图案14z之中，相当于第一凸部14a（参照图1的（b））的部分发挥作为导体插头的功能，对应于第二凸部14b的部分发挥作为布线的功能。
至此，本实施方式的电子部件的制造方法的主要工序已全部完成。
根据上述的本实施方式，由于将第一导体板14的凸图案14w本身用作第一导体图案14z，因而不需要像压印法那样从第一树脂层13剥离第一导体板14。
因此，能够克服在剥离第一导体板14时第一树脂层13的一部分缺损这种压印法的缺点，并能够以较高的成品率形成最小的布线宽度为1μm左右的细微的布线。
而且，由于在形成第一导体图案14z时，不需要通过电镀法形成导电膜或通过照相平版形成导电膜图案，因而相比消去法、半加成法能够节省制造成本。
（2）第二实施方式
图3至图4是本实施方式的电子部件的制造过程中的剖视图。此外，在这些图中，对在第一实施方式所述的相同元件赋予与第一实施方式相同的附图标记，在下文中省略其说明。
如图2的（b）所示，在第一实施方式中，制作出了具有一层第一导体图案14z的电路基板10，但在本实施方式中通过如下的方式制作出有两层导体图案层压的电路基板。
若要制作出这种电路基板，首先，进行在第一实施方式所述的图1的（a）～图2的（a）的工序。
接着，如图3的（a）所示，分别在第一树脂层13和第一导体图案14z之上形成热固性第二树脂层17。然后，通过加热该第二树脂层17使其成为半固化的状态。
此外，能够用作第二树脂层17的热固性树脂如在第一实施方式所述，有环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等。
并且，可以使用热塑性树脂，来替代上述固化性树脂。
之后，将在一侧主表面18x形成有凸图案18w的第二导体板18配置于第二树脂层17的上方，并进行透明支撑基板11与第二导体板18间的位置对准。
上述第二导体板18例如由铜或铜合金构成，除了布线形状的凸部18c之外，还具有第一及第二突起18a、18b。
其中，第一突起18a具有前端尖的锥状前端，第二突起18b的前端则平坦，其宽度宽于第一突起18a或作为凸部18c的凸图案18w的另一部位的宽度，例如达到100～几百μm。
接着，如图3的（b）所示，使第二导体板18按压处于半固化的状态的第二树脂层17，将凸图案18w嵌入到第二树脂层17，并使各突起18a、18b与其下的第一导体图案14z抵接。
此时，如在虚线圆内所示，由于第一突起18a与基底的第一导体图案14z相抵接，因而第一突起18a的锥状前端发生变形而沿基板横向变宽。像这样变形的锥状前端具有在制造过程中防止导体板18从第二树脂层17脱落的功能，同时具有扩大第一导体图案14z和凸图案18w的接触面积的功能。
另一方面，第二突起18b以大于第一突起18a的接触面积与基底的第一导体图案14z、第一树脂层13相抵接，从而防止凸图案18w以所需要的深度以上的过度的深度被嵌入到第二树脂层17。
之后，加热第二树脂层17使其固化。
此外，优选地，在将热塑性树脂用作第二树脂层17的材料的情况下，通过加热使第二树脂层17软化的同时将凸图案18w嵌入到第二树脂层17。在这种情况下，在嵌入凸图案18w之后，冷却第二树脂层17使其固化。
接着，如图4的（a）所示，通过对第二导体板18的另一侧主表面18y进行研磨、化学机械抛光或切削直到第二树脂层17的表面露出为止，将凸图案18w作为第二导体图案18z留在第二树脂层17。
之后，与第一实施方式相同地，通过紫外线照射或加热使粘接层12的粘接力减弱，以能从透明支撑基板11剥离第一树脂层13。
由此，如图4的（b）所示，第一导体图案14z和第二导体图案18z层压的电路基板20的基本结构得以完成。
在上述电路基板20中，所述的突起18a、18b成为将上下的导体图案14z、18z之间电连接的导体插头。并且，凸部18c成为被嵌入到第二树脂层17的布线。
根据上文的本实施方式，针对树脂层进行两次凸图案的嵌入，从而能够形成上下地层压细微的布线而成的电路基板20。
并且，如图3的（b）所示，由于使第一突起18a的前端成为锥状，因而在该前端与第一导体图案14z的上表面抵接时其前端形状压溃而沿横向变宽，并且第二导体板18变得难以从第二树脂层17脱落。而且，由于突起18a的前端如此地变宽，因而第一导体图案14z和第二导体图案18z间的接触面积增大，并能够降低各导体图案14z、18z间的接触电阻。
进而，由于在凸图案18w设置了第二突起18b，因而能够防止凸图案18w过度被嵌入到第二树脂层17。
特别是，由于使第二突起18b的宽度宽于第一突起18a、布线形状的凸部18c，因而第一突起18a变得难以沉入基底的第一树脂层13等，并容易达到防止凸图案18w过度嵌入的效果。
此外，如果像这样加宽第二突起18b的宽度，就会由于第二突起18b的电阻小于第一突起18a、凸部18c，因而宜将第二突起18b用作流通的电流大于信号线的电源线、地线。
并且，在上文中导体图案的层压数量为两层，但本实施方式不局限于此。例如，可以根据需要反复进行形成树脂层17的工序（图3的（a））、将凸图案18w嵌入到树脂层17的工序（图3的（b））以及将导体图案18z留在树脂层17的工序（图4的（a）），并将导体图案的层压数量设为三层以上。
（3）第三实施方式
图5至图7是本实施方式的电子部件的制造过程中的剖视图。
在第一、第二实施方式中是利用导体板制作出电路基板而作为电子部件，但在本实施方式中，如下所述，在已经准备好的电路基板上形成导体图案。
首先，如图5的（a）所示，在树脂基材31的表面准备一个形成有电极片32的电路基板30，所述电极片32由厚度例如为5～10μm左右的铜膜等构成。
此外，还可以准备好交替地形成有多个绝缘层和布线层的积层（build up）基板，来替代树脂基材31。
接着，如图5的（b）所示，通过在电路基板30之上涂敷热固性树脂，形成例如10～20μm的树脂层33。树脂层33的材料没有特殊限制，能够使用环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等热固性树脂。
然后，在形成树脂层33之后，加热树脂层33使其成为半固化的状态。
此外，作为树脂层33的材料还可以使用热塑性树脂，来替代上述的热固性树脂。
接着，如图6的（a）所示，将在一侧主表面34x形成有凸图案34w的导体板34配置于树脂层33的上方，并进行电路基板30与导体板34的位置对准。
上述凸图案34w与第二实施方式相同地，包括具有锥状前端的第一突起34a和前端平坦的第二突起34b。
并且，优选地，将有益于降低布线电阻的铜、铜合金用作导体板34的材料。
然后，如图6的（b）所示，使导体板34嵌入到处于半固化的状态的树脂层33，而将凸图案34w嵌入到树脂层33。由此，第一突起34a与电极片32抵接而其前端发生变形，导体板34从树脂层33脱落的危险性降低，同时电极片32和凸图案34w的接触面积扩大。
并且，第二突起32b与基底的树脂基材31抵接，从而导体板34的过度的嵌入得以防止。
之后，加热树脂层33使其固化。
此外，优选地，在将热固性树脂用作树脂层33的材料的情况下，通过加热使树脂层33软化，与此同时33将凸图案34w嵌入到树脂层，之后冷却树脂层33使其固化。
接着，如图7所示，通过对导体板34的另一侧主表面34y进行研磨、化学机械抛光或切削直到树脂层33的表面露出为止，将凸图案34w作为导体图案34z留在树脂层33。
在上述导体图案34z之中，对应于第一突起34a的部分发挥作为导体插头的功能，除此之外的部分发挥作为布线的功能。
至此，本实施方式的电子部件的制造方法的主要工序已全部完成。
根据上述的本实施方式，由于将被嵌入在树脂层33的凸图案34w用作导体图案34z，因而基于与第一实施方式相同的理由，能够在树脂基材31上形成细微的导体图案34z。
此外，在上文中是在电路基板30之上形成了树脂层33，但形成树脂层33的基底不局限于此。例如，可以用在表面设有电极片32的半导体器件替代树脂基材31，并在所述半导体器件之上形成树脂层33。在这种情况下，导体图案34z用作半导体器件上的再布线层。
（4）第四实施方式
在本实施方式中，对第三实施方式进行变形，并通过以下方式制作出电路基板来作为电子部件。
图8至图10是本实施方式的电子部件的制造过程中的剖视图。此外，在这些图中，对在第三实施方式所述的相同元件赋予与第三实施方式相同的附图标记，在下文中省略其说明。
首先，如图8的（a）所示，将金属掩膜36配置于如同玻璃基板等一样上表面平坦的基板35之上。
上述金属掩膜36由厚度例如为20～100μm的不锈钢板或镍板构成，具有直径与板厚相同的开口36a。
接着，如图8的（b）所示，将使Sn的纳米粒子在二甘醇等有机溶剂中分散而成的低熔点金属膏38供应到金属掩膜36上之后，使滑动辊37沿着金属掩膜36的表面移动，向开口36a下的基板35印刷低熔点金属膏38。
此外，包含在低熔点金属膏38的纳米粒子不局限于Sn粒子，也可是熔点低于Sn的熔点的230℃以下的熔点的金属粒子。作为这种金属粒子例如有SnAg合金、SnBi合金的粒子。进而，还可以将包含Sn的有机酸的胶用作低熔点金属膏38。
接着，如图9的（a）所示，使在第三实施方式所述的导体板34与基板35相向。然后，通过使导体板34针对基板35下降，将低熔点金属膏38转印到导体板34的第一突起34a的前端部分。
然后，如图9的（b）所示，加热导体板34使其温度达到150～250℃左右而使低熔点金属膏38中的溶剂成分蒸发。此外，导体板34的加热方法没有特殊限制，能够利用加热板或炉加热导体板34。
之后，如图10的（a）所示，按照第三实施方式将上述导体板34的凸图案34w嵌入到涂敷于电路基板30上的树脂层33。
然后，嵌入凸图案34w的同时，或者在凸图案34w与电极片32抵接之后，加热低熔点金属膏38使其熔融，经由该低熔点金属膏38将第一突起和电极片32间接合起来。
低熔点金属膏38的加热方法没有特殊限制，在本实施方式中是利用加热板或炉加热低熔点金属膏38使其温度达到200～240℃左右。
此外，嵌入凸图案34w时的树脂层33的状态没有特殊限制，优选地，在将热固性树脂用作树脂层33的情况下，在树脂层33因事前加热而成为半固化状态时将凸图案34w嵌入到树脂层33。
并且，优选地，在将热固性树脂用作树脂层33的情况下，与嵌入凸图案34w的同时通过加热使树脂层33软化。在这种情况下，用于使树脂层33软化的加热可以同时用于使低熔点金属膏38熔融。
然后，在使树脂层33固化之后，如图10的（b）所示，对导体板34的另一侧主表面34y进行研磨、化学机械抛光或切削直到树脂层33露出，将凸图案34w作为导体图案34z留在树脂层33。
至此，本实施方式的电子部件的制造方法的主要工序已全部完成。
根据上述的本实施方式，如图9的（b）所示，由于在凸图案34w的前端粘着了低熔点金属膏38，因而能够通过上述低熔点金属膏38增强凸图案34w和电极片32间的接合强度。
进而，由于通过低熔点金属膏38扩大了凸图案34w和电极片32间的接触面积，因而能够降低凸图案34w与电极片32之间的电阻。
（5）第五实施方式
如在第一至第四实施方式所述，能够通过利用导体板的凸图案来形成细微的导体图案。
但是，在不需要细微的导体图案的层中，可以通过现有的消去法或半加成法形成导体图案。
在本实施方式中，用现有方法的同时在电路基板上安装半导体器件而制作出组件来作为电子部件
图11至图16是本实施方式的电子部件的制造过程中的剖视图。此外，在这些图中，对在第一实施方式所述的相同元件赋予与第一实施方式相同的附图标记，在下文中省略其说明。
若要制作出这种电子部件，首先，进行在第一实施方式所述的图1的（a）至图2的（a）的工序之后，如图11的（a）所示，分别在第一树脂层13和第一导体图案14z之上形成由热固性树脂构成的第二树脂层17。
作为所述热固性树脂例如有环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等。
此外，可以使用热塑性树脂，来替代所述热固性树脂。
然后，在固化第二树脂层17之后，如图11的（b）所示，向第二树脂层17照射准分子激光等激光，而形成第一导体图案14z露出的孔17a。该孔17a的直径没有特殊限制，在本实施方式中设为20～50μm左右。
其次，如图12的（a）所示，通过喷溅法在孔17a的内表面和第二树脂层17的上表面形成厚度为0.1μm左右的铜膜，并将该铜膜设为种子层40。
此外，还可以用无电解电镀替代喷溅法，来形成上述种子层40。
之后，如图12的（b）所示，在种子层40之上涂敷液状光致抗蚀剂41，并烘干使其成为半固化的状态。此外，还可以不使用这种液状光致抗蚀剂，而将薄膜状光致抗蚀剂41粘贴到种子层40上。
接着，如图13的（a）所示，对光致抗蚀剂41进行曝光、显影处理，并在光致抗蚀剂41形成布线形状的窗口41a。
其次，如图13的（b）所示，把种子层40当作供电层的同时进行电解电镀，从而在窗口41a内的种子层40上形成厚度为5～30μm左右的导电层42。
此外，还可以采用蒸镀法、印刷法替代电解电镀来形成导电层42。其中，在使用印刷法的情况下，能够通过以喷墨方式将含有铜等导电性纳米粒子的纳米胶印刷到窗口41a内的种子层40上，来形成导电层42。
之后，如图14的（a）所示，去掉光致抗蚀剂41。
其次，如图14的（b）所示，将对过氧化氢添加了硫酸类溶液的药液等用作蚀刻液的同时对形成有导电层42的部分的种子层40进行湿法蚀刻来去掉，同时把未被蚀刻的种子层40和导电层42看作第二导体图案45。这种第二导体图案45的形成方法被称为半加成法。
至此，在透明支撑基板11之上形成包括第一及第二树脂层13、17和第一及第二导体图案14z、45的电路基板49。
接着，如图15的（a）所示，经由粘接层47将元件搭载用透明支撑基板46粘贴到第二导体图案45之上。优选地，该元件搭载用透明支撑基板46具有如同玻璃基板一样的透光性。
并且，优选地，将因紫外线的照射而粘接力减弱的UV胶带、因加热而粘接力减弱的热发泡粘接薄膜等用作粘接层47。
然后，通过透明支撑基板11向粘接层12照射紫外线从而使粘接层12的粘接力减弱之后，如图15（b）所示，从第一树脂层13剥离透明支撑基板11。
此外，在将热发泡粘接薄膜用作粘接层12的情况下，加热粘接层12使其粘接力减弱，以能如上所述地剥离透明支撑基板11。
通过这样剥离透明支撑基板11，来使第一导体图案14z呈现在第一树脂层13的底面。
其次，如图16的（a）所示，使元件搭载用透明支撑基板46成为下侧，并在所呈现出的第一导体图案14z接合半导体器件51的外部连接端子52。外部连接端子52例如由金凸块构成，并通过超声波接合被接合到第一导体图案14z上。
此外，还可以经由低熔点焊锡、异方性导电薄膜将外部连接端子52和第一导体图案14z间电连接起来，以替代上述的超声波接合。
并且，通过元件搭载用透明支撑基板46支撑电路基板49的同时进行本工序，从而能够抑制电路基板49挠曲的同时在电路基板49之上接合半导体器件51，且接合时的电路基板49的操作性得以提高。
之后，如图16的（b）所示，通过照射透过元件搭载用透明支撑基板46的紫外线使粘接层47的粘接力减弱之后，从电路基板49剥离元件搭载用支撑基板46。
此外，在将热发泡薄膜用作粘接层47的情况下，通过加热使粘接层47的粘接力减弱。
至此，在电路基板49上搭载半导体器件51而成的组件已全部完成。
根据本实施方式，由于按照第一实施方式形成与电路基板49之中半导体器件51接近的一侧的第一导体图案14z，因而基于在第一实施方式所述的理由能够确保细微的第一导体图案14z的宽度。
并且，从半导体器件51分离并不需要布线宽度的细微化的第二导体图案45则通过作为以往开始便已确立的方法的半加成法形成，因而能够有效利用批量生产工场内的现有制造设备来制作出组件。
此外，要搭载于电路基板49的元件不局限于半导体器件51，而可以是任意的电子元件，例如电容器、电阻元件。
（6）第六实施方式
在本实施方式中，通过以下方式制造出在多层电路基板搭载半导体器件而成的组件。
图17至图20是本实施方式的电子部件的制造过程中的剖视图。
若要制造这种电子部件，首先，如图17所示，准备好多层电路基板110。
上述多层电路基板110通过将多个布线图案92～98和绝缘层91交替地层压而成。其中，各布线图案92～98例如由铜膜构成，绝缘层91由环氧树脂等。
然后，形成贯通孔91c，以便贯通该多层电路基板110，通过形成在贯通孔91c内表面的贯通孔内铜电镀膜102，最下层的布线图案92和最上层的布线图案98电连接。
在绝缘层91的通孔91a的内表面也形成有最上层的布线图案98，反映该通孔91a的形状的凹部98a形成为布线图案98。
在本工序中，在通过上述方式准备好的多层电路基板110的最上层形成热固性的树脂层103。
作为能够用作上述树脂层103的热固性树脂，例如有环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等。
优选地，在使用所述热固性树脂的情况下，在形成树脂层103之后，通过加热使树脂层103成为半固化的状态。
此外，还可以使用热塑性树脂来替代这种热固性树脂。
之后，将在一侧主表面100x形成有凸图案100w的导体板100配置于树脂层103的上方，并进行多层电路基板110和导体板100间的位置对准。
导体板100例如由铜、铜合金构成，并包括突起100a和布线形状的凸部100c。其中，突起100a具有如图所示的前端尖的锥状前端。
其次，如图18所示，将导体板100嵌入到处于半固化的状态的树脂层103，而将凸图案100w嵌入到树脂层103，并使突起100a嵌入凹部98a，使突起100a压溃而与凹部98a紧贴。
之后，加热树脂层103使其固化。
此外，优选地，在将热塑性树脂用作树脂层103的材料的情况下，通过加热使树脂层103软化的同时将凸图案100w嵌入到树脂层103。在这种情况下，在嵌入完凸图案100w之后冷却树脂层103使其固化。
并且，还可以在使突起100a嵌入凹部98a，并使突起100a压溃而与凹部98a贴紧之后，向导体板100与多层电路基板110之间注入树脂103，并通过加热使树脂103固化。
接着，如图19所示，对导体板100的另一侧主表面100y进行研磨、化学机械抛光、切削或研削直到树脂层103的表面露出为止，并将凸图案100w作为导体图案100z留在树脂层103。
上述导体图案100z的平面布局没有特殊限制，例如可以在最上层的布线图案98之中，在要成为接地图案的图案的上方形成导体图案100z，使所述布线图案98和导体图案100z成为微带线路结构。
之后，如图20所示，将半导体器件115的外部连接端子116接合于呈现在树脂层103的导体图案100z。外部连接端子116例如由金凸块构成，通过超声波接合被接合到导体图案100z上。
此外，还可以经由低熔点焊锡、异方性导电薄膜将外部连接端子116和第一导体图案100z间电连接起来，以替代上述的超声波接合。
至此，在电路基板110上搭载半导体器件115而成的组件的基本结构已全部完成。
在上述的本实施方式中，利用导体板100的凸图案100w形成导体图案100z，通过导体图案100z将半导体器件115和多层电路基板100间电连接。
由此，即使在因半导体器件115的种类不同或更新换代而外部连接端子116的配列方式发生变更的情况下，也能够根据其配列方式，仅通过重新设计导体图案100z和最上层的布线图案98的布局，在多层电路基板100上搭载半导体器件115。因此，即使不对多层电路基板100进行较大的设计变更，也能够在多层电路基板100搭载各种半导体器件115。
此外，要搭载于多层电路基板100的元件不局限于半导体器件115，可以是任意的电子元件，例如电容器、电阻元件。
（7）第七实施方式
在上述的第一至第六实施方式中，在形成树脂层的工序之后进行了使导体板按压该树脂层的工序，但在本实施方式中，按照与这种工序相反的顺序进行，详见下文。
图21至图22是本实施方式的电子部件的制造过程中的剖视图。
首先，如图21的（a）所示，准备好在树脂基材121的表面形成有电极片122的电路基板120，所述电极片122由厚度例如为5～10μm左右的铜膜等构成。
此外，还可以使用绝缘层和布线层相互交替地形成多个的积层基板来替代树脂基材120。
然后，将导体板124配置于电路基板120的上方，进行电路基板120和导体板124间的位置对准。
上述导体板124具有形成有高度不同的两个级别的第一及第二凸部124a、124b的凸图案124w。并且，优选地，将有益于降低布线电阻的铜、铜合金用作导体板124的材料。
在这里，由于在凸图案124w、电极片124的表面形成有天然氧化膜，因而优选地在本工序中先去掉上述天然氧化膜。在天然氧化膜是厚度为100nm左右的铜氧化膜的情况下，能够通过在醋酸等有机酸、TMAH（四甲基氢氧化氨）的稀释液露出导体板124、电极片124的表面，容易地去掉天然氧化膜。
接着，如图21的（b）所示，在氮气等非活性气体的环境中，加热导体板124和电极片122的同时使导体板124按压电极片122。
此时的加热温度、按压力没有特殊限制，但在本实施方式中，将加热温度设为200℃、将按压力设为数百Pa、将按压时间设为数十分钟。在导体片122、导体板124的表面的天然氧化膜成为数nm以下的情况下，通过采用这种条件使得第一凸部124a和导体片122间金属接合。
并且，如上所述地在非活性气体的环境中进行本工序，从而能够抑制在第一凸部124a、导体片122的表面形成天然氧化膜的同时使第一凸部124a和导体片122间金属接合。
或者，作为非活性气体的替代，还可以在还原性气体的环境中进行本工序。由此，能够进行更为良好的金属接合。作为这种还原性气体例如有以数十ppm～数%的浓度混有甲酸（HCOOH）的氮气。
接着，如图22的（a）所示，从喷嘴126滴下热固性树脂，利用毛细管作用而在导体板124与电路基板120之间无缝隙地填充树脂，形成树脂层123。
树脂层123的材料没有特殊限制。在本实施方式中，能够用环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等任意的材料形成树脂层123。
之后，加热树脂123使其固化。
其次，如图22的（b）所示，通过对导体板124的另一侧主表面124y进行研磨、化学机械抛光或切削直到树脂层123的表面露出，将凸图案124w作为导体图案124z留在树脂层123。
在上述导体图案124z之中，对应于第一突起124a的部分发挥作为导体插头的功能，对应于第二突起124b的部分发挥作为布线的功能。
至此，本实施方式的电子部件的制造工序的主要工序已全部完成。
根据本实施方式，在形成树脂层123之前，如图21的（b）所示，使导体板124和电极片122间金属接合。由此，导体板124与电极片122之间不会存在树脂层123介入的空隙，能够提高导体板124和电极片122间的连接的可靠性。
（8）第八实施方式
在本实施方式中，如下文所述，连接多个电路基板时使用导体板。
图23至图25是本实施方式的电子部件的制造过程中的剖视图。
首先，如图23的（a）所示，在水平面内排列作为基底被供应的第一电路基板131和第二电路基板132来作准备。
各电路基板131、132包括形成有通孔130a的树脂基材130，在上述通孔130a的内表面和树脂基材130的上表面形成电极片138，该电极片138通过形成铜膜等图案而成。
然后，在一侧主表面140x配置具备凸图案140w的导体板140，以便与所述基板131、132的接合处重叠。凸图案140w具有突起140a和布线形状的凸部140c，通过与各电路基板131、132的位置对准，突起140a配置于通孔130a的上方。
此外，导体板140的材料没有特殊限制，优选地，将有益于降低布线电阻的铜、铜合金用作这种材料。
接着，如图23的（b）所示，将突起140a嵌入到反映通孔130a而形成在各电极片138的表面的凹部138a。由此，各电路基板131、132通过导体板140机械性地结合。
其次，如图24的（a）所示，利用毛细管作用在各电路基板131、132的各主表面131x、132x与导体板140之间的缝隙填充热固性树脂，形成树脂层139。
能够用作上述树脂层139的树脂例如有环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等。
之后，加热上述树脂层139使其热固化。
在这里，优选地，如在图24的（a）的虚线圆内所示，在树脂层139的形成前使突起140a按压电极片138而使该突起140a的前端沿横向压溃。如此一来，通过压溃的突起140a防止导体板140从树脂层139脱落。而且，突起140a的前端压溃，从而能够增大电极片138和突起140a间的接触面积，降低突起140a和电极片138间的接触电阻。
接着，如图24的（b）所示，利用磨刀石233对导体板140的另一侧主表面140y进行研磨直到树脂层139的表面露出，将凸图案140w（参照图23的（a））作为导体图案140z留在树脂层139。此外，还可以采用化学机械抛光、研削替代研磨来进行本工序。
之后，如图25所示，向上述导体图案140z倒装连接第一半导体器件154的同时，向各电路基板131、132的电极片138倒装连接第二至第六半导体器件152～156。
其中，第一半导体器件151通过焊锡凸块等第一外部连接端子151a与导体图案140z电性或机械连接。并且，第二至第六半导体器件152～156经由焊锡凸块等第二至第六外部连接端子152a～156a与电极片138电性或机械连接。
至此，本实施方式的电子部件149的基本结构已全部完成。
根据上述的本实施方式，如图24的（b）所示，能够通过利用导体板140而形成的导体图案140z和树脂层139来获取两个电路基板131、132相结合的新结构。由此，能够接合不同种类的电路基板131、132来获取外形尺寸各异的电子部件149。
此外，在上文中，如图23的（b）所示，在导体板140接合各电路基板131、132之后，如图24的（a）所示，形成了树脂层139，但在本实施方式中不局限于此。
图26的（a）、（b）是关于本实施方式的电子部件的其他制造方法的剖视图。
在该例中，如图26的（a）所示，先形成树脂层139，之后如图26的（b）所示将导体板140的凸图案140w嵌入到树脂层139。即使如此，也能够组合种类各异的电路基板131、132来得到外形大小各异的电子部件149。
并且，即使在这种情况下，也如在虚线圆内所示，使突起140a按压电极片138而使该突起140a沿横向压溃，从而能够防止导体板140从树脂层139脱落，降低突起140a和电极片138间的接触电阻。
进而，相接合的电路基板131、132的数量也不局限于两个，也可以使三个以上的电路基板在导体板140接合。
（9）第九实施方式
在本实施方式中，对能够提高从导体板得到的导体图案和半导体器件的焊锡凸块间的连接可靠性的电子部件进行说明。
图27至图32是本实施方式的电子部件的制造过程中的剖视图。此外，在这些图中，对在第六实施方式所述的相同元件赋予与第六实施方式相同的附图标记，在下文中省略其说明。
首先，如图27所示，准备好多层电路基板110和导体板100。其中，导体板100在一侧主表面100x形成了凸图案100w。
在本实施方式中，上述凸图案100z除了在第六实施方式所述的突起100a（参照图17）之外，还包括高度不同的两个级别的第一凸部100b和第二凸部100c。
然后，进行导体板100和多层电路基板110间的位置对准，使得突起100a位于通孔91a的上方。
接着，如图28所示，将突起100a嵌入到反映了通孔91a的形状的布线图案98的凹部98a，将导体板100固定到电路基板110。
接着，如图29所示，利用毛细管作用向多层电路基板110与导体板100之间的缝隙填充热固性树脂，形成树脂层103。
树脂层103的材料没有特殊限制，在本实施方式中，用环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等任意的材料形成树脂层103。
之后，加热树脂层103使其固化。
其次，如图30所示，用磨刀石233对导体板100的另一侧主表面100y进行研磨直到树脂层103的表面露出，将凸图案100w作为导体图案100z留在树脂层103。此外，还可以用化学机械抛光、研削替代研磨来进行本工序。
之后，转移到将半导体器件的焊锡凸块接合到导体图案100z之上的工序，如上所述的刚进行完研磨之后的研磨面处于已熔融的焊锡易润湿扩散的状态。由此，如果在该状态下将焊锡凸块接合到导体图案100z之上，则存在相邻的导体图案100z之间因润湿扩散的焊锡电性短路的忧虑。并且，由于焊锡润湿扩散，因而存在焊锡凸块在供导体图案100z抵接的部分的焊锡量不足，且焊锡凸块和导体图案100z间电性地断路的忧虑。
为了防止这种焊锡的润湿扩散，在接下来的工序中，如图31所示，形成热固性树脂的涂膜118，以覆盖树脂层103和导体图案100z各自的上表面。所述热固性树脂的材料没有特殊限制，出于提高后文的半导体器件和多层电路基板110间的粘接强度的观点，优选采用具有粘接性的热固性树脂。作为这种热固性树脂例如有环氧类树脂、硅类树脂、氰酸酯类树脂、聚烯烃类树脂、丙烯酸类树脂以及苯并环丁烯等。
然后，在形成上述涂膜118的状态下，在多层电路基板110的上方准备好半导体器件115，针对多层电路基板110取下半导体器件115。在上述半导体器件115的主表面设有将焊锡凸块等低熔点金属作为材料的突起电极117。
如此一来，如图32所示，突起电极117推开涂膜118与导体图案100z抵接。
然后，在该状态下，加热涂膜118和突起电极117到温度比涂膜118的固化温度和突起电极117的熔点都高。由此能够用涂膜118防止已熔融的突起电极117沿横向扩散，同时能够使涂膜118热固化。
之后，停止涂膜118和突起电极117的加热，从而使熔融的突起电极117固化，经由该突起电极117使半导体器件115与多层电路基板110电性且机械连接。
至此，本实施方式的电子部件119的基本结构已全部完成。
如上所述，在本实施方式中，由于能够通过树脂的涂膜118防止已熔融的突起电极117润湿扩散，因而能够防止相邻的导体图案100z之间通过上述突起电极117电性短路。
而且，由于突起电极117不会润湿扩散，因而能够消除突起电极117在导体图案100z抵接的部分的焊锡量不足，能够降低突起电极117和导体图案100z间电性断路引起的危险性。
进而，由于上述涂膜118具有粘接性，因而能够通过涂膜118加强多层电路基板110和半导体器件115间的机械连接强度。
但是，如参照图27所述，成为导体图案100z的基础的凸图案100w包括高度不同的第一凸部100b和第二凸部100c。由于这种高度不同的原因，在导体图案100z形成有如下的厚度不同的两个种类的部分。
图33是上述电子设备119的放大俯视图，图34是图33的沿I－I线的剖视图。
如图34所示，导体图案100z包括第一部分100f和第二部分100e。其中，第二部分100e由凸图案100w的第一凸部100b而形成，厚度厚于因第二凸部100c而形成的第一部分100f。
在本实施方式中，突起电极117与这种导体图案100z的第二部分100e上接合。
由于突起电极117包括焊锡等低熔点金属，因而由上述低熔点金属和导体图案100z间的化合物而成的化合物层100ｇ将形成为第二部分100e。
结晶结构与周围的导体图案100z不同的化合物层100ｇ在其形成过程中其堆积收缩，且在化合物层100ｇ与周围的导体图案100z之间易形成裂纹。
即使形成这种裂纹，所述裂纹的形成部位还是处于突起电极117的正下面的第二部分100e。由于第二部分100e的厚度比第一部分100f厚，因而即使形成裂纹，第二部分100e也不会因裂纹沿基板垂直方向分裂，且导体图案100z不会因裂纹断路。
另一方面，图35是比较例的电子设备的剖视图。
在该比较例中，不在导体图案100z形成第二部分100e，而以与上述的第一部分100f同程度的厚度形成导体图案100z。
在这种情况下，化合物层100ｇ及其周围的导体图案100z各自的结晶结构不同引起的裂纹C形成在导体图案100z。由于本例的导体图案100z整体的厚度与上述的第一部分100f同程度，因而裂纹C使导体图案100z沿基板垂直方向横断，且导体图案100z断路。
对此，由于在本实施方式中，如上所述地形成膜厚较厚的第二部分100e，因而能够防止这种裂纹引起的导体图案100z的断路。
（10）第十实施方式
在本实施方式中，对在第一至第六实施方式所述的导体板的模具的制作方法进行说明。
·第一例
本例涉及如图1的（a）所示的包括高度不同的两个级别的凸部14a、14b的导体板14的模具的制作方法。
图36至图40是上述导体板的模具的制造过程中的剖视图。
若要制作这种模具，首先，如图36的（a）所示，向硅基板70的上侧整体涂敷第一光致抗蚀剂71，烘干使其成为半固化的状态。
其次，如图36的（b）所示，将形成有由铬膜等遮光膜构成的掩膜图案（未图示）的第一曝光掩膜72配置于硅基板70的上方。然后，通过上述第一曝光掩膜72向第一光致抗蚀剂71照射曝光光，从而使第一光致抗蚀剂71曝光。
此外，还可以不这样在硅基板70的上方配置曝光掩膜72，而利用分档器等曝光设备使第一光致抗蚀剂71曝光。
接着，如图37的（a）所示，使第一光致抗蚀剂71显影而形成窗口71a，通过上述窗口71a利用RIE（Reactive Ion Etching：反应离子蚀刻）对硅基板70进行干法蚀刻而在硅基板70形成第一槽70a。
这种干法蚀刻的条件没有特殊限制，在本实施方式中，将反应气体和非活性气体的混合气体用作蚀刻气体。其中，作为反应气体能够使用F2、SF6、CF4以及C4F8中任意的氟类气体。或者还可以将Cl2或H2用作反应气体。并且，作为非活性气体例如有氩气。
此外，还可以进行使用氟酸或KOH等蚀刻液的湿法蚀刻替代上述干法蚀刻。
结束这种蚀刻之后，第一光致抗蚀剂71将被去掉。
其次，如图37的（b）所示，在硅基板70的上侧整体形成第二光致抗蚀剂73之后，烘干该第二光致抗蚀剂73使其成为半固化的状态。
之后，如图38的（a）所示，在硅基板70的上方配置第二曝光掩膜74，通过该第二曝光掩膜74对第二光致抗蚀剂73照射曝光光。由此，形成有第二曝光掩膜74的由铬膜等遮光膜构成的掩膜图案（未图示）被第二光致抗蚀剂73投影，第二光致抗蚀剂73被曝光。
此外，还可以利用分档器等曝光设备进行这种曝光。
接着，如图38的（b）所示，使第二光致抗蚀剂73显影而形成窗口73a，通过该窗口73a利用RIE对硅基板70进行干法蚀刻。由此，在硅基板70形成深于第一槽70a的第二槽70b。
用于这种蚀刻的蚀刻气体与形成第一槽70a时相同，是反应气体和非活性气体的混合气体。作为上述反应气体，使用F2、SF6、CF4以及C4F8中任意的氟类气体，或者使用Cl2或H2。然后，作为非活性气体例如使用氩气。
结束这种蚀刻之后，通过去掉第二光致抗蚀剂73来得到如图39的（a）所示的母模77。
接着，如图39的（b）所示，在母模77上形成金属层以便嵌入第一及第二槽70a、70b，形成由该金属层构成的第一子模78。上述金属层例如为通过电解电镀形成的镍层。
然后，从母模77取下第一子模78之后，如图40的（a）所示，利用树脂对第一子模78的进行模压成型，得到由上述树脂构成的第二子模80。此外，还可以不利用树脂进行模压成型，而利用镍的电铸进行第一子模80的模压成型，以制作第二子模。
之后，如图40的（b）所示，从第一子模78取下第二子模80。
至此，完成了用于形成导体板14（参照图1的（a））的第二子模80。
在制作导体板14时，例如在第二子模80的表面依次进行无电解铜电镀和电解铜电镀。然后，从第二子模80取下所述电镀膜，从而得到由铜构成的导体板14。
并且，能够用一个第二子模80制作出相同形状及相同质量的多个导体板14，能够廉价地大量生产出导体板14。
·第二例
本例涉及图6的（a）所示的包括锥状前端的突起34a的导体板34的模具的制作方法。
图41至图43是上述导体板的模具的制造过程中的剖视图。
若要制作这种模具，首先，进行在第一例所述的图36的（a）至图38（b）的工序，从而如图41的（a）所示，在硅基板70形成第一及第二槽70a、70b。
接着，如图41的（b）所示，在第二光致抗蚀剂73的上方配置包括开口81a的金属掩膜81。然后，进行硅基板70和金属掩膜81间的位置对准，使得上述窗口81a位于第二光致抗蚀剂73的窗口73a的上方。
接着，如图42的（a）所示，通过RIE对金属掩膜81的窗口81a下的硅基板70进行干法蚀刻。
在该干法蚀刻中，将反应气体和非活性气体的混合气体用作蚀刻气体。其中，能够将F2、SF6、CF4以及C4F8中任意的氟类气体用作反应气体。或者还能够将Cl2或H2用作反应气体。并且，作为非活性气体例如有氩气。
然后，使上述蚀刻气体的反应气体的流量比低于形成第二槽70b时的流量比，从而基于反应气体的横向的蚀刻作用减弱，能够如图所示，将第二槽70b的底部蚀刻成锥状。
之后，如图42的（b）所示，通过去掉第二光致抗蚀剂73来完成母模85。
之后，进行在第一例所述的图39（b）至图40（b）的工序，如图43所示，用于形成导体板34（图6的（a））的由树脂或电铸而成的子模86得以完成。
在制作导体板34时，在子模86的表面依次进行无电解铜电镀和电解铜电镀。然后，从子模86取下电镀膜，从而得到由铜构成的导体板34。
在上述的子模86的制作方法中，在图42的（a）的蚀刻工序中，使反应气体的流量比少于形成第二槽70b时的流量比，从而能够使槽70b的底面成为锥状。由此，能够在图43所示的子模86形成与锥状前端的突起34a（参照图6的（a））对应的槽86a。
·第三例
在本例中，利用两层抗蚀图案，制造出如图1的（a）所示的包括高度不同的两个级别的凸部14a、14b的导体板14的模具。
图44至图48是上述导体板的模具的制造过程中的剖视图。
首先，如图44的（a）所示，在硅基板150之上形成阳型的第一保护层151，烘干上述第一保护层151使其成为半固化的状态。
接着，还在上述第一保护层151之上形成阴型的第二保护层152，烘干上述第二保护层152使其成为半固化的状态。
其次，如图44的（b）所示，通过遮光性的第一曝光掩膜153的窗口153a对第二保护层152照射曝光光，在第二保护层152形成感光部152a。
之后，通过显影去掉感光部152a以外的部分的第二保护层152，从而如图45的（a）所示，在第一保护层151之上形成上侧抗蚀图案152b。
此外，由于将只有未感光的第二保护层152溶解而第一保护层151未溶解的显影液用作上述显影时的显影液，因而显影之后第一保护层151残存于硅基板150上。
接着，如图45的（b）所示，通过遮光性的第二曝光掩膜155的窗口155a对第一保护层151照射曝光光，而在第一保护层151形成感光部151a。
然后，通过显影去掉感光部151a，从而形成如图46的（a）所示的下部抗蚀图案151b。由于在该显影中使用选择性地只去掉感光部151a的显影液，因而上侧抗蚀图案152b不会因显影被去掉。
接着，如图46的（b）所示，分别在各抗蚀图案151b、152b之上形成金属层，形成由该金属层构成的母模160。上述金属层例如为通过电解电镀形成的镍层。
然后，通过抛光分别去掉各抗蚀图案151b、152b之后，如图47的（a）所示，从硅基板150剥离母模160。
其次，如图47的（b）所示，利用树脂对母模160进行模压成型，以得到由该树脂构成的子模161。此外，还可以不利用树脂进行模压成型，而通过镍的电铸进行母模160的模压成型，从而制作子模161。
之后，如图48所示，从母模160取下子模161。
至此，用于制作导体板14（参照图1的（a））的子模161得以完成。
若要制作导体板14，例如在子模161的表面按顺序进行无电解铜电镀和电解铜电镀之后，从子模161取下所述电镀膜，制作出由铜构成的导体板14。
如同本例一样，能够通过制作子模161，来用子模161廉价地大量生产出相同质量的导体板14。
（11）第十一实施方式
在本实施方式中，对有效防止铜的扩散的导体板100的制作方法进行说明。
图49至图51是本例的导体板的制造过程中的剖视图。
首先，如图49的（a）所示，准备好按照第十实施方式的第三例制作的子模161。此外，还可以准备好在第十实施方式的第一例制作的第二子模80、在第十实施方式的第二例制作的子模86，来替代子模161。
接着，如图49的（b）所示，通过喷溅法在上述子模161的模具面161a形成厚度为100nm左右的作为铜扩散防止膜170的氮化钛膜。
此外，铜扩散防止膜170不局限于氮化钛膜。作为铜扩散防止膜170能够形成氮化硅膜、钛膜、钽膜以及氮化钽膜中的任一种。
并且，为了易于从子模161剥离接下来要形成的导体板100，在形成铜扩散防止膜170之前，可以在子模161的模具面161a形成厚度为数nm至10nm左右的有机类离型剂。
然后，如图50的（a）所示，通过喷溅法在铜扩散防止膜170之上依次形成作为种子层171的厚度约为100nm的钛膜和厚度约为500nm的铜膜。
接着，如图50的（b）所示，从种子层171进行供电，在该种子层171层之上形成铜电镀层172。该铜电镀层172的厚度没有特殊限制，在本实施方式中，按从子模161的上表面约为10μm以上的厚度形成铜电镀层172。
之后，通过从子模161剥离铜电镀层172，从而能够如图51所示，得到包括铜电镀层172、种子层171以及铜扩散防止膜170的导体板100。
此外，在上文中，如图49的（b）所示，在子模161的成型面161a上形成了铜扩散防止膜170，但铜扩散防止膜170的形成方法不局限于此。例如，可以在未形成铜扩散防止膜170的状态下形成导体板100，在完成导体板100之后通过喷溅法在其表面形成铜扩散防止膜170。
图52是利用本实施方式的包括铜扩散防止膜170的导体板100，按照第九实施方式的图27至图32制作出的电子部件的放大剖视图。
如图52所示，如上所述地在导体板100形成铜扩散防止膜170，从而还能够在导体图案100z形成铜扩散防止膜170。由此，能够防止导体图案100z的铜扩散到树脂层103内，能够通过树脂层103使相邻的导体图案100z之间良好地绝缘。

Claims (16)

1.一种电子部件的制造方法，其特征在于，
包括：
在基底之上形成树脂层的工序；
利用一侧主表面形成有图案的导体板按压上述树脂层，以此将上述图案嵌入到该树脂层中的工序，上述图案包括第一凸部和高度高于上述第一凸部的第二凸部；以及
对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序；
还包括如下的工序：
在使上述导体图案留在上述树脂层中的工序中，作为上述导体图案形成第一部分和厚度厚于上述第一部分的第二部分，其中，上述第一部分由上述图案的上述第一凸部形成，上述第二部分由上述图案的第二凸部形成；
使上述导体图案留在上述树脂层中后，仅在上述导体图案的上述第二部分接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
2.根据权利要求1所述的电子部件的制造方法，其特征在于，上述图案具有高度高于上述第二凸部的与上述基底抵接的突起。
3.根据权利要求2所述的电子部件的制造方法，其特征在于，上述突起具有在与上述基底抵接时形状被压溃的前端。
4.根据权利要求2所述的电子部件的制造方法，其特征在于，
将在表面形成有电极片的电路基板或半导体器件用作上述基底；
在将图案嵌入到上述树脂层中的工序中，使上述突起与上述电极片抵接。
5.根据权利要求4所述的电子部件的制造方法，其特征在于，还包括：
使熔点低于Sn的熔点的低熔点金属粘着于上述突起的前端的工序；以及
在上述图案嵌入在上述树脂层中的状态下，加热上述低熔点金属以使其熔融，从而使上述突起和上述电极片经由上述低熔点金属相接合的工序。
6.一种电子部件的制造方法，其特征在于，
包括：
将形成在导体板的一侧主表面上的图案连接到基底的电极片的工序，上述图案包括第一凸部和高度高于上述第一凸部的第二凸部；
向上述导体板和上述基底之间注入树脂以形成树脂层的工序；以及
对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序；
还包括如下的工序：
在使上述导体图案留在上述树脂层中的工序中，作为上述导体图案形成第一部分和厚度厚于上述第一部分的第二部分，其中，上述第一部分由上述图案的上述第一凸部形成，上述第二部分由上述图案的第二凸部形成；
使上述导体图案留在上述树脂层中后，仅在上述导体图案的上述第二部分接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
7.根据权利要求6所述的电子部件的制造方法，其特征在于，
上述图案具有高度高于上述第二凸部的突起；
在将上述图案连接到上述电极片的工序中，一边利用上述图案的上述突起按压上述电极片一边进行加热，从而通过金属接合来将上述图案的上述突起连接到上述电极片。
8.根据权利要求7所述的电子部件的制造方法，其特征在于，对上述电极片的上述加热是在非活性气体或还原性气体的环境中进行的。
9.根据权利要求6所述的电子部件的制造方法，其特征在于，在将上述图案连接到上述电极片之前，还包括去掉该图案和该电极片各自的表面的氧化膜的工序。
10.一种电子部件的制造方法，其特征在于，
包括：
对一侧主表面形成有包括凹部的电极片的多个基底进行排列的工序；
使在导体板的一侧主表面形成的图案的突起嵌入上述基底各自的上述凹部，从而通过上述导体板接合上述多个基底的工序，上述图案包括第一凸部、高度高于上述第一凸部的第二凸部以及高度高于上述第二凸部的上述突起；
在上述多个基底各自的主表面上形成树脂层的工序；以及
对上述导体板的另一侧主表面进行研磨、化学机械抛光或切削直到上述树脂层露出为止，使上述图案留在上述树脂层中作为导体图案的工序；
还包括如下的工序：
在使上述导体图案留在上述树脂层中的工序中，作为上述导体图案形成第一部分和厚度厚于上述第一部分的第二部分，其中，上述第一部分由上述图案的上述第一凸部形成，上述第二部分由上述图案的第二凸部形成；
使上述导体图案留在上述树脂层中后，仅在上述导体图案的上述第二部分接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
11.根据权利要求10所述的电子部件的制造方法，其特征在于，在形成上述树脂层的工序中，在通过上述导体板接合上述多个基底之后，向上述多个基底各自的上述主表面和上述导体板之间填充树脂。
12.根据权利要求10所述的电子部件的制造方法，其特征在于，
在通过上述导体板接合上述多个基底之前进行上述形成树脂层的工序；
在通过上述导体板接合上述多个基底的工序中，利用上述导体板按压上述树脂层。
13.根据权利要求10所述的电子部件的制造方法，其特征在于，上述突起具有在与上述基底抵接时形状被压溃的前端。
14.根据权利要求1至13中任一项所述的电子部件的制造方法，其特征在于，上述导体板的上述图案具有铜膜，在上述铜膜之上形成有铜扩散防止膜。
15.一种电子部件，其特征在于，
具有：
基底，
电极片，其形成在上述基底之上，
树脂层，其形成在上述基底和上述电极片之上，以及
导体图案，其被嵌入在上述电极片之上的上述树脂层中；
上述图案包括第一凸部、高度高于上述第一凸部的第二凸部以及高度高于上述第二凸部的突起；
上述导体图案的上述突起和上述电极片经由熔点低于Sn的熔点的低熔点金属相接合；
仅在上述导体图案的上述第二凸部接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
16.一种电子部件，其特征在于，
具有：
基底，
电极片，其形成在上述基底之上，
树脂层，其形成在上述基底和上述电极片之上，以及
导体图案，其被嵌入在上述树脂层中，并具有第一凸部、高度高于上述第一凸部的第二凸部以及高度高于上述第二凸部且与上述电极片抵接的突起；
上述突起的前端在上述电极片的上表面沿横向压溃；
仅在上述导体图案的上述第二凸部接合包括熔点低于Sn的熔点的低熔点金属的突起电极。
CN200980152059.XA 2008-12-22 2009-10-15 电子部件及其制造方法 Expired - Fee Related CN102265714B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008326143 2008-12-22
JP2008-326143 2008-12-22
PCT/JP2009/067830 WO2010073800A1 (ja) 2008-12-22 2009-10-15 電子部品とその製造方法

Publications (2)

Publication Number Publication Date
CN102265714A CN102265714A (zh) 2011-11-30
CN102265714B true CN102265714B (zh) 2014-05-14

Family

ID=42287427

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980152059.XA Expired - Fee Related CN102265714B (zh) 2008-12-22 2009-10-15 电子部件及其制造方法

Country Status (6)

Country Link
US (1) US8704106B2 (zh)
EP (3) EP2421341B1 (zh)
JP (2) JP5310743B2 (zh)
KR (1) KR101230564B1 (zh)
CN (1) CN102265714B (zh)
WO (1) WO2010073800A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211344A (ja) * 2012-03-30 2013-10-10 Fujikura Ltd 多層配線板の製造方法
JP2014049580A (ja) * 2012-08-31 2014-03-17 Murata Mfg Co Ltd 配線基板
JP5460897B1 (ja) * 2013-01-17 2014-04-02 株式会社テムテック研究所 平面発熱体の電極を製造する方法
US9101056B2 (en) * 2013-03-05 2015-08-04 Eastman Kodak Company Imprinted bi-layer micro-structure method with bi-level stamp
US8895429B2 (en) * 2013-03-05 2014-11-25 Eastman Kodak Company Micro-channel structure with variable depths
JP2016530668A (ja) * 2013-09-24 2016-09-29 フィリップス ライティング ホールディング ビー ヴィ 照明ユニット
JP2015109358A (ja) * 2013-12-05 2015-06-11 デクセリアルズ株式会社 接続構造体の製造方法、及び異方性導電フィルム
WO2015182370A1 (ja) * 2014-05-30 2015-12-03 株式会社村田製作所 電子部品の製造方法
CN104597677B (zh) * 2015-02-09 2017-05-31 合肥京东方光电科技有限公司 一种集成电路、第一电路结构及其制备方法
JP6457881B2 (ja) * 2015-04-22 2019-01-23 新光電気工業株式会社 配線基板及びその製造方法
GB201613051D0 (en) 2016-07-28 2016-09-14 Landa Labs (2012) Ltd Applying an electrical conductor to a substrate
KR102298165B1 (ko) * 2018-03-14 2021-09-06 주식회사 엘지화학 매립형 투명 전극 기판 및 이의 제조방법
US11791281B2 (en) * 2020-03-19 2023-10-17 Advanced Semiconductor Engineering, Inc. Package substrate and method for manufacturing the same
CN114643406B (zh) * 2022-04-01 2023-09-01 哈焊国创(青岛)焊接工程创新中心有限公司 一种轻质合金与纤维增强复合材料摩擦微铆焊接方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1292635A (zh) * 1999-10-12 2001-04-25 株式会社能洲 布线电路衬底及其制造方法
JP2002141637A (ja) * 2000-11-02 2002-05-17 Multi:Kk プリント配線板及びその製造方法
CN1968565A (zh) * 2005-11-18 2007-05-23 三星电机株式会社 高密度印刷电路板及其制造方法
CN101189924A (zh) * 2005-06-01 2008-05-28 三井金属矿业株式会社 电路基板形成用铸型及其制造方法、电路基板及其制造方法、多层层压电路基板的制造方法以及导电孔的形成方法
CN101231963A (zh) * 2006-09-29 2008-07-30 三洋电机株式会社 半导体模块、半导体模块的制造方法和便携设备

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5651889A (en) * 1979-10-05 1981-05-09 Tokyo Shibaura Electric Co Method of manufacturing copperrcoated laminate board
US5374469A (en) * 1991-09-19 1994-12-20 Nitto Denko Corporation Flexible printed substrate
JPH0580530A (ja) * 1991-09-24 1993-04-02 Hitachi Ltd 薄膜パターン製造方法
JP3057130B2 (ja) 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
JPH08264939A (ja) * 1995-03-28 1996-10-11 Toshiba Corp 印刷配線板の製造方法
US6464510B1 (en) * 1999-05-24 2002-10-15 Anaren Microwave, Inc. Microwave circuit connector
JP4129971B2 (ja) 2000-12-01 2008-08-06 新光電気工業株式会社 配線基板の製造方法
US6518096B2 (en) * 2001-01-08 2003-02-11 Fujitsu Limited Interconnect assembly and Z-connection method for fine pitch substrates
JP3969192B2 (ja) 2002-05-30 2007-09-05 株式会社デンソー 多層配線基板の製造方法
JP2004200247A (ja) 2002-12-16 2004-07-15 Seiko Epson Corp 端子、端子の形成方法、半導体チップ、半導体実装基板、電子デバイスおよび電子機器
US7001662B2 (en) * 2003-03-28 2006-02-21 Matsushita Electric Industrial Co., Ltd. Transfer sheet and wiring board using the same, and method of manufacturing the same
US6853060B1 (en) * 2003-04-22 2005-02-08 Amkor Technology, Inc. Semiconductor package using a printed circuit board and a method of manufacturing the same
KR100604819B1 (ko) 2003-06-12 2006-07-28 삼성전자주식회사 반도체 패키지용 배선 기판, 그 제조방법 및 이를 이용한반도체 패키지
JP4106438B2 (ja) 2003-06-20 2008-06-25 独立行政法人産業技術総合研究所 多層微細配線インターポーザおよびその製造方法
US20050218491A1 (en) * 2004-03-31 2005-10-06 Alps Electric Co., Ltd. Circuit component module and method of manufacturing the same
JP4574288B2 (ja) * 2004-04-09 2010-11-04 大日本印刷株式会社 リジッド−フレキシブル基板の製造方法
JP2006080424A (ja) * 2004-09-13 2006-03-23 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法
JP2006100463A (ja) 2004-09-29 2006-04-13 Ibiden Co Ltd プリント配線板用層間絶縁層、プリント配線板およびその製造方法
JP2006108211A (ja) * 2004-10-01 2006-04-20 North:Kk 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
KR100632553B1 (ko) 2005-04-20 2006-10-11 삼성전기주식회사 임프린트법을 이용한 인쇄회로기판의 제조방법
KR20080017403A (ko) * 2005-06-01 2008-02-26 미쓰이 긴조꾸 고교 가부시키가이샤 배선 기판 형성용 몰드 및 그 제조 방법, 배선 기판 및 그제조 방법, 다층 적층 배선 기판의 제조 방법 및 비아홀의형성 방법
KR100688869B1 (ko) 2005-07-22 2007-03-02 삼성전기주식회사 임프린트법을 이용한 인쇄회로기판 제조방법
KR100935139B1 (ko) * 2005-09-20 2010-01-06 가부시키가이샤 무라타 세이사쿠쇼 부품 내장 모듈의 제조 방법 및 부품 내장 모듈
KR100797698B1 (ko) * 2005-09-27 2008-01-23 삼성전기주식회사 고밀도 인쇄회로기판 제조방법
US7351784B2 (en) * 2005-09-30 2008-04-01 Intel Corporation Chip-packaging composition of resin and cycloaliphatic amine hardener
JP4058444B2 (ja) * 2005-11-15 2008-03-12 Ｔｄｋ株式会社 スタンパー、インプリント方法および情報記録媒体製造方法
US7990165B2 (en) * 2006-04-21 2011-08-02 National Institute Of Advanced Industrial Science And Technology Contact probe and method of making the same
JP5187714B2 (ja) 2006-07-11 2013-04-24 独立行政法人産業技術総合研究所 半導体チップの電極接続構造
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
JP4105202B2 (ja) 2006-09-26 2008-06-25 新光電気工業株式会社 半導体装置の製造方法
JP5091600B2 (ja) * 2006-09-29 2012-12-05 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP4073945B1 (ja) * 2007-01-12 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
US7636215B2 (en) * 2007-01-19 2009-12-22 Tdk Corporation Magnetic recording medium, recording/reproducing apparatus, and method of manufacturing a magnetic recording medium
KR100811768B1 (ko) 2007-04-23 2008-03-07 삼성전기주식회사 인쇄회로기판의 제조방법
JP4317245B2 (ja) * 2007-09-27 2009-08-19 新光電気工業株式会社 電子装置及びその製造方法
KR20090128680A (ko) * 2008-06-11 2009-12-16 삼성전자주식회사 몰드 제조용 마스터, 이를 이용한 표시 장치 제조용 몰드및 그 제조 방법, 그리고 이를 이용한 표시 장치의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1292635A (zh) * 1999-10-12 2001-04-25 株式会社能洲 布线电路衬底及其制造方法
JP2002141637A (ja) * 2000-11-02 2002-05-17 Multi:Kk プリント配線板及びその製造方法
CN101189924A (zh) * 2005-06-01 2008-05-28 三井金属矿业株式会社 电路基板形成用铸型及其制造方法、电路基板及其制造方法、多层层压电路基板的制造方法以及导电孔的形成方法
CN1968565A (zh) * 2005-11-18 2007-05-23 三星电机株式会社 高密度印刷电路板及其制造方法
CN101231963A (zh) * 2006-09-29 2008-07-30 三洋电机株式会社 半导体模块、半导体模块的制造方法和便携设备

Also Published As

Publication number Publication date
JP5585634B2 (ja) 2014-09-10
JP5310743B2 (ja) 2013-10-09
EP2421341B1 (en) 2013-09-11
EP2384102A4 (en) 2012-08-08
CN102265714A (zh) 2011-11-30
JP2013030809A (ja) 2013-02-07
JPWO2010073800A1 (ja) 2012-06-14
EP2421341A2 (en) 2012-02-22
US8704106B2 (en) 2014-04-22
EP2421341A3 (en) 2012-08-15
EP2421342A2 (en) 2012-02-22
EP2421342A3 (en) 2012-08-15
US20110220397A1 (en) 2011-09-15
WO2010073800A1 (ja) 2010-07-01
EP2421342B1 (en) 2013-09-11
KR101230564B1 (ko) 2013-02-07
EP2384102A1 (en) 2011-11-02
KR20110084525A (ko) 2011-07-25

Similar Documents

Publication Publication Date Title
CN102265714B (zh) 电子部件及其制造方法
US6791036B1 (en) Circuit elements using z-axis interconnect
US8859420B2 (en) Structure and method of making interconnect element, and multilayer wiring board including the interconnect element
US20040154163A1 (en) Method of forming a connecting conductor and wirings of a semiconductor chip
JP5647724B2 (ja) 配線基板及びその製造方法
EP1104226A1 (en) Production method for flexible substrate
US7297876B2 (en) Circuit board and method of manufacturing the same
CN106658977A (zh) 电路板的线路制作方法及利用该方法制作的电路板
US7963031B2 (en) Package for semiconductor device and method of manufacturing the same
JP2002270859A (ja) 光電素子用パッケージおよびその製造方法
JP4675096B2 (ja) 三次元成形回路部品の製造方法およびこれにより製造された三次元成形回路部品
CN100447971C (zh) 半导体装置的安装方法、半导体装置及其安装结构
JP4491159B2 (ja) 多層配線基板の製造方法
JP2003084157A (ja) 光導波路回路の製造方法
JP2022023334A (ja) 再配線基板、半導体パッケージ基板の製造方法、及び半導体パッケージ基板
CN117276454A (zh) 一种微型发光芯片键合的方法及芯片键合件
CN118053764A (zh) Sip封装方法及封装结构
WO2008023666A1 (fr) Procédé de fabrication d'une carte de connexion et carte de connexion correspondante
JPH05291743A (ja) プリント回路基板の製造方法
JPH06252150A (ja) 複合フィルムおよびそれを用いた転写バンプ形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140514

Termination date: 20181015