WO2010073800A1 - 電子部品とその製造方法 - Google Patents

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WO2010073800A1
WO2010073800A1 PCT/JP2009/067830 JP2009067830W WO2010073800A1 WO 2010073800 A1 WO2010073800 A1 WO 2010073800A1 JP 2009067830 W JP2009067830 W JP 2009067830W WO 2010073800 A1 WO2010073800 A1 WO 2010073800A1
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resin layer
pattern
electronic component
manufacturing
conductor
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水越　正孝
石月　義克
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富士通株式会社
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Definitions

  • the present invention relates to an electronic component and a manufacturing method thereof.
  • the wiring width remains at least about a few tens of ⁇ m, and the wiring width is two orders of magnitude larger than that of the semiconductor element.
  • the subtract method is to form a wiring by wet etching the conductive film while using a resist pattern as a mask.
  • This method is disadvantageous for the formation of fine wiring because etching proceeds isotropically, and only a wiring width of about 35 ⁇ m can be realized at a minimum.
  • a plating resist is formed thereon, and a conductive film is formed by electrolytic plating in the opening of the plating resist while supplying power to the seed layer. Then, after removing the plating resist, the seed layer is wet etched to form a wiring made of the conductive film remaining without being etched.
  • the wiring width can be reduced as compared with the subtract method.
  • the wiring width is about 5 ⁇ m, it becomes difficult to form the wiring in a stable shape, and the adhesion between the wiring and the base deteriorates.
  • the semi-additive method is often used to form wiring having a width larger than 10 ⁇ m.
  • the imprint method is to form wiring grooves and holes in the resin layer by imprinting irregularities on the surface of the conductor plate (stamper) on the resin layer.
  • a conductive film is formed in the wiring groove by a plating method or the like, and an excess conductive film on the resin layer is removed by CMP (Chemical Mechanical Polishing) or the like to form a wiring in the wiring groove.
  • the imprint method is used to form fine and complicated wiring, when the conductor plate is peeled from the resin layer, a part of the resin layer adheres to the conductor plate and the wiring groove is lost. There is a problem of end. Further, the imprint method also has a problem that the wiring pattern irregularities formed on the conductor plate are deformed while the conductor plate is used many times. JP 2007-36217 A JP 2006-1000046 A JP 2005-5721 A JP 2006-303438 A JP 2008-84958 A
  • the object is to form a finer conductor pattern than before.
  • a step of forming a resin layer on a base, a conductor plate having a pattern formed on one main surface is pressed against the resin layer, and the pattern is embedded in the resin layer
  • a method of manufacturing an electronic component comprising: a step and a step of polishing, CMP, or cutting the other main surface of the conductor plate until the resin layer appears, and leaving the pattern as a conductor pattern on the resin layer.
  • the step of arranging a plurality of bases having recesses formed on one main surface, and the recesses of each of the bases are formed on one main surface of the conductor plate.
  • a method of manufacturing an electronic component including a step of polishing, CMP, or cutting the other main surface of the substrate and leaving the pattern as a conductor pattern on the resin layer.
  • a base an electrode pad formed on the base, a resin layer formed on the base and the electrode pad, and the electrode pad
  • An electronic component having a conductor pattern embedded in the resin layer and having the conductor pattern and the electrode pad bonded together via a low-melting point metal is provided.
  • a base an electrode pad formed on the base, a resin layer formed on the base and the electrode pad, and embedded in the resin layer
  • an electronic component having a conductor pattern provided with a protrusion abutting on the electrode pad, the tip of the protrusion being crushed laterally on the upper surface of the electrode pad.
  • 1A and 1B are cross-sectional views (part 1) in the course of manufacturing the electronic component according to the first embodiment.
  • 2A and 2B are cross-sectional views (part 2) in the course of manufacturing the electronic component according to the first embodiment.
  • 3A and 3B are cross-sectional views (part 1) in the course of manufacturing the electronic component according to the second embodiment.
  • 4A and 4B are cross-sectional views (part 2) in the middle of manufacturing the electronic component according to the second embodiment.
  • 5A and 5B are cross-sectional views (part 1) in the course of manufacturing the electronic component according to the third embodiment.
  • 6A and 6B are cross-sectional views (part 2) in the middle of manufacturing the electronic component according to the third embodiment.
  • FIGS. 7 is sectional drawing (the 3) in the middle of manufacture of the electronic component which concerns on 3rd Embodiment.
  • 8A and 8B are cross-sectional views (part 1) in the middle of manufacturing the electronic component according to the fourth embodiment.
  • 9A and 9B are cross-sectional views (part 2) in the middle of manufacturing the electronic component according to the fourth embodiment.
  • 10A and 10B are cross-sectional views (part 3) in the middle of manufacturing the electronic component according to the fourth embodiment.
  • 11A and 11B are cross-sectional views (part 1) in the middle of manufacturing the electronic component according to the fifth embodiment.
  • 12A and 12B are cross-sectional views (part 2) in the middle of manufacturing the electronic component according to the fifth embodiment.
  • FIGS. 16A and 16B are cross-sectional views (part 6) in the middle of manufacturing the electronic component according to the fifth embodiment.
  • FIG. 17: is sectional drawing (the 1) in the middle of manufacture of the electronic component which concerns on 6th Embodiment.
  • FIG. 18 is a cross-sectional view (part 2) in the middle of manufacturing the electronic component according to the sixth embodiment.
  • FIG. 19 is a cross-sectional view (part 3) in the middle of manufacturing the electronic component according to the sixth embodiment.
  • FIG. 20 is a cross-sectional view (part 4) in the middle of manufacturing the electronic component according to the sixth embodiment.
  • 21A and 21B are cross-sectional views (part 1) in the middle of manufacturing the electronic component according to the seventh embodiment.
  • 22A and 22B are cross-sectional views (part 2) in the middle of manufacturing the electronic component according to the seventh embodiment.
  • 23A and 23B are sectional views (part 1) in the middle of manufacturing the electronic component according to the eighth embodiment.
  • 24A and 24B are cross-sectional views (part 2) in the middle of manufacturing the electronic component according to the eighth embodiment.
  • FIG. 25 is a cross-sectional view (part 3) in the middle of manufacturing the electronic component according to the eighth embodiment.
  • FIGS. 26A and 26B are cross-sectional views illustrating another method for manufacturing an electronic component according to the eighth embodiment.
  • FIG. 27 is a first cross-sectional view of the electronic component according to the ninth embodiment during manufacture.
  • FIG. 28 is a cross-sectional view (No. 2) in the middle of manufacturing the electronic component according to the ninth embodiment.
  • FIG. 29 is a cross-sectional view (part 3) in the middle of manufacturing the electronic component according to the ninth embodiment.
  • FIG. 30 is a cross-sectional view (No. 4) in the middle of manufacturing the electronic component according to the ninth embodiment.
  • FIG. 31 is a sectional view (part 5) in the middle of manufacturing the electronic component according to the ninth embodiment.
  • FIG. 32 is a cross-sectional view (No. 6) in the middle of manufacturing the electronic component according to the ninth embodiment.
  • FIG. 33 is an enlarged plan view of an electronic device according to the ninth embodiment.
  • 34 is a cross-sectional view taken along the line II of FIG.
  • FIG. 35 is a cross-sectional view of an electronic device according to a comparative example.
  • FIGS. 36A and 36B are cross-sectional views (part 1) in the middle of manufacturing the conductor plate mold according to the first example of the tenth embodiment.
  • FIGS. 37A and 37B are cross-sectional views (part 2) in the middle of manufacturing the conductor plate mold according to the first example of the tenth embodiment.
  • FIGS. 38A and 38B are cross-sectional views (part 3) in the middle of manufacturing the conductor plate mold according to the first example of the tenth embodiment.
  • FIGS. 39A and 39B are cross-sectional views (part 4) in the middle of the manufacture of the conductor plate mold according to the first example of the tenth embodiment.
  • FIGS. 40A and 40B are cross-sectional views (part 5) in the middle of manufacturing the conductor plate mold according to the first example of the tenth embodiment.
  • 41 (a) and 41 (b) are cross-sectional views (part 1) in the middle of the manufacture of the conductor plate mold according to the second example of the tenth embodiment.
  • FIG. 42A and 42B are cross-sectional views (part 2) in the middle of manufacturing the conductor plate mold according to the second example of the tenth embodiment.
  • FIG. 43 is a cross-sectional view (No. 3) in the middle of manufacturing the mold of the conductor plate according to the second example of the tenth embodiment.
  • FIG. 44 is a cross-sectional view (part 1) of the conductor plate mold according to the third example of the tenth embodiment in the middle of manufacture.
  • FIG. 45: is sectional drawing (the 2) in the middle of manufacture of the type
  • FIG. 46 is a cross-sectional view (No.
  • FIG. 47 is a cross-sectional view (No. 4) of the conductor plate mold according to the third example of the tenth embodiment in the middle of manufacture.
  • FIG. 48 is a cross-sectional view (No. 5) in the middle of manufacturing the conductor plate mold according to the third example of the tenth embodiment.
  • 49A and 49B are cross-sectional views (part 1) in the middle of manufacturing the conductor plate according to the eleventh embodiment.
  • FIGS. 50A and 50B are cross-sectional views (part 2) in the middle of manufacturing the conductor plate according to the eleventh embodiment.
  • 51A and 51B are cross-sectional views (part 3) in the middle of manufacturing the conductor plate according to the eleventh embodiment.
  • FIG. 52 is an enlarged cross-sectional view of an electronic device manufactured using the conductor plate according to the eleventh embodiment.
  • FIG. 1 and FIG. 2 are cross-sectional views in the course of manufacturing an electronic component according to this embodiment.
  • a circuit board is produced as an electronic component as follows.
  • an adhesive layer 12 is formed on a transparent support substrate 11 such as a glass substrate.
  • a transparent support substrate 11 such as a glass substrate.
  • the adhesive layer 12 it is preferable to use a UV tape whose adhesive strength is reduced by irradiation of ultraviolet rays, a thermally foamed adhesive film whose adhesive strength is reduced by heating, or the like.
  • thermosetting resin or a thermoplastic resin is applied on the adhesive layer 12, and the first resin layer 13 made of these materials is formed to a thickness of about 10 to 20 ⁇ m, for example. However, this thickness is set according to the height of the convex pattern of the conductor plate described later.
  • thermosetting resins examples include epoxy resins, silicone resins, cyanate resins, polyolefin resins, acrylic resins, and benzocyclobutene.
  • thermosetting resins When using these thermosetting resins, it is preferable to form the first resin layer 13 and then to heat the first resin layer 13 into a semi-cured (B stage) state.
  • a film formed in a semi-cured (B stage) state in advance may be pasted on the adhesive layer 12 as the first resin layer 13.
  • the first conductive plate 14 having the convex pattern 14w formed on one main surface 14x is disposed on the first resin layer 13, and the transparent support substrate 11 and the first conductive plate 14 are aligned. I do.
  • the material of the first conductor plate 14 is not particularly limited. In the present embodiment, copper or a copper alloy useful for reducing the wiring resistance is used as the material of the first conductor plate 14.
  • the convex pattern 14w of the first conductor plate 14 has two levels of first and second convex portions 14a and 14b having different heights as shown in the drawing.
  • the first conductive plate 14 is pressed against the first resin layer 13 in a reduced pressure atmosphere, and the convex pattern 14 w is embedded in the first resin layer 13.
  • the first resin layer 13 since the first resin layer 13 is in a semi-cured state as described above, the first resin layer 13 flows when the first conductive plate 14 is pressed against the first resin layer 13, The convex pattern 14w can be embedded in the first resin layer 13 without a gap.
  • the first resin layer 13 When a thermoplastic resin is used as the first resin layer 13, the first resin softened by heating by heating the first resin layer 13 simultaneously with the pressing of the first conductor plate 14.
  • the convex pattern 14w can be easily embedded in the layer 13.
  • the first convex portion 14 a reaches the bottom surface of the first resin layer 13, while the second convex portion 14 b reaches a depth in the middle of the first resin layer 13. Embedded.
  • the first resin layer 13 is a thermosetting resin
  • the first resin layer 13 is cured by heating.
  • the first resin layer 13 is cooled and cured.
  • the adhesive force of the adhesive layer 12 is reduced by irradiating the adhesive layer 12 with ultraviolet rays through the transparent support substrate 11, and the first resin layer 13 is peeled from the transparent support substrate 11.
  • the adhesive force of the contact bonding layer 12 is reduced by irradiating the adhesive layer 12 with ultraviolet rays through the transparent support substrate 11, and the first resin layer 13 is peeled from the transparent support substrate 11.
  • a thermally foamed film As such a thermally foamed film, it is preferable to select a film that does not affect the peelability by heat when the thermosetting first resin layer 13 is thermoset.
  • a portion corresponding to the first convex portion 14a functions as a conductor plug, and a portion corresponding to the second convex portion 14b functions as a wiring. .
  • the formation of the first conductor pattern 14z eliminates the need for forming a conductive film by plating or patterning the conductive film by photolithography. Cost is low.
  • FIGS. 3 to 4 are cross-sectional views in the course of manufacturing an electronic component according to this embodiment.
  • the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.
  • the circuit board 10 including the first conductor pattern 14z of one layer is manufactured.
  • the two-layer conductor pattern is formed as follows. A circuit board on which is stacked is manufactured.
  • thermosetting second resin layer 17 is formed on each of the first resin layer 13 and the first conductor pattern 14z. Then, the second resin layer 17 is heated to a semi-cured state.
  • thermosetting resin that can be used as the second resin layer 17 includes, as described in the first embodiment, an epoxy resin, a silicone resin, a cyanate resin, a polyolefin resin, an acrylic resin, and There are benzocyclobutene and the like.
  • thermoplastic resins may be used instead of these thermosetting resins.
  • the second conductor plate 18 having the convex pattern 18w formed on one main surface 18x is disposed above the second resin layer 17, and the transparent support substrate 11 and the second conductor plate 18 are aligned. I do.
  • the second conductor plate 18 is made of, for example, copper or a copper alloy, and includes first and second protrusions 18a and 18b in addition to the wiring-shaped protrusion 18c.
  • the first protrusion 18a has a pointed cone-shaped tip, whereas the tip of the second protrusion 18b is flat, and the width thereof is such as the first protrusion 18a or the convex portion 18c.
  • the width is wider than other portions of the convex pattern 18w, for example, a width of 100 to several hundred ⁇ m.
  • the second conductive plate 18 is pressed against the second resin layer 17 in a semi-cured state, and the convex pattern 18w is embedded in the second resin layer 17, and each projection 18a and 18b are made to contact
  • the first protrusion 18a is in contact with the underlying first conductor pattern 14z, so that the cone-shaped tip is deformed and spreads in the lateral direction of the substrate.
  • the deformed cone-shaped tip has a function of preventing the conductor plate 18 from falling off from the second resin layer 17 during the manufacturing process, and provides a contact area between the first conductor pattern 14z and the convex pattern 18w. Has the ability to expand.
  • the second protrusion 18b is in contact with the underlying first conductor pattern 14z and the first resin layer 13 with a wider contact area than the first protrusion 18a, so that the convex pattern 18w has a depth greater than a required depth. It functions to prevent the second resin layer 17 from being excessively embedded in the second resin layer 17.
  • the second resin layer 17 is heated and cured.
  • thermoplastic resin as a material of the 2nd resin layer 17
  • the adhesive force of the adhesive layer 12 is reduced by ultraviolet irradiation or heating, and the first resin layer 13 is peeled from the transparent support substrate 11.
  • the above-described protrusions 18a and 18b serve as conductor plugs that electrically connect the upper and lower conductor patterns 14z and 18z. Further, the convex portion 18 c is a wiring embedded in the second resin layer 17.
  • circuit board 20 in which fine wirings are stacked vertically by embedding the convex pattern in the resin layer twice.
  • the tip of the first protrusion 18a is conical, the tip shape is crushed when the tip comes into contact with the upper surface of the first conductor pattern 14z. It spreads in the lateral direction, and the second conductor plate 18 is difficult to come off from the second resin layer 17.
  • the tips of the protrusions 18a expand in this way, the contact area between the first conductor pattern 14z and the second conductor pattern 18z increases, and the contact resistance between the conductor patterns 14z and 18z can be reduced.
  • the second protrusion 18b is provided on the convex pattern 18w, it is possible to prevent the convex pattern 18w from being excessively embedded in the second resin layer 17.
  • the width of the second protrusion 18b is unlikely to sink into the underlying first resin layer 13 or the like, It becomes easy to obtain the effect of preventing excessive embedding of the convex pattern 18w.
  • the electric resistance of the second protrusion 18b becomes smaller than that of the first protrusion 18a and the protrusion 18c, so that a power supply line through which a larger current flows than the signal line. It is preferable to use the second protrusion 18b as a grounding wire.
  • the number of conductor patterns stacked is two, but the present embodiment is not limited to this.
  • a)) may be repeated a required number of times, and the number of conductor patterns stacked may be three or more.
  • FIGS. 5 to 7 are cross-sectional views in the course of manufacturing an electronic component according to this embodiment.
  • a circuit board is produced as an electronic component using a conductor plate, but in this embodiment, a conductor pattern is formed on a circuit board already prepared as follows.
  • a circuit board 30 is prepared in which an electrode pad 32 made of, for example, a copper film having a thickness of about 5 to 10 ⁇ m is formed on the surface of a resin base material 31.
  • the resin base material 31 may replace with the resin base material 31, and may use the buildup board
  • thermosetting resin is applied on the circuit board 30 to form a resin layer 33 of 10 to 20 ⁇ m, for example.
  • the material of the resin layer 33 is not particularly limited, and thermosetting resins such as epoxy resins, silicone resins, cyanate resins, polyolefin resins, acrylic resins, and benzocyclobutene can be used.
  • the resin layer 33 is heated to a semi-cured state.
  • thermosetting resin as a material of the resin layer 33, and may use a thermoplastic resin.
  • a conductor plate 34 having a convex pattern 34w formed on one main surface 34x is disposed above the resin layer 33, and the circuit board 30 and the conductor plate 34 are aligned. Do.
  • the convex pattern 34w has a first projection 34a having a conical tip and a second projection 34b having a flat tip, as in the second embodiment.
  • the material of the conductor plate 34 it is preferable to use copper or a copper alloy useful for reducing the wiring resistance.
  • the conductor plate 34 is pressed against the semi-cured resin layer 33, and the convex pattern 34w is embedded in the resin layer 33.
  • the first protrusion 34a contacts the electrode pad 32 and the tip thereof is deformed, and the risk of the conductor plate 34 falling off from the resin layer 33 is reduced, and the contact between the electrode pad 32 and the convex pattern 34w is reduced.
  • the area expands.
  • the resin layer 33 is heated and cured.
  • the resin layer 33 is softened by heating, and at the same time, the convex pattern 34w is embedded in the resin layer 33, and then the resin layer 33 is cooled and cured.
  • a thermosetting resin is used as the material of the resin layer 33
  • the resin layer 33 is softened by heating, and at the same time, the convex pattern 34w is embedded in the resin layer 33, and then the resin layer 33 is cooled and cured.
  • the other main surface 34y of the conductor plate 34 is polished, CMPed or cut until the surface of the resin layer 33 appears, whereby the convex pattern 34w is transferred to the resin layer 33 as a conductor. Leave as pattern 34z.
  • a portion corresponding to the first protrusion 34a functions as a conductor plug, and the other portion functions as a wiring.
  • substrate which forms the resin layer 33 is not limited to this.
  • a semiconductor element having an electrode pad 32 on the surface may be used instead of the resin base material 31, and the resin layer 33 may be formed on the semiconductor element.
  • the conductor pattern 34z is used as a redistribution layer on the semiconductor element.
  • the third embodiment is modified to produce a circuit board as an electronic component as follows.
  • a metal mask 36 is disposed on a substrate 35 having a flat upper surface such as a glass substrate.
  • the metal mask 36 is made of, for example, a stainless plate or a nickel plate having a thickness of 20 to 100 ⁇ m, and has an opening 36a having a diameter approximately equal to the plate thickness.
  • a low melting point metal paste 38 in which Sn nanoparticles are dispersed in an organic solvent such as diethylene glycol is supplied onto the metal mask 36, and then along the surface of the metal mask 36.
  • the squeegee 37 is moved to print the low melting point metal paste 38 on the substrate 35 below the opening 36a.
  • the nanoparticles contained in the low melting point metal paste 38 are not limited to Sn particles, and may be metal particles having a melting point of 230 ° C. or lower which is lower than the melting point of Sn. Examples of such metal particles include SnAg alloy and SnBi alloy particles. Further, a paste containing Sn organic acid may be used as the low melting point metal paste 38.
  • the conductor plate 34 described in the third embodiment is made to face the substrate 35. Then, by lowering the conductor plate 34 toward the substrate 35, the low melting point metal paste 38 is transferred to the tip portion of the first protrusion 34 a of the conductor plate 34.
  • the conductor plate 34 is heated to a temperature of about 150 to 250 ° C. to evaporate the solvent component in the low melting point metal paste 38.
  • the method of heating the conductor plate 34 is not particularly limited, and the conductor plate 34 can be heated using a hot plate or a furnace.
  • the convex pattern 34w of the conductor plate 34 is embedded in the resin layer 33 applied on the circuit board 30 according to the third embodiment.
  • the low melting point metal paste 38 is heated and melted simultaneously with the embedding of the convex pattern 34 w or after the convex pattern 34 w comes into contact with the electrode pad 32, and the first protrusion and the first protrusion are formed via the low melting point metal paste 38.
  • the electrode pad 32 is joined.
  • the method for heating the low melting point metal paste 38 is not particularly limited, but in this embodiment, the low melting point metal paste 38 is heated to a temperature of about 200 to 240 ° C. using a hot plate or a furnace.
  • the state of the resin layer 33 when embedding the convex pattern 34w is not particularly limited. However, when a thermosetting resin is used as the resin layer 33, the convex pattern 34w is formed on the resin layer 33 that has been semi-cured by prior heating. Is preferably embedded.
  • thermosetting resin when used as the resin layer 33, it is preferable to soften the resin layer 33 by heating simultaneously with embedding the convex pattern 34w. In that case, the heating for softening the resin layer 33 may also serve as the heating for melting the low melting point metal paste 38.
  • the other main surface 34y of the conductor plate 34 is polished, CMP, or cut until the resin layer 33 appears, and the convex pattern 34 w is left as a conductor pattern 34 z in the resin layer 33.
  • the low melting point metal paste 38 is fixed to the tip of the convex pattern 34w, so that the low melting point metal paste 38 and the convex pattern 34w and the electrode pad 32 are used.
  • the bonding strength with can be increased.
  • a fine conductor pattern can be formed by using the convex pattern of the conductor plate.
  • a conductor pattern can be formed on a layer that does not require a fine conductor pattern by a conventional subtractive method or semi-additive method.
  • a module in which a semiconductor element is mounted on a circuit board is produced as an electronic component while using such a conventional method together.
  • FIG. 11 to FIG. 16 are cross-sectional views in the middle of manufacturing of the electronic component according to the present embodiment.
  • the same elements as those described in the first embodiment are denoted by the same elements as those in the first embodiment, and the description thereof is omitted below.
  • this electronic component In order to manufacture this electronic component, first, after performing the steps of FIG. 1A to FIG. 2A described in the first embodiment, as shown in FIG. A second resin layer 17 made of a thermosetting resin is formed on each of the layer 13 and the first conductor pattern 14z.
  • thermosetting resin examples include an epoxy resin, a silicone resin, a cyanate resin, a polyolefin resin, an acrylic resin, and benzocyclobutene.
  • thermosetting resins may replace with these thermosetting resins and may use a thermoplastic resin.
  • the 2nd resin layer 17 is irradiated with laser beams, such as an excimer laser, and the 1st conductor pattern 14z is exposed. Hole 17a is formed.
  • the diameter of the hole 17a is not particularly limited, but is set to about 20 to 50 ⁇ m in the present embodiment.
  • a copper film is formed on the inner surface of the hole 17a and the upper surface of the second resin layer 17 to a thickness of about 0.1 ⁇ m by sputtering, and the copper film is seeded.
  • Layer 40 is assumed.
  • the seed layer 40 may be formed by electroless plating instead of the sputtering method.
  • a liquid photoresist 41 is applied on the seed layer 40 and baked to be in a semi-cured state.
  • a film-like photoresist 41 may be stuck on the seed layer 40.
  • the photoresist 41 is exposed and developed, and a wiring-shaped window 41 a is formed in the photoresist 41.
  • a conductive layer 42 having a thickness of about 5 to 30 ⁇ m is formed on the seed layer 40 in the window 41a. To do.
  • the conductive layer 42 may be formed by vapor deposition or printing instead of electrolytic plating.
  • the conductive layer 42 can be formed by printing the nano paste containing conductive nanoparticles, such as copper, on the seed layer 40 in the window 41a by an inkjet method.
  • wet etching is performed on the seed layer 40 where the conductive layer 42 is not formed while using a chemical solution obtained by adding a sulfuric acid-based solution to hydrogen peroxide as the etching solution.
  • the seed layer 40 and the conductive layer 42 that are not etched are used as the second conductor pattern 45.
  • Such a method of forming the second conductor pattern 45 is called a semi-additive method.
  • the circuit board 49 having the first and second resin layers 13 and 17 and the first and second conductor patterns 14z and 45 is formed on the transparent support substrate 11. Become.
  • an element mounting transparent support substrate 46 is pasted on the second conductor pattern 45 via an adhesive layer 47.
  • the element mounting transparent support substrate 46 is preferably translucent like a glass substrate.
  • the adhesive layer 47 it is preferable to use a UV tape whose adhesive strength is reduced by irradiation of ultraviolet rays, a thermally foamed adhesive film whose adhesive strength is reduced by heating, or the like.
  • the first resin layer 13 to the transparent support substrate 11 is used. To peel off.
  • the adhesive layer 12 when using a heat foaming adhesive film as the adhesive layer 12, the adhesive layer 12 may be heated to reduce its adhesive strength, and the transparent support substrate 11 may be peeled off as described above.
  • the first conductive pattern 14z is exposed on the bottom surface of the first resin layer 13 by peeling the transparent support substrate 11 in this way.
  • the external mounting terminal 52 of the semiconductor element 51 is joined to the exposed first conductor pattern 14z with the element mounting transparent support substrate 46 facing down.
  • the external connection terminal 52 is made of, for example, a gold bump, and is bonded onto the first conductor pattern 14z by ultrasonic bonding.
  • the external connection terminal 52 and the first conductor pattern 14z may be electrically connected via a low melting point solder or an anisotropic conductive film.
  • the semiconductor element 51 can be bonded to the circuit board 49 while suppressing the bending of the circuit board 49, and the operation of the circuit board 49 at the time of bonding is performed. Improves.
  • the adhesive force of the adhesive layer 47 may be reduced by heating.
  • the first conductor pattern 14z on the side close to the semiconductor element 51 of the circuit board 49 is formed according to the first embodiment. Therefore, the first conductor pattern 14z is formed for the reason described in the first embodiment. Can be made fine.
  • the second conductor pattern 45 that is farther away from the semiconductor element 51 and does not require a finer wiring width is formed by a semi-additive method in which a conventional method has been established. This makes it possible to produce modules using the manufacturing equipment.
  • the element mounted on the circuit board 49 is not limited to the semiconductor element 51, and may be any electronic element such as a capacitor or a resistance element.
  • a module in which a semiconductor element is mounted on a multilayer circuit board is manufactured as follows.
  • 17 to 20 are cross-sectional views of the electronic component according to the present embodiment in the middle of manufacture.
  • a multilayer circuit board 110 is prepared.
  • the multilayer circuit board 110 is formed by alternately laminating a plurality of wiring patterns 92 to 98 and insulating layers 91.
  • the wiring patterns 92 to 98 are made of, for example, a copper film
  • the insulating layer 91 is made of an epoxy resin or the like.
  • a through hole 91c is formed so as to penetrate through the multilayer circuit board 110, and the lowermost wiring pattern 92 and the uppermost wiring pattern 98 are electrically connected by a copper plating film 102 in the through hole formed on the inner surface thereof. Connected.
  • the uppermost wiring pattern 98 is also formed on the inner surface of the via hole 91a of the insulating layer 91, and a recess 98a reflecting the shape of the via hole 91a is formed in the wiring pattern 98.
  • thermosetting resin layer 103 is formed on the uppermost layer of the multilayer circuit board 110 prepared in this way.
  • thermosetting resins examples include epoxy resins, silicone resins, cyanate resins, polyolefin resins, acrylic resins, and benzocyclobutene.
  • the resin layer 103 is semi-cured by heating after the resin layer 103 is formed.
  • thermosetting resin may replace with such a thermosetting resin and may use a thermoplastic resin.
  • the conductor plate 100 having the convex pattern 100w formed on one main surface 100x is disposed above the resin layer 103, and the multilayer circuit board 110 and the conductor plate 100 are aligned.
  • the conductor plate 100 is made of, for example, copper or a copper alloy, and includes a protrusion 100a and a wiring-shaped convex portion 100c.
  • the protrusion 100a may have a pointed cone-shaped tip as illustrated.
  • the conductor plate 100 is pressed against the resin layer 103 in a semi-cured state, the convex pattern 100w is embedded in the resin layer 103, the protrusion 100a is inserted into the recess 98a, and the protrusion 100a is crushed. To close contact with the recess 98a.
  • the resin layer 103 is heated and cured.
  • thermoplastic resin as a material of the resin layer 103
  • the protrusion 100a is fitted into the recess 98a, and the protrusion 100a is crushed and brought into close contact with the recess 98a. Then, the resin 103 is injected between the conductor plate 100 and the multilayer circuit board 110, and the resin 103 is cured by heating. Also good.
  • polishing, CMP, cutting, or grinding is performed on the other main surface 100 y of the conductor plate 100 until the surface of the resin layer 103 appears, and the convex pattern 100 w is formed on the resin layer 103 as a conductor. Leave as pattern 100z.
  • the planar layout of the conductor pattern 100z is not particularly limited.
  • the conductor pattern 100z may be formed above the uppermost wiring pattern 98 that becomes the ground pattern, and the wiring pattern 98 and the conductor pattern 100z may have a microstrip line structure.
  • the external connection terminal 116 of the semiconductor element 115 is joined to the conductor pattern 100 z exposed on the resin layer 103.
  • the external connection terminal 116 is made of, for example, a gold bump, and is bonded onto the conductor pattern 100z by ultrasonic bonding.
  • the external connection terminal 116 and the conductor pattern 100z may be electrically connected via a low melting point solder or an anisotropic conductive film.
  • the conductor pattern 100z is formed using the convex pattern 100w of the conductor plate 100, and the semiconductor element 115 and the multilayer circuit board 100 are electrically connected by the conductor pattern 100z.
  • the multi-layer circuit can be obtained by simply redesigning the layout of the conductor pattern 100z and the uppermost wiring pattern 98 according to the arrangement.
  • a semiconductor element 115 can be mounted on the substrate 100. Therefore, various semiconductor elements 115 can be mounted on the multilayer circuit board 100 without making a major design change to the multilayer circuit board 100.
  • the element mounted on the multilayer circuit board 100 is not limited to the semiconductor element 115 and may be any electronic element such as a capacitor or a resistance element.
  • the step of pressing the conductor plate against the resin layer is performed after the step of forming the resin layer.
  • the order of these steps is performed. Is reversed as follows.
  • 21 to 22 are cross-sectional views in the course of manufacturing the electronic component according to the present embodiment.
  • a circuit board 120 is prepared in which an electrode pad 122 made of, for example, a copper film having a thickness of about 5 to 10 ⁇ m is formed on the surface of a resin base 121.
  • the resin base material 120 may replace with the resin base material 120 and may use the buildup board
  • the conductor plate 124 is disposed above the circuit board 120, and the circuit board 120 and the conductor plate 124 are aligned.
  • the conductor plate 124 has a convex pattern 124w formed with two levels of first and second convex portions 124a and 124b having different heights on one main surface 124x. Further, as the material of the conductor plate 124, it is preferable to use copper or copper alloy useful for reducing the wiring resistance.
  • a natural oxide film is formed on the surface of the convex pattern 124w and the electrode pad 124, it is preferable to remove the natural oxide film in this step.
  • the natural oxide film is a copper oxide film having a thickness of about 100 nm, the surface of the conductor plate 124 or the electrode pad 124 is exposed to a dilute solution of organic acid such as acetic acid or TMAH (tetramethylammonium hydroxide). The oxide film can be easily removed.
  • the conductor plate 124 is pressed against the electrode pad 122 while heating the conductor plate 124 and the electrode pad 122 in an atmosphere of an inert gas such as nitrogen.
  • the heating temperature and pressing force at this time are not particularly limited, but in this embodiment, the heating temperature is 200 ° C., the pressing force is several hundred Pa, and the pressing time is several tens of minutes.
  • the heating temperature is 200 ° C.
  • the pressing force is several hundred Pa
  • the pressing time is several tens of minutes.
  • the first convex portion is suppressed while suppressing the formation of a natural oxide film on the surface of the first convex portion 124a and the conductor pad 122.
  • 124a and the conductor pad 122 can be metal-bonded.
  • this step may be performed in an atmosphere of reducing gas instead of inert gas.
  • reducing gas is nitrogen gas mixed with formic acid (HCOOH) at a concentration of several tens of ppm to several percent.
  • thermosetting resin is dropped from the nozzle 126, and the resin is filled between the conductor plate 124 and the circuit board 120 using a capillary phenomenon without any gap. Layer 123 is formed.
  • the material of the resin layer 123 is not particularly limited.
  • the resin layer 123 can be formed of any material such as an epoxy resin, a silicone resin, a cyanate resin, a polyolefin resin, an acrylic resin, and benzocyclobutene.
  • the other main surface 124y of the conductor plate 124 is polished, CMPed or cut until the surface of the resin layer 123 appears, whereby the convex pattern 124w is formed into the resin layer. 123 is left as a conductor pattern 124z.
  • a portion corresponding to the first protrusion 124a functions as a conductor plug, and a portion corresponding to the second protrusion 124b functions as a wiring.
  • the conductor plate 124 and the electrode pad 122 are metal-bonded as shown in FIG. Therefore, there is no room for the resin layer 123 to intervene between the conductor plate 124 and the electrode pad 122, and the connection reliability between the conductor plate 124 and the electrode pad 122 can be improved.
  • a conductor plate is used to connect a plurality of circuit boards, as will be described below.
  • 23 to 25 are cross-sectional views in the course of manufacturing the electronic component according to the present embodiment.
  • a first circuit board 131 and a second circuit board 132 to be provided as a base are arranged in a horizontal plane.
  • Each circuit board 131, 132 includes a resin base material 130 having a via hole 130a formed therein, and electrode pads 138 formed by patterning a copper film or the like on the inner surface of the via hole 130a and the upper surface of the resin base material 130 are formed.
  • the conductor plate 140 provided with the convex pattern 140w is arranged on one main surface 140x so as to overlap the joint of the substrates 131 and 132.
  • the convex pattern 140w has a protrusion 140a and a wiring-shaped protrusion 140c, and the protrusion 140a is arranged above the via hole 130a by alignment with the circuit boards 131 and 132.
  • the material of the conductor plate 140 is not limited, it is preferable to use copper or a copper alloy useful for reducing the wiring resistance as the material.
  • the projection 140a is inserted into the recess 138a formed on the surface of each electrode pad 138 reflecting the via hole 130a.
  • the circuit boards 131 and 132 are mechanically coupled by the conductor plate 140.
  • thermosetting resin is formed in the gap between the main surfaces 131x and 132x of the circuit boards 131 and 132 and the conductor plate 140 by utilizing capillary action.
  • the resin layer 139 is formed without filling.
  • resins that can be used for the resin layer 139 include epoxy resins, silicone resins, cyanate resins, polyolefin resins, acrylic resins, and benzocyclobutene.
  • the resin layer 139 is heated and thermally cured.
  • the protrusion 140a is pressed against the electrode pad 138 and the tip of the protrusion 140a is crushed laterally before the resin layer 139 is formed. In this way, the conductor plate 140 can be prevented from falling out of the resin layer 139 by the crushed protrusion 140a. In addition, since the tip of the protrusion 140a is crushed, the contact area between the electrode pad 138 and the protrusion 140a increases, and the contact resistance between the protrusion 140a and the electrode pad 138 can be reduced.
  • the other main surface 140y of the conductor plate 140 is polished with a grindstone 233 until the surface of the resin layer 139 appears, and the convex pattern 140w (see FIG. 23 (a)) is made of resin.
  • the conductor pattern 140z is left on the layer 139. Note that this step may be performed by CMP or grinding instead of polishing.
  • the first semiconductor element 154 is flip-chip connected to the conductor pattern 140z and the second to sixth semiconductor elements 152 to 152 are connected to the electrode pads 138 of the circuit boards 131 and 132, respectively.
  • 156 is flip-chip connected.
  • the first semiconductor element 151 is electrically and mechanically connected to the conductor pattern 140z by the first external connection terminal 151a such as a solder bump.
  • the second to sixth semiconductor elements 152 to 156 are electrically and mechanically connected to the electrode pad 138 through second to sixth external connection terminals 152a to 156a such as solder bumps.
  • the two circuit boards 131 and 132 are coupled by the conductor pattern 140z formed using the conductor plate 140 and the resin layer 139. A new structure is obtained. According to this, electronic components 149 having various outer sizes can be obtained by connecting different types of circuit boards 131 and 132.
  • circuit boards 131 and 132 are connected by the conductor plate 140 as shown in FIG. 23B, and then the resin layer 139 is formed as shown in FIG. 24A.
  • the present embodiment is not limited to this. Not.
  • 26 (a) and 26 (b) are cross-sectional views illustrating another method for manufacturing an electronic component according to this embodiment.
  • the resin layer 139 is formed first as shown in FIG. 26 (a), and then the convex pattern 140w of the conductor plate 140 is embedded in the resin layer 139 as shown in FIG. 26 (b). Even in this case, electronic components 149 having various outer sizes can be obtained by combining different types of circuit boards 131 and 132.
  • the conductor plate 140 can be prevented from falling off from the resin layer 139.
  • the contact resistance between 140a and the electrode pad 138 can be reduced.
  • circuit boards 131 and 132 to be connected is not limited to two, and three or more circuit boards may be connected by the conductor plate 140.
  • FIGS. 27 to 32 are cross-sectional views of the electronic component according to the present embodiment during manufacture.
  • the same elements as those described in the sixth embodiment are denoted by the same reference numerals as those in the sixth embodiment, and the description thereof is omitted below.
  • a multilayer circuit board 110 and a conductor plate 100 are prepared.
  • the conductive plate 100 has a convex pattern 100w formed on one main surface 100x.
  • the convex pattern 100z includes, in addition to the protrusion 100a described in the sixth embodiment (see FIG. 17), two levels of the first convex portion 100b and the second convex portion 100c having different heights.
  • the conductor plate 100 and the multilayer circuit board 110 are aligned so that the protrusion 100a is positioned above the via hole 91a.
  • the protrusion 100a is inserted into the recess 98a of the wiring pattern 98 reflecting the shape of the via hole 91a, and the conductor plate 100 is fixed to the circuit board 110.
  • a capillary layer is used to fill the gap between the multilayer circuit board 110 and the conductor plate 100 with a thermosetting resin without gaps, thereby forming a resin layer 103.
  • the material of the resin layer 103 is not particularly limited, but in this embodiment, the resin layer 103 is made of any material such as an epoxy resin, a silicone resin, a cyanate resin, a polyolefin resin, an acrylic resin, and benzocyclobutene. Form.
  • the resin layer 103 is heated and cured.
  • the other main surface 100y of the conductor plate 100 is polished with a grindstone 233 until the surface of the resin layer 103 appears, and the convex pattern 100w is left on the resin layer 103 as the conductor pattern 100z. Note that this step may be performed by CMP or grinding instead of polishing.
  • the process proceeds to a step of joining the solder bumps of the semiconductor element on the conductor pattern 100z, but the polished surface immediately after the polishing as described above is in a state in which the melted solder is easily spread. Therefore, when solder bumps are to be bonded onto the conductor pattern 100z in this state, there is a possibility that the adjacent conductor patterns 100z may be electrically short-circuited by the solder that has spread. In addition, when the solder spreads in this manner, the amount of solder at the portion where the solder bumps abut on the conductor pattern 100z is insufficient, and the solder bump and the conductor pattern 100z may be electrically opened.
  • thermosetting resin coating 118 is formed so as to cover the upper surfaces of the resin layer 103 and the conductor pattern 100z.
  • the material of the thermosetting resin is not particularly limited, but it is preferable to employ an adhesive thermosetting resin from the viewpoint of increasing the adhesive strength between a semiconductor element and a multilayer circuit board 110 described later.
  • thermosetting resins include epoxy resins, silicone resins, cyanate resins, polyolefin resins, acrylic resins, and benzocyclobutene.
  • a semiconductor element 115 is prepared above the multilayer circuit board 110 and the semiconductor element 115 is lowered toward the multilayer circuit board 110.
  • the main surface of the semiconductor element 115 is provided with a protruding electrode 117 made of a low melting point metal such as a solder bump.
  • the protruding electrode 117 pushes the coating film 118 away and comes into contact with the conductor pattern 100z.
  • the coating film 118 and the protruding electrode 117 are heated to a temperature higher than both the curing temperature of the coating film 118 and the melting point of the protruding electrode 117. Thereby, the coating film 118 can be thermally cured while preventing the molten protruding electrode 117 from spreading in the lateral direction.
  • the molten bump electrode 117 can be prevented from spreading by the resin coating film 118, so that the adjacent conductor patterns 100 z are electrically short-circuited by the bump electrode 117. Can be prevented.
  • the bump electrode 117 does not wet and spread, the shortage of solder in the portion of the conductor pattern 100z where the bump electrode 117 abuts can be solved, and the risk of the bump electrode 117 and the conductor pattern 100z becoming electrically open is reduced. it can.
  • the coating film 118 has adhesiveness, the mechanical connection strength between the multilayer circuit board 110 and the semiconductor element 115 can be reinforced by the coating film 118.
  • the convex pattern 100w that is the basis of the conductor pattern 100z has the first convex portion 100b and the second convex portion 100c having different heights. Due to the difference in height, two types of portions having different thicknesses are formed in the conductor pattern 100z as follows.
  • FIG. 33 is an enlarged plan view of the electronic device 119
  • FIG. 34 is a cross-sectional view taken along the line II of FIG.
  • the conductor pattern 100z has a first portion 100f and a second portion 100e.
  • the second portion 100e is formed due to the first convex portion 100b of the convex pattern 100w, and the first portion 100f formed due to the second convex portion 100c. Thicker than.
  • the protruding electrode 117 is joined on the second portion 100e of the conductor pattern 100z.
  • the protruding electrode 117 includes a low melting point metal such as solder, a compound layer 100g made of a compound of the low melting point metal and the conductor pattern 100z is formed on the second portion 100e.
  • the compound layer 100g having a crystal structure different from that of the surrounding conductor pattern 100z shrinks during the formation process, and cracks are easily formed between the compound layer 100g and the surrounding conductor pattern 100z.
  • the formation site of the crack is the second portion 100e immediately below the protruding electrode 117. Since the second portion 100e is formed thicker than the first portion 100f, even if a crack is formed, the second portion 100e is not divided in the direction perpendicular to the substrate by the crack. Thus, the conductor pattern 100z is not disconnected.
  • FIG. 35 is a cross-sectional view of an electronic device according to a comparative example.
  • the second portion 100e is not formed in the conductor pattern 100z, and the conductor pattern 100z is formed as thin as the first portion 100f.
  • a crack C resulting from the difference in crystal structure between the compound layer 100g and the surrounding conductor pattern 100z is formed in the conductor pattern 100z. Since the conductor pattern 100z according to the present example is entirely formed as thin as the first portion 100f described above, the crack C crosses the conductor pattern 100z in the direction perpendicular to the substrate, and the conductor pattern 100z is disconnected. End up.
  • 36 to 40 are cross-sectional views of the conductor plate mold in the middle of manufacturing.
  • a first photoresist 71 is applied to the entire upper surface of the silicon substrate 70 and baked to be in a semi-cured state.
  • a first exposure mask 72 on which a mask pattern (not shown) made of a light-shielding film such as a chromium film is formed is disposed above the silicon substrate 70. Then, the first photoresist 71 is exposed by irradiating the first photoresist 71 with exposure light through the first exposure mask 72.
  • the first photoresist 71 may be exposed using an exposure apparatus such as a stepper instead of arranging the exposure mask 72 above the silicon substrate 70 as described above.
  • the first photoresist 71 is developed to form a window 71a, and the silicon substrate 70 is dry-etched by RIE (ReactiveReIon Etching) through the window 71a to obtain a silicon substrate.
  • RIE reactiveReIon Etching
  • the dry etching conditions are not particularly limited, but in this embodiment, a mixed gas of a reactive gas and an inert gas is used as an etching gas.
  • a mixed gas of a reactive gas and an inert gas is used as an etching gas.
  • the reactive gas any fluorine-based gas of F 2 , SF 6 , CF 4 , and C 4 F 8 can be used.
  • Cl 2 or H 2 may be used as the reactive gas.
  • An example of the inert gas is argon gas.
  • wet etching using an etching solution such as hydrofluoric acid or KOH may be performed.
  • the first photoresist 71 is removed.
  • the second photoresist 73 is baked to be in a semi-cured state.
  • a second exposure mask 74 is disposed above the silicon substrate 70, and the second photoresist 73 is irradiated with exposure light through the second exposure mask 74. Then, as shown in FIG. As a result, a mask pattern (not shown) made of a light shielding film such as a chromium film formed on the second exposure mask 74 is projected onto the second photoresist 73, and the second photoresist 73 is exposed. Become.
  • the second photoresist 73 is developed to form a window 73a, and the silicon substrate 70 is dry-etched by RIE through the window 73a. As a result, a second groove 70b deeper than the first groove 70a is formed in the silicon substrate 70.
  • the etching gas used in this etching is a mixed gas of a reactive gas and an inert gas, as in the case of forming the first groove 70a.
  • a reactive gas a fluorine-based gas of F 2 , SF 6 , CF 4 , and C 4 F 8 , Cl 2 or H 2 is used.
  • argon gas is used as the inert gas.
  • the second photoresist 73 is removed to obtain a matrix 77 as shown in FIG.
  • a metal layer is formed on the mother die 77 so as to fill the first and second grooves 70a and 70b, and a first child die 78 made of this metal layer is formed.
  • the metal layer is, for example, a nickel layer formed by electrolytic plating.
  • the first child mold 78 is molded with resin, and the second child mold made of the resin is used. Get 80.
  • the first daughter mold 80 may be molded by electroforming nickel to produce a second daughter mold.
  • the second child mold 80 is removed from the first child mold 78.
  • the conductor plate 14 for example, electroless copper plating and electrolytic copper plating are performed in this order on the surface of the second child mold 80. Then, by removing these plating films from the second child mold 80, the conductor plate 14 made of copper can be produced.
  • a plurality of conductor plates 14 can be produced with the same shape and the same quality from one second sub-type 80, and the conductor plates 14 can be mass-produced at low cost.
  • Second Example This example relates to a method of manufacturing a mold of a conductor plate 34 having a conical tip protrusion 34a as shown in FIG.
  • 41 to 43 are cross-sectional views of the conductive plate mold in the middle of manufacturing.
  • the steps of FIGS. 36 (a) to 38 (b) described in the first example are performed, so that the first is formed on the silicon substrate 70 as shown in FIG. 41 (a).
  • the second grooves 70a and 70b are formed.
  • a metal mask 81 having an opening 81 a is disposed above the second photoresist 73. Then, the silicon substrate 70 and the metal mask 81 are aligned so that the window 81 a is positioned above the window 73 a of the second photoresist 73.
  • the silicon substrate 70 under the window 81a of the metal mask 81 is dry-etched by RIE.
  • a mixed gas of a reactive gas and an inert gas is used as an etching gas.
  • the reactive gas any fluorine-based gas of F 2 , SF 6 , CF 4 , and C 4 F 8 can be used.
  • Cl 2 or H 2 may be used as the reactive gas.
  • An example of the inert gas is argon gas.
  • the second photoresist 73 is removed to complete the mother die 85.
  • the conductor plate 34 (FIG. 6A) is formed.
  • a child mold 86 made of resin or electroforming is completed.
  • the conductor plate 34 In producing the conductor plate 34, electroless copper plating and electrolytic copper plating are performed in this order on the surface of the child mold 86. Then, by removing these plating films from the child mold 86, the conductor plate 34 made of copper can be produced.
  • the bottom surface of the groove 70b is tapered by reducing the flow rate ratio of the reactive gas in the etching process of FIG. 42A compared with the case of forming the second groove 70b. Can be. This makes it possible to form a groove 86a corresponding to the conical tip protrusion 34a (see FIG. 6A) in the child mold 86 shown in FIG.
  • 44 to 48 are cross-sectional views of the conductive plate mold in the middle of its manufacture.
  • a positive first resist layer 151 is formed on a silicon substrate 150, and the first resist layer 151 is baked to be in a semi-cured state. .
  • a negative second resist layer 152 is further formed on the first resist layer 151, and the second resist layer 152 is baked to be in a semi-cured state.
  • exposure light is irradiated to the second resist layer 152 through the window 153a of the light-shielding first exposure mask 153, and the photosensitive portion 152a is applied to the second resist layer 152.
  • an upper resist pattern 152b is formed on the first resist layer 151 as shown in FIG. .
  • a developing solution at the time of development a developing solution in which only the non-photosensitive second resist layer 152 is dissolved and the first resist layer 151 is not dissolved is used.
  • the layer 151 remains on the silicon substrate 150.
  • exposure light is irradiated to the first resist layer 151 through the window 155a of the light-shielding second exposure mask 155, and the photosensitive portion 151a is applied to the first resist layer 151.
  • the lower resist pattern 151b as shown in FIG. 46A is formed by removing the photosensitive portion 151a by development.
  • the upper resist pattern 152b is not removed by the development.
  • a metal layer is formed on each of the resist patterns 151b and 152b, and a matrix 160 made of the metal layer is formed.
  • the metal layer is, for example, a nickel layer formed by electroplating.
  • the mother die 160 is peeled off from the silicon substrate 150 as shown in FIG.
  • the mother die 160 is molded with a resin to obtain a child die 161 made of the resin.
  • the child mold 161 may be produced by taking the mold 160 by electroforming nickel.
  • the child die 161 is removed from the mother die 160.
  • the conductor plate 14 for example, after electroless copper plating and electrolytic copper plating are performed in this order on the surface of the child die 161, these plating films are removed from the child die 161, and the conductor plate 14 made of copper is removed. Can be made.
  • 49 to 51 are cross-sectional views in the middle of manufacturing the conductor plate according to this example.
  • a child die 161 manufactured according to the third example of the tenth embodiment is prepared.
  • a second child die 80 produced in the first example of the tenth embodiment or a child die 86 produced in the second example of the tenth embodiment may be prepared.
  • a titanium nitride film is formed as a copper diffusion prevention film 170 on the mold surface 161a of the child mold 161 to a thickness of about 100 nm by sputtering.
  • the copper diffusion prevention film 170 is not limited to a titanium nitride film.
  • the copper diffusion preventing film 170 any one of a silicon nitride film, a titanium film, a tantalum film, and a tantalum nitride film can be formed.
  • an organic release agent layer is formed on the die surface 161a of the child die 161 before the copper diffusion prevention film 170 is formed. It may be formed to a thickness of several nm to 10 nm.
  • a titanium film having a thickness of about 100 nm and a copper film having a thickness of about 500 nm are formed in this order as a seed layer 171 on the copper diffusion prevention film 170 by a sputtering method. .
  • the thickness of the copper plating layer 172 is not limited, in this embodiment, the copper plating layer 172 is formed to a thickness of about 10 ⁇ m or more from the upper surface of the child die 161.
  • the conductor plate 100 including the copper plating layer 172, the seed layer 171 and the copper diffusion prevention film 170 can be obtained as shown in FIG. .
  • the copper diffusion prevention film 170 is formed on the mold surface 161a of the child mold 161 as shown in FIG. 49B.
  • the method of forming the copper diffusion prevention film 170 is not limited to this.
  • the conductor plate 100 may be formed without forming the copper diffusion prevention film 170, and the copper diffusion prevention film 170 may be formed on the surface of the conductor plate 100 by sputtering after the completion of the conductor plate 100.
  • FIG. 52 is an enlarged cross-sectional view of an electronic component manufactured according to FIGS. 27 to 32 of the ninth embodiment using the conductor plate 100 provided with the copper diffusion prevention film 170 according to the present embodiment.
  • the copper diffusion prevention film 170 is also formed on the conductor pattern 100z. Thereby, the copper of the conductor pattern 100z is prevented from diffusing into the resin layer 103, and the adjacent conductor patterns 100z can be well insulated by the resin layer 103.

Abstract

【課題】電子部品とその製造方法において、従来よりも微細な導体パターンを形成すること。 【解決手段】透明支持基材１１の上に樹脂層１３を形成する工程と、一方の主面１４ｘにパターン１４ｗが形成された導体プレート１４を樹脂層１３に押し当て、該樹脂層１３にパターン１４ｗを埋め込む工程と、樹脂層１３が現れるまで導体プレート１４の他方の主面１４ｙに対して研磨、CMP、又は切削を行い、パターン１４ｗを樹脂層１３に導体パターン１４ｚとして残す工程とを有する電子部品の製造方法による。

Description

電子部品とその製造方法
　本発明は、電子部品とその製造方法に関する。
　LSI等の半導体素子は微細化の一途を辿っており、出荷される製品の中にはサブミクロンレベルの配線幅を有するものもある。
　これに対し、半導体素子を実装するための回路基板では、配線幅が最小でも１０数μm程度に留まっており、半導体素子と比べて２桁も大きな配線幅となっている。電子機器の高速度化や携帯機器の更なる小型化を実現するには、回路基板に半導体素子を高密度に実装しなければならず、そのためにも回路基板における配線幅の縮小化が望まれる。
　回路基板における配線の形成方法としては、サブトラクト法、セミアディティブ法、及びインプリント法等が知られている。
　このうち、サブトラクト法は、レジストパターンをマスクにしながら導電膜をウエットエッチングすることにより配線を形成するものである。この方法では、エッチングが等方的に進行するため微細な配線の形成には不利であり、最小でも３５μm程度の配線幅しか実現できない。
　また、セミアディティブ法では、絶縁層上にシード層を形成した後、その上にめっきレジストを形成し、シード層に給電を行いながらめっきレジストの開口内に電解めっきにより導電膜を形成する。そして、めっきレジストを除去した後にシード層をウエットエッチングすることにより、エッチングされずに残った導電膜よりなる配線が形成される。
　そのようなセミアディティブ法によれば、サブトラクト法と比較して配線幅を縮小することができる。但し、配線幅が５μm程度となると、安定した形状に配線を形成するのが困難になると共に、配線と下地との密着性が劣化する。そのため、セミアディティブ法は、幅が１０μmよりも広い配線の形成に使用されることが多い。
　これに対し、インプリント法は、導体プレート（スタンパ）の表面の凹凸を樹脂層に印刻することにより、樹脂層に配線溝やホールを形成するものである。配線溝を形成した後は、配線溝にめっき法等により導電膜を形成し、樹脂層上の余分な導電膜をCMP(Chemical Mechanical Polishing)等により除去し、配線溝内に配線を形成する。
　しかしながら、微細で複雑な形状の配線を形成する場合にインプリント法を用いると、樹脂層から導体プレートを剥離させるときに、樹脂層の一部が導体プレートに付着し、配線溝が欠損してしまうという問題がある。更に、導体プレートを何度も使用している間に、導体プレートに形成されている配線形状の凹凸が変形するという問題もインプリント法にはある。
特開２００７－３６２１７号公報 特開２００６－１００４６３号公報 特開２００５－５７２１号公報 特開２００６－３０３４３８号公報 特開２００８－８４９５８号公報
　電子部品とその製造方法において、従来よりも微細な導体パターンを形成することを目的とする。
　以下の開示の一観点によれば、下地の上に樹脂層を形成する工程と、一方の主面にパターンが形成された導体プレートを前記樹脂層に押し当て、該樹脂層に前記パターンを埋め込む工程と、前記樹脂層が現れるまで前記導体プレートの他方の主面に対して研磨、CMP、又は切削を行い、前記パターンを前記樹脂層に導体パターンとして残す工程とを有する電子部品の製造方法が提供される。
　また、その開示の他の観点によれば、導体プレートの一方の主面に形成されたパターンを、下地の電極パッドに接続する工程と、前記導体プレートと前記下地との間に樹脂を注入して樹脂層を形成する工程と、前記樹脂層が現れるまで前記導体プレートの他方の主面に対して研磨、CMP、又は切削を行い、前記パターンを前記樹脂層に導体パターンとして残す工程とを有する電子部品の製造方法が提供される。
　そして、その開示の別の観点によれば、一方の主面に凹部が形成された複数の下地を並べる工程と、前記下地の各々の前記凹部に、導体プレートの一方の主面に形成されたパターンの突起を嵌入することにより、前記複数の下地を前記導体プレートにより繋ぐ工程と、前記複数の下地のそれぞれの主面上に樹脂層を形成する工程と、前記樹脂層が現れるまで前記導体プレートの他方の主面に対して研磨、CMP、又は切削を行い、前記パターンを前記樹脂層に導体パターンとして残す工程とを有する電子部品の製造方法が提供される。
　また、その開示の更に他の観点によれば、下地と、前記下地の上に形成された電極パッドと、前記下地と前記電極パッドの上に形成された樹脂層と、前記電極パッドの上の前記樹脂層に埋め込まれた導体パターンとを有し前記導体パターンと前記電極パッドとが低融点金属を介して接合された電子部品が提供される。
　そして、その開示の更に別の観点によれば、下地と、前記下地の上に形成された電極パッドと、前記下地と前記電極パッドの上に形成された樹脂層と、前記樹脂層に埋め込まれ、前記電極パッドに当接した突起を備えた導体パターンとを有し、前記突起の先端が、前記電極パッドの上面において横方向に潰れた電子部品が提供される。
図１（ａ）、（ｂ）は、第１実施形態に係る電子部品の製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、第１実施形態に係る電子部品の製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、第２実施形態に係る電子部品の製造途中の断面図（その１）である。 図４（ａ）、（ｂ）は、第２実施形態に係る電子部品の製造途中の断面図（その２）である。 図５（ａ）、（ｂ）は、第３実施形態に係る電子部品の製造途中の断面図（その１）である。 図６（ａ）、（ｂ）は、第３実施形態に係る電子部品の製造途中の断面図（その２）である。 図７は、第３実施形態に係る電子部品の製造途中の断面図（その３）である。 図８（ａ）、（ｂ）は、第４実施形態に係る電子部品の製造途中の断面図（その１）である。 図９（ａ）、（ｂ）は、第４実施形態に係る電子部品の製造途中の断面図（その２）である。 図１０（ａ）、（ｂ）は、第４実施形態に係る電子部品の製造途中の断面図（その３）である。 図１１（ａ）、（ｂ）は、第５実施形態に係る電子部品の製造途中の断面図（その１）である。 図１２（ａ）、（ｂ）は、第５実施形態に係る電子部品の製造途中の断面図（その２）である。 図１３（ａ）、（ｂ）は、第５実施形態に係る電子部品の製造途中の断面図（その３）である。 図１４（ａ）、（ｂ）は、第５実施形態に係る電子部品の製造途中の断面図（その４）である。 図１５（ａ）、（ｂ）は、第５実施形態に係る電子部品の製造途中の断面図（その５）である。 図１６（ａ）、（ｂ）は、第５実施形態に係る電子部品の製造途中の断面図（その６）である。 図１７は、第６実施形態に係る電子部品の製造途中の断面図（その１）である。 図１８は、第６実施形態に係る電子部品の製造途中の断面図（その２）である。 図１９は、第６実施形態に係る電子部品の製造途中の断面図（その３）である。 図２０は、第６実施形態に係る電子部品の製造途中の断面図（その４）である。 図２１（ａ）、（ｂ）は、第７実施形態に係る電子部品の製造途中の断面図（その１）である。 図２２（ａ）、（ｂ）は、第７実施形態に係る電子部品の製造途中の断面図（その２）である。 図２３（ａ）、（ｂ）は、第８実施形態に係る電子部品の製造途中の断面図（その１）である。 図２４（ａ）、（ｂ）は、第８実施形態に係る電子部品の製造途中の断面図（その２）である。 図２５は、第８実施形態に係る電子部品の製造途中の断面図（その３）である。 図２６（ａ）、（ｂ）は、第８実施形態に係る電子部品の別の製造方法について示す断面図である。 図２７は、第９実施形態に係る電子部品の製造途中の断面図（その１）である。 図２８は、第９実施形態に係る電子部品の製造途中の断面図（その２）である。 図２９は、第９実施形態に係る電子部品の製造途中の断面図（その３）である。 図３０は、第９実施形態に係る電子部品の製造途中の断面図（その４）である。 図３１は、第９実施形態に係る電子部品の製造途中の断面図（その５）である。 図３２は、第９実施形態に係る電子部品の製造途中の断面図（その６）である。 図３３は、第９実施形態に係る電子装置の拡大平面図である。 図３４は、図３３のI－I線に沿う断面図である。 図３５は、比較例に係る電子装置の断面図である。 図３６（ａ）、（ｂ）は、第１０実施形態の第１例に係る導体プレートの型の製造途中の断面図（その１）である。 図３７（ａ）、（ｂ）は、第１０実施形態の第１例に係る導体プレートの型の製造途中の断面図（その２）である。 図３８（ａ）、（ｂ）は、第１０実施形態の第１例に係る導体プレートの型の製造途中の断面図（その３）である。 図３９（ａ）、（ｂ）は、第１０実施形態の第１例に係る導体プレートの型の製造途中の断面図（その４）である。 図４０（ａ）、（ｂ）は、第１０実施形態の第１例に係る導体プレートの型の製造途中の断面図（その５）である。 図４１（ａ）、（ｂ）は、第１０実施形態の第２例に係る導体プレートの型の製造途中の断面図（その１）である。 図４２（ａ）、（ｂ）は、第１０実施形態の第２例に係る導体プレートの型の製造途中の断面図（その２）である。 図４３は、第１０実施形態の第２例に係る導体プレートの型の製造途中の断面図（その３）である。 図４４は、第１０実施形態の第３例に係る導体プレートの型の製造途中の断面図（その１）である。 図４５は、第１０実施形態の第３例に係る導体プレートの型の製造途中の断面図（その２）である。 図４６は、第１０実施形態の第３例に係る導体プレートの型の製造途中の断面図（その３）である。 図４７は、第１０実施形態の第３例に係る導体プレートの型の製造途中の断面図（その４）である。 図４８は、第１０実施形態の第３例に係る導体プレートの型の製造途中の断面図（その５）である。 図４９（ａ）、（ｂ）は、第１１実施形態に係る導体プレートの製造途中の断面図（その１）である。 図５０（ａ）、（ｂ）は、第１１実施形態に係る導体プレートの製造途中の断面図（その２）である。 図５１（ａ）、（ｂ）は、第１１実施形態に係る導体プレートの製造途中の断面図（その３）である。 図５２は、第１１実施形態に係る導体プレートを利用して作製した電子装置の拡大断面図である。
　以下に、添付図面を参照しながら、各実施形態について詳細に説明する。
　（１）第１実施形態
　図１～図２は、本実施形態に係る電子部品の製造途中の断面図である。
　本実施形態では、電子部品として回路基板を以下のようにして作製する。
　まず、図１（ａ）に示すように、ガラス基板のような透明支持基板１１の上に接着層１２を形成する。その接着層１２としては、紫外線の照射によって接着力が低下するUVテープや、加熱によって接着力が低下する熱発泡粘着フィルム等を使用するのが好ましい。
　次いで、接着層１２の上に、熱硬化性樹脂又は熱可塑性樹脂を塗布し、これらの材料よりなる第１の樹脂層１３を例えば１０～２０μm程度の厚さに形成する。但し、この厚さは、後述する導体プレートの凸パターンの高さに応じて設定されるものである。
　第１の樹脂層１３として使用し得る熱硬化性樹脂としては、例えば、エポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等がある。
　これらの熱硬化性樹脂を使用する場合は、第１の樹脂層１３を形成した後に、加熱により第１の樹脂層１３を半硬化（Bステージ）の状態にするのが好ましい。
　また、このように樹脂を塗布する代わりに、予め半硬化（Bステージ）の状態に形成したフィルムを第１の樹脂層１３として接着層１２上に貼り付けてもよい。
　その後に、一方の主面１４ｘに凸パターン１４ｗが形成された第１の導体プレート１４を第１の樹脂層１３の上に配置し、透明支持基板１１と第１の導体プレート１４との位置合わせを行う。
　第１の導体プレート１４の材料は特に限定されない。本実施形態では、配線抵抗の低減に有用な銅又は銅合金を第１の導体プレート１４の材料として使用する。
　また、第１の導体プレート１４の凸パターン１４ｗは、図示のように高さの異なる二水準の第１及び第２の凸部１４ａ、１４ｂを有する。
　次いで、図１（ｂ）に示すように、減圧雰囲気下において第１の樹脂層１３に第１の導体プレート１４を押し当て、第１の樹脂層１３に凸パターン１４ｗを埋め込む。
　このとき、上記のように第１の樹脂層１３を半硬化の状態としたので、第１の導体プレート１４を第１の樹脂層１３に押し当てるときに第１の樹脂層１３が流動し、第１の樹脂層１３に凸パターン１４ｗを隙間なく埋め込むことが可能となる。
　また、第１の樹脂層１３として熱可塑性樹脂を使用する場合には、第１の導体プレート１４の押し当てと同時に第１の樹脂層１３を加熱することにより、加熱によって軟化した第１の樹脂層１３に凸パターン１４ｗを容易に埋め込むことが可能となる。
　更に、本工程を減圧雰囲気下において行うことにより、第１の樹脂層１３と第１の導体プレート１４との間に空気が入り込んでこれらの間に隙間が発生するのを防止できる。
　そして、このような凸パターン１４ｗの埋め込みにより、第１の凸部１４ａが第１の樹脂層１３の底面に到達する一方、第２の凸部１４ｂは第１の樹脂層１３の途中の深さまで埋め込まれる。
　その後、第１の樹脂層１３が熱硬化性樹脂の場合には加熱により第１の樹脂層１３を硬化する。そして、第１の樹脂層１３が熱可塑性樹脂の場合には、第１の樹脂層１３を冷却して硬化する。
　続いて、図２（ａ）に示すように、第１の樹脂層１３の表面が現れるまで第１の導体プレート１４の他方の主面１４ｙに対して研磨、CMP、又は切削を行うことで、凸パターン１４ｗを第１の樹脂層１３に第１の導体パターン１４ｚとして残す。なお、製造コストの低減という観点からすると、研磨やCMPよりもプロセスコストの安い切削により本工程を行うのが好ましい。また、切削には、研磨やCMPよりも高速で処理できるという利点もある。
　その後に、透明支持基板１１を介して接着層１２に紫外線を照射することにより接着層１２の接着力を低下させ、透明支持基板１１から第１の樹脂層１３を剥離する。なお、接着層１２として熱発泡フィルムを使用する場合には、加熱によって接着層１２の接着力を低下させればよい。そのような熱発泡フィルムとしては、熱硬化性の第１の樹脂層１３を熱硬化させるときの熱によって剥離性に影響が出ないものを選択するのが好ましい。
　以上により、図２（ｂ）に示すように、第１の樹脂層１３内に第１の導体パターン１４ｚを形成してなる回路基板１０の基本構造が完成したことになる。
　その第１の導体パターン１４ｚのうち、第１の凸部１４ａ（図１（ｂ）参照）に相当する部分は導体プラグとして機能し、第２の凸部１４ｂに対応する部分は配線として機能する。
　ここまでの工程により、本実施形態に係る電子部品の製造方法の主要工程が終了したことになる。
　上記した本実施形態によれば、第１の導体プレート１４の凸パターン１４ｗ自身を第１の導体パターン１４ｚとして利用するので、インプリント法のように第１の樹脂層１３から第１の導体プレート１４を剥離する必要がない。
　そのため、第１の導体プレート１４の剥離時に第１の樹脂層１３の一部が欠損するというインプリント法の問題を克服することができ、最小の配線幅が１μm程度の微細な配線を高い歩留まりで形成することが可能となる。
　しかも、第１の導体パターン１４ｚの形成にあたっては、めっき法により導電膜を形成したりフォトリソグラフィにより導電膜をパターニングしたりする工程が不要となるので、サブトラクト法やセミアディティブ法と比較して製造コストが安価になる。
　（２）第２実施形態
　図３～図４は、本実施形態に係る電子部品の製造途中の断面図である。なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　第１実施形態では、図２（ｂ）に示したように、一層の第１の導体パターン１４ｚを備えた回路基板１０を作製したが、本実施形態では以下のようにして二層の導体パターンが積層された回路基板を作製する。
　その回路基板を作製するには、まず、第１実施形態で説明した図１（ａ）～図２（ａ）の工程を行う。
　次いで、図３（ａ）に示すように、第１の樹脂層１３と第１の導体パターン１４ｚのそれぞれの上に、熱硬化性の第２の樹脂層１７を形成する。そして、この第２の樹脂層１７を加熱することにより半硬化の状態とする。
　なお、第２の樹脂層１７として使用し得る熱硬化性樹脂としては、第１実施形態で説明したように、エポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等がある。
　また、これらの熱硬化性樹脂に代えて、熱可塑性樹脂を使用してもよい。
　その後に、一方の主面１８ｘに凸パターン１８ｗが形成された第２の導体プレート１８を第２の樹脂層１７の上方に配置し、透明支持基板１１と第２の導体プレート１８との位置合わせを行う。
　その第２の導体プレート１８は、例えば銅や銅合金よりなり、配線形状の凸部１８ｃの他に、第１及び第２の突起１８ａ、１８ｂを有する。
　このうち、第１の突起１８ａは先の尖った錐状先端を有しているのに対し、第２の突起１８ｂの先端は平坦であり、その幅は第１の突起１８ａや凸部１８ｃといった凸パターン１８ｗの他の部位の幅よりも広く、例えば１００～数１００μmの幅を有する。
　次いで、図３（ｂ）に示すように、半硬化の状態にある第２の樹脂層１７に第２の導体プレート１８を押し当て、第２の樹脂層１７に凸パターン１８ｗを埋め込み、各突起１８ａ、１８ｂをその下の第１の導体パターン１４ｚに当接させる。
　このとき、点線円内に示すように、第１の突起１８ａは、下地の第１の導体パターン１４ｚと当接したことでその錐状先端が変形して基板横方向に広がる。そのように変形した錐状先端は、製造途中で導体プレート１８が第２の樹脂層１７から脱落するのを防止する機能を有すると共に、第１の導体パターン１４ｚと凸パターン１８ｗとの接触面積を拡大する機能を有する。
　一方、第２の突起１８ｂは、第１の突起１８ａよりも広い接触面積で下地の第１の導体パターン１４ｚや第１の樹脂層１３と当接することにより、凸パターン１８ｗが所要の深さ以上に過剰に第２の樹脂層１７に埋め込まれるのを阻止するように機能する。
　その後に、第２の樹脂層１７を加熱して硬化させる。
　なお、第２の樹脂層１７の材料として熱可塑性樹脂を用いる場合には、加熱により第２の樹脂層１７を軟化させるのと同時に第２の樹脂層１７に凸パターン１８ｗを埋め込むのが好ましい。この場合は、凸パターン１８ｗを埋め込んだ後に第２の樹脂層１７を冷却して硬化させることになる。
　続いて、図４（ａ）に示すように、第２の樹脂層１７の表面が現れるまで第２の導体プレート１８の他方の主面１８ｙに対して研磨、CMP、又は切削を行うことにより、凸パターン１８ｗを第２の樹脂層１７に第２の導体パターン１８ｚとして残す。
　この後に、第１実施形態と同様に紫外線照射又は加熱により接着層１２の接着力を低下させ、透明支持基板１１から第１の樹脂層１３を剥離する。
　これにより、図４（ｂ）に示すように、第１の導体パターン１４ｚと第２の導体パターン１８ｚとが積層された回路基板２０の基本構造が完成したことになる。
　その回路基板２０では、既述の突起１８ａ、１８ｂが、上下の導体パターン１４ｚ、１８ｚ同士を電気的に接続する導体プラグとなる。また、凸部１８ｃは、第２の樹脂層１７に埋め込まれた配線となる。
　以上説明した本実施形態によれば、樹脂層への凸パターンの埋め込みを二回行うことにより、微細な配線を上下に積層してなる回路基板２０を形成することが可能となる。
　また、図３（ｂ）に示したように、第１の突起１８ａの先端を錐状にしたので、該先端が第１の導体パターン１４ｚの上面に当接したときにその先端形状が潰れて横方向に広がり、第２の導体プレート１８が第２の樹脂層１７から抜け落ち難くなる。しかも、このように突起１８ａの先端が広がることで、第１の導体パターン１４ｚと第２の導体パターン１８ｚとの接触面積が増大し、各導体パターン１４ｚ、１８ｚ間のコンタクト抵抗を低減できる。
　更に、凸パターン１８ｗに第２の突起１８ｂを設けたので、第２の樹脂層１７に凸パターン１８ｗが過剰に埋め込まれるのを防止できる。
　特に、第２の突起１８ｂの幅を第１の突起１８ａや配線形状の凸部１８ｃよりも広くすることで、第１の突起１８ａが下地の第１の樹脂層１３等に沈み込み難くなり、凸パターン１８ｗの過剰な埋め込み防止の効果を得やすくなる。
　なお、このように第２の突起１８ｂの幅を広くすると、第２の突起１８ｂの電気抵抗が第１の突起１８ａや凸部１８ｃよりも小さくなるので、信号線よりも大電流が流れる電源線や接地線として第２の突起１８ｂを使用するのが好適である。
　また、上記では導体パターンの積層数を２層としたが、本実施形態はこれに限定されない。例えば、樹脂層１７を形成する工程（図３（ａ））、樹脂層１７に凸パターン１８ｗを埋め込む工程（図３（ｂ））、及び樹脂層１７に導体パターン１８ｚを残す工程（図４（ａ））を所要回数繰り返し、導体パターンの積層数を３層以上にしてもよい。
　（３）第３実施形態
　図５～図７は、本実施形態に係る電子部品の製造途中の断面図である。
　第１、第２実施形態では導体プレートを利用して電子部品として回路基板を作製したが、本実施形態では、既に用意されている回路基板上に以下のように導体パターンを形成する。
　まず、図５（ａ）に示すように、樹脂基材３１の表面に例えば５～１０μm程度の厚さの銅膜等よりなる電極パッド３２が形成された回路基板３０を用意する。
　なお、樹脂基材３１に代えて、絶縁層と配線層とが交互に複数形成されたビルドアップ基板を用いてもよい。
　次いで、図５（ｂ）に示すように、回路基板３０の上に熱硬化性樹脂を塗布することにより、例えば１０～２０μmの樹脂層３３を形成する。樹脂層３３の材料は特に限定されず、エポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等の熱硬化性樹脂を使用し得る。
　そして、樹脂層３３を形成した後に、樹脂層３３を加熱して半硬化の状態にする。
　なお、樹脂層３３の材料として、上記の熱硬化性樹脂に代えて熱可塑性樹脂を使用してもよい。
　次いで、図６（ａ）に示すように、一方の主面３４ｘに凸パターン３４ｗが形成された導体プレート３４を樹脂層３３の上方に配置し、回路基板３０と導体プレート３４との位置合わせを行う。
　その凸パターン３４ｗは、第２実施形態と同様に、錐状先端を有する第１の突起３４ａと、先端が平坦な第２の突起３４ｂとを有する。
　また、導体プレート３４の材料としては、配線抵抗の低減に有用な銅や銅合金を用いるのが好ましい。
　そして、図６（ｂ）に示すように、半硬化の状態にある樹脂層３３に導体プレート３４を押し当て、樹脂層３３に凸パターン３４ｗを埋め込む。これにより、第１の突起３４ａが電極パッド３２に当接してその先端が変形し、樹脂層３３から導体プレート３４が脱落する危険性が低減されると共に、電極パッド３２と凸パターン３４ｗとの接触面積が拡大する。
　また、第２の突起３２ｂが下地の樹脂基材３１に当接することにより、導体プレート３４の過度な埋め込みが防止される。
　その後に、樹脂層３３を加熱して硬化させる。
　なお、樹脂層３３の材料として熱硬化性樹脂を利用する場合には、加熱により樹脂層３３を軟化させるのと同時に樹脂層３３に凸パターン３４ｗを埋め込み、その後に樹脂層３３を冷却して硬化させるのが好ましい。
　続いて、図７に示すように、樹脂層３３の表面が現れるまで導体プレート３４の他方の主面３４ｙに対して研磨、CMP、又は切削を行うことにより、凸パターン３４ｗを樹脂層３３に導体パターン３４ｚとして残す。
　その導体パターン３４ｚのうち、第１の突起３４ａに対応する部分は導体プラグとして機能し、それ以外の部分は配線として機能する。
　以上により、本実施形態に係る電子部品の製造工程の主要工程が終了したことになる。
　上記した本実施形態によれば、樹脂層３３に埋め込まれた凸パターン３４ｗを導体パターン３４ｚとして利用するので、第１実施形態と同様の理由で樹脂基材３１上に微細な導体パターン３４ｚを形成することができる。
　なお、上記では回路基板３０の上に樹脂層３３を形成したが、樹脂層３３を形成する下地はこれに限定されない。例えば、表面に電極パッド３２が設けられた半導体素子を樹脂基材３１の代わりに使用し、その半導体素子の上に樹脂層３３を形成してもよい。その場合、導体パターン３４ｚは、半導体素子上の再配線層として使用される。
　（４）第４実施形態
　本実施形態では、第３実施形態を変形し、以下のようにして電子部品として回路基板を作製する。
　図８～図１０は、本実施形態に係る電子部品の製造途中の断面図である。なお、これらの図において第３実施形態で説明したのと同じ要素には第３実施形態と同じ符号を付し、以下ではその説明を省略する。
　まず、図８（ａ）に示すように、ガラス基板等のように上面が平坦な基板３５の上にメタルマスク３６を配置する。
　そのメタルマスク３６は、例えば厚さが２０～１００μmのステンレス板またはニッケル板よりなり、直径が板厚と同程度の開口３６ａを有する。
　次いで、図８（ｂ）に示すように、ジエチレングリコール等の有機溶媒中にSnのナノ粒子を分散させてなる低融点金属ペースト３８をメタルマスク３６上に供給した後、メタルマスク３６の表面に沿ってスキージ３７を移動させ、開口３６ａ下の基板３５に低融点金属ペースト３８を印刷する。
　なお、低融点金属ペースト３８に含まれるナノ粒子はSn粒子に限定されず、Snの融点より低い２３０℃以下の融点の金属粒子であってもよい。そのような金属粒子としては、例えば、SnAg合金やSnBi合金の粒子がある。更に、Snの有機酸を含むペーストを低融点金属ペースト３８として使用してもよい。
　続いて、図９（ａ）に示すように、第３実施形態で説明した導体プレート３４を基板３５に対向させる。そして、導体プレート３４を基板３５に向けて下降させることにより、導体プレート３４の第１の突起３４ａの先端部分に低融点金属ペースト３８を転写する。
　そして、図９（ｂ）に示すように、導体プレート３４を１５０～２５０℃程度の温度に加熱して低融点金属ペースト３８中の溶媒成分を蒸散させる。なお、導体プレート３４の加熱の仕方は特に限定されず、ホットプレートや炉を用いて導体プレート３４を加熱し得る。
　その後、図１０（ａ）に示すように、第３実施形態に従って回路基板３０上に塗布された樹脂層３３に、上記の導体プレート３４の凸パターン３４ｗを埋め込む。
　そして、凸パターン３４ｗの埋め込みと同時、若しくは凸パターン３４ｗが電極パッド３２に当接した後に、低融点金属ペースト３８を加熱して溶融させ、この低融点金属ペースト３８を介して第１の突起と電極パッド３２とを接合する。
　低融点金属ペースト３８の加熱方法は特に限定されないが、本実施形態ではホットプレート又は炉を用いて、２００～２４０℃程度の温度に低融点金属ペースト３８を加熱する。
　なお、凸パターン３４ｗを埋め込むときの樹脂層３３の状態は特に限定されないが、樹脂層３３として熱硬化性樹脂を用いる場合には、事前の加熱によって半硬化となった樹脂層３３に凸パターン３４ｗを埋め込むのが好ましい。
　また、樹脂層３３として熱硬化性樹脂を用いる場合には、凸パターン３４ｗの埋め込みと同時に加熱により樹脂層３３を軟化させるのが好ましい。その場合、樹脂層３３を軟化させるための加熱が、低融点金属ペースト３８を溶融するための加熱を兼ねてもよい。
　そして、樹脂層３３を硬化させた後、図１０（ｂ）に示すように、樹脂層３３が現れるまで導体プレート３４の他方の主面３４ｙに対して研磨、CMP、又は切削を行い、凸パターン３４ｗを樹脂層３３に導体パターン３４ｚとして残す。
　以上により、本実施形態に係る電子部品の製造工程の主要工程が終了したことになる。
　上記した本実施形態によれば、図９（ｂ）に示したように、凸パターン３４ｗの先端に低融点金属ペースト３８を固着したので、その低融点金属ペースト３８によって凸パターン３４ｗと電極パッド３２との接合強度を増加させることができる。
　更に、低融点金属ペースト３８によって凸パターン３４ｗと電極パッド３２との接触面積も拡大するので、これらの間の電気抵抗を低減することも可能となる。
　（５）第５実施形態
　第１～第４実施形態で説明したように、導体プレートの凸パターンを利用することにより微細な導体パターンを形成することができる。
　但し、微細な導体パターンが不要な層には、従来のサブトラクト法やセミアディティブ法により導体パターンを形成し得る。
　本実施形態では、そのような従来方法を併用しながら、回路基板上に半導体素子を実装してなるモジュールを電子部品として作製する。
　図１１～図１６は、本実施形態に係る電子部品の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ要素を付し、以下ではその説明を省略する。
　この電子部品を作製するには、まず、第１実施形態で説明した図１（ａ）～図２（ａ）の工程を行った後、図１１（ａ）に示すように、第１の樹脂層１３と第１の導体パターン１４ｚのそれぞれの上に、熱硬化性樹脂よりなる第２の樹脂層１７を形成する。
　その熱硬化性樹脂としては、例えば、エポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等がある。
　なお、これらの熱硬化性樹脂に代えて、熱可塑性樹脂を使用してもよい。
　そして、第２の樹脂層１７を硬化した後に、図１１（ｂ）に示すように、第２の樹脂層１７にエキシマレーザ等のレーザ光を照射して、第１の導体パターン１４ｚが露出するホール１７ａを形成する。そのホール１７ａの直径は特に限定されないが、本実施形態では２０～５０μm程度とする。
　次に、図１２（ａ）に示すように、ホール１７ａの内面と第２の樹脂層１７の上面に、スパッタ法により銅膜を０．１μm程度の厚さに形成し、その銅膜をシード層４０とする。
　なお、スパッタ法に代えて、無電解めっきによりそのシード層４０を形成してもよい。
　その後に、図１２（ｂ）に示すように、シード層４０の上に液状のフォトレジスト４１を塗布し、それをベークして半硬化の状態とする。なお、このように液状のフォトレジストを用いるのではなく、フィルム状のフォトレジスト４１をシード層４０上に貼付するようにしてもよい。
　続いて、図１３（ａ）に示すように、フォトレジスト４１を露光、現像し、フォトレジスト４１に配線形状の窓４１ａを形成する。
　次に、図１３（ｂ）に示すように、シード層４０を給電層にしながら電解めっきを行うことにより、窓４１ａ内のシード層４０上に５～３０μm程度の厚さの導電層４２を形成する。
　なお、電解めっきに代えて、蒸着法や印刷法により導電層４２を形成してもよい。このうち、印刷法を使用する場合は、銅等の導電性ナノ粒子を含有したナノペーストを窓４１ａ内のシード層４０上にインクジェット方式で印刷することで、導電層４２を形成し得る。
　その後に、図１４（ａ）に示すようにフォトレジスト４１を除去する。
　次に、図１４（ｂ）に示すように、エッチング液として過酸化水素に硫酸系の溶液を加えた薬液等を使用しながら、導電層４２が形成されていない部分のシード層４０をウエットエッチングして除去すると共に、エッチングされないシード層４０と導電層４２を第２の導体パターン４５とする。このような第２の導体パターン４５の形成方法はセミアディティブ法と呼ばれる。
　ここまでの工程により、透明支持基板１１の上には、第１及び第２の樹脂層１３、１７と第１及び第２の導体パターン１４ｚ、４５とを有する回路基板４９が形成されたことになる。
　続いて、図１５（ａ）に示すように、第２の導体パターン４５の上に接着層４７を介して素子搭載用透明支持基板４６を貼付する。この素子搭載用透明支持基板４６は、ガラス基板のような透光性のであるのが好ましい。
　また、接着層４７としては、紫外線の照射によって接着力が低下するUVテープや、加熱によって接着力が低下する熱発泡粘着フィルム等を使用するのが好ましい。
　そして、透明支持基板１１を通して接着層１２に紫外線を照射することにより接着層１２の接着力を低下させた後、図１５（ｂ）に示すように、第１の樹脂層１３から透明支持基板１１を剥離する。
　なお、接着層１２として熱発泡粘着フィルムを使用する場合は、接着層１２を加熱してその接着力を低下させ、上記のように透明支持基板１１を剥離すればよい。
　このように透明支持基板１１を剥離することで、第１の樹脂層１３の底面に第１の導体パターン１４ｚが表出することになる。
　次に、図１６（ａ）に示すように、素子搭載用透明支持基板４６を下側にし、表出している第１の導体パターン１４ｚに半導体素子５１の外部接続端子５２を接合する。外部接続端子５２は、例えば金バンプよりなり、超音波接合によって第１の導体パターン１４ｚ上に接合される。
　なお、このような超音波接合に代えて、低融点はんだや異方性導電フィルムを介して外部接続端子５２と第１の導体パターン１４ｚとを電気的に接続するようにしてもよい。
　また、素子搭載用透明支持基板４６により回路基板４９を支持しながら本工程を行うことにより、回路基板４９の撓みを抑えながらその上に半導体素子５１を接合でき、接合時の回路基板４９の操作性が向上する。
　その後、図１６（ｂ）に示すように、素子搭載用透明支持基板４６を通した紫外線照射により接着層４７の接着力を弱めた後、回路基板４９から素子搭載用支持基板４６を剥離する。
　なお、接着層４７として熱発泡フィルムを使用する場合には、加熱によって接着層４７の接着力を低下させればよい。
　以上により、回路基板４９上に半導体素子５１を搭載してなるモジュールが完成した。
　本実施形態によれば、回路基板４９のうち半導体素子５１に近い側の第１の導体パターン１４ｚを第１実施形態に従って形成したので、第１実施形態で説明した理由により第１の導体パターン１４ｚの幅を微細にすることができる。
　また、半導体素子５１よりも離れており配線幅の微細化が不要な第２の導体パターン４５については、従来から手法が確立されているセミアディティブ法により形成することで、量産工場内にある既存の製造設備を活かしてモジュールを作製することが可能となる。
　なお、回路基板４９に搭載する素子は半導体素子５１に限定されず、任意の電子素子、例えばキャパシタや抵抗素子であってもよい。
　（６）第６実施形態
　本実施形態では、多層回路基板に半導体素子を搭載してなるモジュールを以下のようにして製造する。
　図１７～図２０は、本実施形態に係る電子部品の製造途中の断面図である。
　この電子部品を製造するには、まず、図１７に示すように、多層回路基板１１０を用意する。
　その多層回路基板１１０は、複数の配線パターン９２～９８と絶縁層９１とを交互に積層してなる。このうち、各配線パターン９２～９８は例えば銅膜よりなり、絶縁層９１はエポキシ樹脂等よりなる。
　そして、この多層回路基板１１０を貫通するようにスルーホール９１ｃが形成され、その内面に形成されたスルーホール内銅めっき膜１０２により、最下層の配線パターン９２と最上層の配線パターン９８とが電気的に接続される。
　最上層の配線パターン９８は、絶縁層９１のビアホール９１ａの内面にも形成されており、このビアホール９１ａの形状を反映した凹部９８ａが配線パターン９８に形成される。
　本工程では、このようにして用意した多層回路基板１１０の最上層に熱硬化性の樹脂層１０３を形成する。
　その樹脂層１０３として使用し得る熱硬化性樹脂としては、例えばエポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等がある。
　これらの熱硬化性樹脂を使用する場合は、樹脂層１０３を形成した後に、加熱により樹脂層１０３を半硬化の状態にするのが好ましい。
　なお、このような熱硬化性樹脂に代えて、熱可塑性樹脂を使用してもよい。
　その後に、一方の主面１００ｘに凸パターン１００ｗが形成された導体プレート１００を樹脂層１０３の上方に配置し、多層回路基板１１０と導体プレート１００との位置合わせを行う。
　導体プレート１００は、例えば銅や銅合金よりなり、突起１００ａと配線形状の凸部１００ｃとを有する。このうち、突起１００ａは、図示のような先の尖った錐状先端を有していてもよい。
　次に、図１８に示すように、半硬化の状態にある樹脂層１０３に導体プレート１００を押し当て、樹脂層１０３に凸パターン１００ｗを埋め込み、突起１００ａを凹部９８ａに嵌入させ、突起１００ａを潰して凹部９８ａに密着させる。
　その後に、樹脂層１０３を加熱して硬化させる。
　なお、樹脂層１０３の材料として熱可塑性樹脂を用いる場合には、加熱により樹脂層１０３を軟化させるのと同時に樹脂層１０３に凸パターン１００ｗを埋め込むのが好ましい。この場合は、凸パターン１００ｗを埋め込んだ後に樹脂層１０３を冷却して硬化させることになる。
　また、突起１００ａを凹部９８ａに嵌入させ、突起１００ａを潰して凹部９８ａに密着させた後、導体プレート１００と多層回路基板１１０との間に樹脂１０３を注入し、樹脂１０３を加熱により硬化させてもよい。
　続いて、図１９に示すように、樹脂層１０３の表面が現れるまで導体プレート１００の他方の主面１００ｙに対して研磨、CMP、切削、又は研削を行い、凸パターン１００ｗを樹脂層１０３に導体パターン１００ｚとして残す。
　その導体パターン１００ｚの平面レイアウトは特に限定されない。例えば、最上層の配線パターン９８のうち、グランドパターンとなるものの上方に導体パターン１００ｚを形成し、これら配線パターン９８と導体パターン１００ｚとをマイクロストリップ線路構造にしてもよい。
　その後に、図２０に示すように、樹脂層１０３に表出している導体パターン１００ｚに半導体素子１１５の外部接続端子１１６を接合する。外部接続端子１１６は、例えば金バンプよりなり、超音波接合によって導体パターン１００ｚ上に接合される。
　なお、このような超音波接合に代えて、低融点はんだや異方性導電フィルムを介して外部接続端子１１６と導体パターン１００ｚとを電気的に接続するようにしてもよい。
　以上により、回路基板１１０上に半導体素子１１５を搭載してなるモジュールの基本構造が完成した。
　上記した本実施形態では、導体プレート１００の凸パターン１００ｗを利用して導体パターン１００ｚを形成し、この導体パターン１００ｚにより半導体素子１１５と多層回路基板１００とを電気的に接続する。
　これにより、半導体素子１１５の品種や世代によって外部接続端子１１６の配列が変更された場合でも、その配列に応じて導体パターン１００ｚと最上層の配線パターン９８のレイアウトを設計し直すのみで、多層回路基板１００上に半導体素子１１５を搭載できる。そのため、多層回路基板１００に大きな設計変更を行わなくても、多層回路基板１００に様々な半導体素子１１５を搭載できるようになる。
　なお、多層回路基板１００に搭載する素子は半導体素子１１５に限定されず、任意の電子素子、例えばキャパシタや抵抗素子であってもよい。
　（７）第７実施形態
　上記した第１～第６実施形態では、樹脂層を形成する工程の後に当該樹脂層に導体プレートを押し当てる工程を行ったが、本実施形態ではこれらの工程の順序を以下のように逆にする。
　図２１～図２２は、本実施形態に係る電子部品の製造途中の断面図である。
　まず、図２１（ａ）に示すように、樹脂基材１２１の表面に例えば５～１０μm程度の厚さの銅膜等よりなる電極パッド１２２が形成された回路基板１２０を用意する。
　なお、樹脂基材１２０に代えて、絶縁層と配線層とが交互に複数形成されたビルドアップ基板を用いてもよい。
　そして、導体プレート１２４を回路基板１２０の上方に配置し、回路基板１２０と導体プレート１２４との位置合わせを行う。
　その導体プレート１２４は、高さの異なる二水準の第１及び第２の凸部１２４ａ、１２４ｂが形成された凸パターン１２４ｗを一方の主面１２４ｘに有する。また、導体プレート１２４の材料としては、配線抵抗の低減に有用な銅や銅合金を用いるのが好ましい。
　ここで、凸パターン１２４ｗや電極パッド１２４の表面には自然酸化膜が形成されているので、本工程においてその自然酸化膜を除去しておくのが好ましい。自然酸化膜が厚さ１００nm程度の銅酸化膜である場合、酢酸等の有機酸やTMAH（水酸化テトラメチルアンモニウム）の希釈液に導体プレート１２４や電極パッド１２４の表面を曝すことで、その自然酸化膜を容易に除去することができる。
　次いで、図２１（ｂ）に示すように、窒素等の不活性ガスの雰囲気中において、導体プレート１２４と電極パッド１２２とを加熱しながら、電極パッド１２２に導体プレート１２４を押し当てる。
　このときの加熱温度や押圧力は特に限定されないが、本実施形態では、加熱温度を２００℃、押圧力を数１００Pa、押圧時間を数１０分とする。導体パッド１２２や導体プレート１２４の表面の自然酸化膜が数nm以下になっている場合、このような条件を採用することで第１の凸部１２４ａと導体パッド１２２とが金属接合するようになる。
　また、本工程を上記のように不活性ガスの雰囲気中で行うことで、第１の凸部１２４ａや導体パッド１２２の表面に自然酸化膜が形成するのを抑制しつつ、第１の凸部１２４ａと導体パッド１２２とを金属接合させることができる。
　或いは、不活性ガスに代えて還元性ガスの雰囲気中で本工程を行ってもよい。これにより、更に良好な金属接合を得ることができる。そのような還元性ガスとしては、例えば、数１０ppm～数%の濃度でギ酸（HCOOH）が混入した窒素ガスがある。
　続いて、図２２（ａ）に示すように、ノズル１２６から熱硬化性の樹脂を滴下し、毛細管現象を利用して導体プレート１２４と回路基板１２０との間に樹脂を隙間なく充填し、樹脂層１２３を形成する。
　樹脂層１２３の材料は特に限定されない。本実施形態では、エポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等のいずれかの材料で樹脂層１２３を形成し得る。
　その後に、樹脂１２３を加熱して硬化させる。
　次に、図２２（ｂ）に示すように、樹脂層１２３の表面が現れるまで導体プレート１２４の他方の主面１２４ｙに対して研磨、CMP、又は切削を行うことにより、凸パターン１２４ｗを樹脂層１２３に導体パターン１２４ｚとして残す。
　その導体パターン１２４ｚのうち、第１の突起１２４ａに対応する部分は導体プラグとして機能し、第２の突起１２４ｂに対応する部分は配線として機能する。
　以上により、本実施形態に係る電子部品の製造工程の主要工程が終了したことになる。
　本実施形態によれば、樹脂層１２３の形成前に、図２１（ｂ）に示したように導体プレート１２４と電極パッド１２２とを金属接合させる。よって、導体プレート１２４と電極パッド１２２との間に樹脂層１２３が介在する余地がなくなり、導体プレート１２４と電極パッド１２２との接続の信頼性を向上させることが可能となる。
　（８）第８実施形態
　本実施形態では、以下に説明するように、複数の回路基板を接続するのに導体プレートを使用する。
　図２３～図２５は、本実施形態に係る電子部品の製造途中の断面図である。
　まず、図２３（ａ）に示すように、下地として供せられる第１の回路基板１３１と第２の回路基板１３２を水平面内に並べて用意する。
　各回路基板１３１、１３２は、ビアホール１３０ａが形成された樹脂基材１３０を備えており、そのビアホール１３０ａの内面と樹脂基材１３０の上面に銅膜等をパターニングしてなる電極パッド１３８が形成される。
　そして、これらの基板１３１、１３２の繋ぎ目に重なるように、一方の主面１４０ｘに凸パターン１４０ｗを備えた導体プレート１４０を配置する。凸パターン１４０ｗは、突起１４０ａと配線形状の凸部１４０ｃとを有し、各回路基板１３１、１３２との位置合わせによって突起１４０ａはビアホール１３０ａの上方に配される。
　なお、導体プレート１４０の材料は限定されないが、その材料として配線抵抗の低減に有用な銅や銅合金を用いるのが好ましい。
　次いで、図２３（ｂ）に示すように、ビアホール１３０ａを反映して各電極パッド１３８の表面に形成された凹部１３８ａに突起１４０ａを嵌入する。これにより、各回路基板１３１、１３２が導体プレート１４０によって機械的に結合される。
　次に、図２４（ａ）に示すように、毛細管現象を利用して、各回路基板１３１、１３２の各主面１３１ｘ、１３２ｘと導体プレート１４０との間の隙間に熱硬化性の樹脂を隙間なく充填し、樹脂層１３９を形成する。
　その樹脂層１３９に使用し得る樹脂としては、例えば、エポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等がある。
　その後、その樹脂層１３９を加熱して熱硬化させる。
　ここで、図２４（ａ）の点線円内に示すように、樹脂層１３９の形成前に電極パッド１３８に突起１４０ａを押し当てて当該突起１４０ａの先端を横方向に潰しておくのが好ましい。このようにすると、樹脂層１３９から導体プレート１４０が抜け落ちようとするのを潰れた突起１４０ａによって阻止することができる。しかも、突起１４０ａの先端が潰れたことで、電極パッド１３８と突起１４０ａとの接触面積が増大し、突起１４０ａと電極パッド１３８とのコンタクト抵抗を低減できる。
　続いて、図２４（ｂ）に示すように、樹脂層１３９の表面が現れるまで導体プレート１４０の他方の主面１４０ｙを砥石２３３で研磨し、凸パターン１４０ｗ（図２３（ａ）参照）を樹脂層１３９に導体パターン１４０ｚとして残す。なお、研磨に代えて、CMPや研削で本工程を行うようにしてもよい。
　その後に、図２５に示すように、上記の導体パターン１４０ｚに第１の半導体素子１５４をフリップチップ接続すると共に、各回路基板１３１、１３２の電極パッド１３８に第２～第６の半導体素子１５２～１５６をフリップチップ接続する。
　このうち、第１の半導体素子１５１は、はんだバンプ等の第１の外部接続端子１５１ａにより導体パターン１４０ｚと電気的かつ機械的に接続される。また、第２～第６の半導体素子１５２～１５６は、はんだバンプ等の第２～第６の外部接続端子１５２ａ～１５６ａを介して電極パッド１３８と電気的かつ機械的に接続される。
　以上により、本実施形態に係る電子部品１４９の基本構造が完成したことになる。
　上記した本実施形態によれば、図２４（ｂ）に示したように、導体プレート１４０を利用して形成された導体パターン１４０ｚと樹脂層１３９とにより二つの回路基板１３１、１３２が結合された新規な構造が得られる。これによれば、異種の回路基板１３１、１３２を繋げて様々な外形サイズの電子部品１４９を得ることができる。
　なお、上記では図２３（ｂ）のように各回路基板１３１、１３２を導体プレート１４０で繋いだ後に、図２４（ａ）のように樹脂層１３９を形成したが、本実施形態はこれに限定されない。
　図２６（ａ）、（ｂ）は、本実施形態に係る電子部品の別の製造方法について示す断面図である。
　この例では、図２６（ａ）のように先に樹脂層１３９を形成し、その後に図２６（ｂ）のように樹脂層１３９に導体プレート１４０の凸パターン１４０ｗを埋め込む。このようにしても、異種の回路基板１３１、１３２を組み合わせて様々な外形サイズの電子部品１４９を得ることができる。
　また、この場合も、点線円内に示すように、電極パッド１３８に突起１４０ａを押し当てて該突起１４０ａを横方向に潰すことで、樹脂層１３９から導体プレート１４０が抜け落ちるのを防止でき、突起１４０ａと電極パッド１３８とのコンタクト抵抗を低減できる。
　更に、繋げる回路基板１３１、１３２の個数も２個に限定されず、３個以上の回路基板を導体プレート１４０で繋げるようにしてもよい。
　（９）第９実施形態
　本実施形態では、導体プレートから得られた導体パターンと、半導体素子のはんだバンプとの接続信頼性を向上させ得る電子部品について説明する。
　図２７～図３２は、本実施形態に係る電子部品の製造途中の断面図である。なお、これらの図において、第６実施形態で説明したのと同じ要素には第６実施形態と同じ符号を付し、以下ではその説明を省略する。
　まず、図２７に示すように、多層回路基板１１０と導体プレート１００とを用意する。このうち、導体プレート１００は、一方の主面１００ｘに凸パターン１００ｗが形成されている。
　本実施形態では、その凸パターン１００ｚは、第６実施形態で説明した突起１００ａ（図１７参照）の他に、高さが異なる二水準の第１の凸部１００ｂと第２の凸部１００ｃとを有する。
　そして、突起１００ａがビアホール９１ａの上方に位置するように、導体プレート１００と多層回路基板１１０との位置合わせをする。
　次いで、図２８に示すように、ビアホール９１ａの形状を反映した配線パターン９８の凹部９８ａに突起１００ａを嵌入し、回路基板１１０に導体プレート１００を固定する。
　続いて、図２９に示すように、毛細管現象を利用して多層回路基板１１０と導体プレート１００との間の隙間に熱硬化性の樹脂を隙間なく充填し、樹脂層１０３を形成する。
　樹脂層１０３の材料は特に限定されないが、本実施形態では、エポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等のいずれかの材料で樹脂層１０３を形成する。
　その後に、樹脂層１０３を加熱して硬化する。
　次に、図３０に示すように、樹脂層１０３の表面が現れるまで導体プレート１００の他方の主面１００ｙを砥石２３３で研磨し、凸パターン１００ｗを樹脂層１０３に導体パターン１００ｚとして残す。なお、研磨に代えて、CMPや研削で本工程を行うようにしてもよい。
　この後は、導体パターン１００ｚの上に半導体素子のはんだバンプを接合する工程に移るが、上記のように研磨を行った直後の研磨面は、溶融したはんだが濡れ広がりやすい状態となっている。よって、この状態で導体パターン１００ｚの上にはんだバンプを接合しようとすると、隣接する導体パターン１００ｚ同士が濡れ広がったはんだによって電気的にショートするおそれがある。また、このようにはんだが濡れ広がることで、導体パターン１００ｚにおいてはんだバンプが当接する部分のはんだ量が不足し、はんだバンプと導体パターン１００ｚとが電気的にオープンになるおそれもある。
　そのようなはんだの濡れ広がりを防止すべく、次の工程では、図３１に示すように、樹脂層１０３と導体パターン１００ｚのそれぞれの上面を覆うように、熱硬化性樹脂の塗膜１１８を形成する。その熱硬化性樹脂の材料は特に限定されないが、後述の半導体素子と多層回路基板１１０との接着強度を高めるという観点から、接着性のある熱硬化性樹脂を採用するのが好ましい。そのような熱硬化性樹脂として、例えば、エポキシ系樹脂、シリコーン系樹脂、シアネート系樹脂、ポリオレフィン系樹脂、アクリル系樹脂、及びベンゾシクロブテン等がある。
　そして、この塗膜１１８が形成された状態で、多層回路基板１１０の上方に半導体素子１１５を用意し、多層回路基板１１０に向かってその半導体素子１１５を下ろす。その半導体素子１１５の主面には、はんだバンプ等の低融点金属を材料とする突起電極１１７が設けられる。
　このようにすると、図３２に示すように、突起電極１１７が塗膜１１８を押し退けて導体パターン１００ｚに当接する。
　そして、この状態で、塗膜１１８の硬化温度と突起電極１１７の融点の双方よりも高い温度に塗膜１１８と突起電極１１７を加熱する。これにより、溶融した突起電極１１７が横方向に広がるのを塗膜１１８で防止しつつ、塗膜１１８を熱硬化させることができる。
　その後に、塗膜１１８と突起電極１１７の加熱を停止することにより、溶融していた突起電極１１７を固化し、当該突起電極１１７を介して半導体素子１１５を多層回路基板１１０に電気的かつ機械的に接続する。
　以上により、本実施形態に係る電子部品１１９の基本構造が完成した。
　上記のように、本実施形態では、溶融した突起電極１１７が濡れ広がるのを樹脂の塗膜１１８により防ぐことができるので、隣接する導体パターン１００ｚ同士がその突起電極１１７によって電気的にショートするのを防止できる。
　しかも、突起電極１１７が濡れ広がらないことから、導体パターン１００ｚにおいて突起電極１１７が当接する部分のはんだ量不足を解消でき、突起電極１１７と導体パターン１００ｚとが電気的にオープンになる危険性を低減できる。
　更に、その塗膜１１８は接着性を有しているため、塗膜１１８によって多層回路基板１１０と半導体素子１１５との機械的な接続強度を補強することができる。
　ところで、図２７を参照して説明したように、導体パターン１００ｚの基となる凸パターン１００ｗは、高さの異なる第１の凸部１００ｂと第２の凸部１００ｃとを有する。そのような高さの相違に起因して、導体パターン１００ｚには以下のように厚さの異なる二種類の部分が形成されることになる。
　図３３はこの電子装置１１９の拡大平面図であり、図３４は図３３のI－I線に沿う断面図である。
　図３４に示されるように、導体パターン１００ｚは、第１の部分１００ｆと第２の部分１００ｅとを有する。このうち、第２の部分１００ｅは、凸パターン１００ｗの第１の凸部１００ｂに起因して形成されたものであって、第２の凸部１００ｃに起因して形成された第１の部分１００ｆよりも厚い。
　本実施形態では、このような導体パターン１００ｚの第２の部分１００ｅ上に突起電極１１７が接合される。
　突起電極１１７は、はんだ等の低融点金属を含んでいるため、その低融点金属と導体パターン１００ｚとの化合物よりなる化合物層１００ｇが第２の部分１００ｅに形成される。
　周囲の導体パターン１００ｚとは異なる結晶構造を有する化合物層１００ｇは、その形成過程で堆積が収縮し、化合物層１００ｇと周囲の導体パターン１００ｚとの間にクラックが形成され易い。
　仮にそのようなクラックが形成されたとしても、そのクラックの形成部位は、突起電極１１７の直下にある第２の部分１００ｅである。第２の部分１００ｅは、第１の部分１００ｆよりも厚く形成されているので、仮にクラックが形成されたとしても、クラックによって第２の部分１００ｅが基板垂直方向に分断されることはなく、クラックによって導体パターン１００ｚが断線することはない。
　一方、図３５は、比較例に係る電子装置の断面図である。
　この比較例では、導体パターン１００ｚに第２の部分１００ｅを形成せず、導体パターン１００ｚを上記の第１の部分１００ｆと同程度の薄さに形成している。
　この場合、化合物層１００ｇとその周囲の導体パターン１００ｚのそれぞれの結晶構造の違いに起因したクラックCが導体パターン１００ｚに形成される。本例に係る導体パターン１００ｚは、その全体が上記した第１の部分１００ｆと同程度に薄く形成されているため、クラックCが導体パターン１００ｚを基板垂直方向に横断し、導体パターン１００ｚが断線してしまう。
　これに対し、本実施形態では上記のように膜厚が厚い第２の部分１００ｅを形成するので、このようなクラックに起因した導体パターン１００ｚの断線を防止できる。
　（１０）第１０実施形態
　本実施形態では、第１～第６実施形態で説明した導体プレートの型の作製方法について説明する。
　・第１例
　本例は、図１（ａ）に示したような高さの異なる二水準の凸部１４ａ、１４ｂを備えた導体プレート１４の型の作製方法に関する。
　図３６～図４０は、その導体プレートの型の製造途中の断面図である。
　その型を作製するには、まず、図３６（ａ）に示すように、シリコン基板７０の上側全面に第１のフォトレジスト７１を塗布し、それをベークして半硬化の状態とする。
　次に、図３６（ｂ）に示すように、クロム膜等の遮光膜よりなるマスクパターン（不図示）が形成された第１の露光マスク７２をシリコン基板７０の上方に配置する。そして、その第１の露光マスク７２を通じて露光光を第１のフォトレジスト７１に照射することにより、第１のフォトレジスト７１を露光する。
　なお、このようにシリコン基板７０の上方に露光マスク７２を配置するのではなく、ステッパ等の露光装置を用いて第１のフォトレジスト７１を露光するようにしてもよい。
　次いで、図３７（ａ）に示すように、第１のフォトレジスト７１を現像して窓７１ａを形成し、その窓７１ａを通じてシリコン基板７０をRIE(Reactive Ion Etching)によりドライエッチングして、シリコン基板７０に第１の溝７０ａを形成する。
　このドライエッチングの条件は特に限定されないが、本実施形態では、反応性ガスと不活性ガスとの混合ガスをエッチングガスとして使用する。このうち、反応性ガスとしては、F2、SF6、CF4、及びC4F8のいずれかのフッ素系ガスを使用し得る。或いは、Cl2又はH2を反応性ガスとして使用してもよい。また、不活性ガスとしては、例えばアルゴンガスがある。
　なお、このようなドライエッチングに代えて、フッ酸又はKOH等のエッチング液を使用するウエットエッチングを行ってもよい。
　このエッチングを終了後、第１のフォトレジスト７１は除去される。
　次に、図３７（ｂ）に示すように、シリコン基板７０の上側全面に第２のフォトレジスト７３を形成した後、この第２のフォトレジスト７３をベークして半硬化の状態にする。
　その後、図３８（ａ）に示すように、シリコン基板７０の上方に第２の露光マスク７４を配置し、その第２の露光マスク７４を通して第２のフォトレジスト７３に露光光を照射する。これにより、第２の露光マスク７４に形成されたクロム膜等の遮光膜よりなるマスクパターン（不図示）が第２のフォトレジスト７３に投影され、第２のフォトレジスト７３が露光されることになる。
　なお、ステッパ等の露光装置を用いてこの露光を行ってもよい。
　続いて、図３８（ｂ）に示すように、第２のフォトレジスト７３を現像して窓７３ａを形成し、その窓７３ａを通じてシリコン基板７０をRIEによりドライエッチングする。これにより、シリコン基板７０には、第１の溝７０ａよりも深い第２の溝７０ｂが形成される。
　このエッチングで使用されるエッチングガスは、第１の溝７０ａを形成するときと同様に、反応性ガスと不活性ガスとの混合ガスである。その反応性ガスとしては、F2、SF6、CF4、及びC4F8のいずれかのフッ素系ガス、或いはCl2又はH2が使用される。そして、不活性ガスとしては、例えばアルゴンガスが使用される。
　このエッチングを終了後、第２のフォトレジスト７３を除去することにより、図３９（ａ）に示すような母型７７が得られる。
　次いで、図３９（ｂ）に示すように、第１及び第２の溝７０ａ、７０ｂを埋め込むように母型７７上に金属層を形成し、この金属層よりなる第１の子型７８を形成する。その金属層は、例えば、電解めっきにより形成されたニッケル層である。
　そして、母型７７から第１の子型７８を外した後、図４０（ａ）に示すように、樹脂によって第１の子型７８の型取りを行い、その樹脂よりなる第２の子型８０を得る。なお、樹脂で型取りをするのではなく、ニッケルの電鋳により第１の子型８０の型取りを行い、第２の子型を作製してもよい。
　この後は、図４０（ｂ）に示すように、第１の子型７８から第２の子型８０を外す。
　以上により、導体プレート１４（図１（ａ）参照）を形成するための第２の子型８０が完成した。
　導体プレート１４の作製にあたっては、例えば第２の子型８０の表面に無電解銅めっきと電解銅めっきをこの順に行う。そして、これらのめっき膜を第２の子型８０から外すことにより、銅よりなる導体プレート１４を作製し得る。
　また、一つの第２の子型８０から複数の導体プレート１４を同じ形状及び同じ品質で作り出すことができ、導体プレート１４を安価に大量生産することができる。
　・第２例
　本例は、図６（ａ）に示したような錐状先端の突起３４ａを備えた導体プレート３４の型の作製方法に関する。
　図４１～図４３は、その導体プレートの型の製造途中の断面図である。
　その型を作製するには、まず、第１例で説明した図３６（ａ）～図３８（ｂ）の工程を行うことにより、図４１（ａ）に示すように、シリコン基板７０に第１及び第２の溝７０ａ、７０ｂが形成された状態にする。
　次いで、図４１（ｂ）に示すように、第２のフォトレジスト７３の上方に、開口８１ａを備えたメタルマスク８１を配置する。そして、その窓８１ａが第２のフォトレジスト７３の窓７３ａの上方に位置するように、シリコン基板７０とメタルマスク８１との位置合わせを行う。
　続いて、図４２（ａ）に示すように、メタルマスク８１の窓８１ａ下のシリコン基板７０をRIEによりドライエッチングする。
　このドライエッチングでは、反応性ガスと不活性ガスとの混合ガスがエッチングガスとして使用される。このうち、反応性ガスとしては、F2、SF6、CF4、及びC4F8のいずれかのフッ素系ガスを使用し得る。或いは、Cl2又はH2を反応性ガスとして使用してもよい。また、不活性ガスとしては、例えばアルゴンガスがある。
　そして、このエッチングガスにおける反応性ガスの流量比を、第２の溝７０ｂを形成したときにおけるよりも低減することにより、反応ガスによる横方向のエッチング作用が弱まり、図示のように第２の溝７０ｂの底部をテーパ状にエッチングすることが可能となる。
　その後、図４２（ｂ）に示すように、第２のフォトレジスト７３を除去することにより母型８５が完成する。
　この後は、第１例で説明した図３９（ｂ）～図４０（ｂ）の工程を行うことで、図４３に示すように、導体プレート３４（図６（ａ））を形成するための樹脂又は電鋳よりなる子型８６が完成する。
　導体プレート３４の作製にあたっては、子型８６の表面に無電解銅めっきと電解銅めっきをこの順に行う。そして、これらのめっき膜を子型８６から外すことにより、銅よりなる導体プレート３４を作製し得る。
　上記した子型８６の作製方法では、図４２（ａ）のエッチング工程において、第２の溝７０ｂを形成するときよりも反応性ガスの流量比を少なくすることにより、溝７０ｂの底面をテーパ状にすることができる。これにより、図４３に示した子型８６に、錐状先端の突起３４ａ（図６（ａ）参照）に対応した溝８６ａを形成することが可能となる。
　・第３例
　本例では、二層のレジストパターンを利用することにより、図１（ａ）のような高さの異なる二水準の凸部１４ａ、１４ｂを備えた導体プレート１４の型を製造する。
　図４４～図４８は、その導体プレートの型の製造途中の断面図である。
　まず最初に、図４４（ａ）に示すように、シリコン基板１５０の上にポジ型の第１のレジスト層１５１を形成し、その第１のレジスト層１５１をベークして半硬化の状態にする。
　次いで、その第１のレジスト層１５１の上に更にネガ型の第２のレジスト層１５２を形成し、その第２のレジスト層１５２をベークして半硬化の状態にする。
　次に、図４４（ｂ）に示すように、遮光性の第１の露光マスク１５３の窓１５３ａを通じて露光光を第２のレジスト層１５２に照射し、第２のレジスト層１５２に感光部１５２ａを形成する。
　その後に、現像により感光部１５２ａ以外の部分の第２のレジスト層１５２を除去することにより、図４５（ａ）に示すように、第１のレジスト層１５１の上に上側レジストパターン１５２ｂを形成する。
　なお、この現像の際の現像液としては、未感光の第２のレジスト層１５２のみが溶解して第１のレジスト層１５１が溶解しない現像液が使用されるので、現像の後に第１のレジスト層１５１はシリコン基板１５０上に残存する。
　次いで、図４５（ｂ）に示すように、遮光性の第２の露光マスク１５５の窓１５５ａを通じて露光光を第１のレジスト層１５１に照射して、第１のレジスト層１５１に感光部１５１ａを形成する。
　そして、現像により感光部１５１ａを除去することで、図４６（ａ）に示すような下部レジストパターン１５１ｂを形成する。この現像では、感光部１５１ａのみを選択的に除去する現像液を使用するので、現像によって上側レジストパターン１５２ｂが除去されることはない。
　続いて、図４６（ｂ）に示すように、各レジストパターン１５１ｂ、１５２ｂのそれぞれの上に金属層を形成し、この金属層よりなる母型１６０を形成する。その金属層は、例えば、電界めっきにより形成されたニッケル層である。
　そして、各レジストパターン１５１ｂ、１５２ｂのそれぞれをアッシングにより除去した後、図４７（ａ）に示すように、シリコン基板１５０から母型１６０を剥離する。
　次に、図４７（ｂ）に示すように、樹脂によって母型１６０の型取りを行い、その樹脂よりなる子型１６１を得る。なお、樹脂で型取りをするのではなく、ニッケルの電鋳により母型１６０の型取りを行うことで、子型１６１を作製してもよい。
　この後は、図４８に示すように、母型１６０から子型１６１を外す。
　以上により、導体プレート１４（図１（ａ）参照）を作製するための子型１６１が完成した。
　導体プレート１４を作製するには、例えば、子型１６１の表面に無電解銅めっきと電解銅めっきをこの順に行った後、これらのめっき膜を子型１６１から外し、銅よりなる導体プレート１４を作製し得る。
　本例のように子型１６１を作製することで、その子型１６１から同一の品質の導体プレート１４を安価に大量生産することが可能となる。
　（１１）第１１実施形態
　本実施形態では、銅の拡散防止に有効な導体プレート１００の作製方法について説明する。
　図４９～図５１は、本例に係る導体プレートの製造途中の断面図である。
　まず最初に、図４９（ａ）に示すように、第１０実施形態の第３例に従って作製された子型１６１を用意する。なお、この子型１６１に代えて、第１０実施形態の第１例で作製した第２の子型８０や、第１０実施形態の第２例で作製した子型８６を用意してもよい。
　次いで、図４９（ｂ）に示すように、その子型１６１の型面１６１ａにスパッタ法により銅拡散防止膜１７０として窒化チタン膜を１００nm程度の厚さに形成する。
　なお、銅拡散防止膜１７０は窒化チタン膜に限定されない。銅拡散防止膜１７０としては、窒化シリコン膜、チタン膜、タンタル膜、及び窒化タンタル膜のいずれかを形成し得る。
　また、後で形成される導体プレート１００を子型１６１から剥離し易いようにするため、銅拡散防止膜１７０の形成前に、子型１６１の型面１６１ａに有機系の離型剤の層を数nmから１０nm程度の厚さに形成しておいてもよい。
　そして、図５０（ａ）に示すように、銅拡散防止膜１７０の上にシード層１７１として厚さが約１００nmのチタン膜と厚さが約５００nmの銅膜とをこの順にスパッタ法により形成する。
　続いて、図５０（ｂ）に示すように、シード層１７１から給電を行い、該シード層１７１層の上に銅めっき層１７２を形成する。その銅めっき層１７２の厚さは限定されないが、本実施形態では子型１６１の上面から約１０μm以上の厚さに銅めっき層１７２を形成する。
　この後に、子型１６１から銅めっき層１７２を剥離することにより、図５１に示すように、銅めっき層１７２、シード層１７１、及び銅拡散防止膜１７０を備えた導体プレート１００を得ることができる。
　なお、上記では図４９（ｂ）のように子型１６１の型面１６１ａ上に銅拡散防止膜１７０を形成したが、銅拡散防止膜１７０の形成方法はこれに限定されない。例えば、銅拡散防止膜１７０を形成しない状態で導体プレート１００を形成し、その導体プレート１００の完成後にその表面にスパッタ法で銅拡散防止膜１７０を形成するようにしてもよい。
　図５２は、本実施形態に係る銅拡散防止膜１７０を備えた導体プレート１００を利用し、第９実施形態の図２７～図３２に従って作製した電子部品の拡大断面図である。
　図５２に示すように、上記のように導体プレート１００に銅拡散防止膜１７０を形成したことで、導体パターン１００ｚにも銅拡散防止膜１７０が形成される。これにより、導体パターン１００ｚの銅が樹脂層１０３内に拡散するのが防止され、隣接する導体パターン１００ｚ同士を樹脂層１０３によって良好に絶縁することが可能となる。
                                                                                

Claims (20)

  1. 　下地の上に樹脂層を形成する工程と、
    　一方の主面にパターンが形成された導体プレートを前記樹脂層に押し当て、該樹脂層に前記パターンを埋め込む工程と、
    　前記樹脂層が現れるまで前記導体プレートの他方の主面に対して研磨、CMP(Chemical Mechanical Polishing)、又は切削を行い、前記パターンを前記樹脂層に導体パターンとして残す工程と、
    　を有することを特徴とする電子部品の製造方法。
  2. 　前記パターンは、前記下地に当接する突起を有することを特徴とする請求項１に記載の電子部品の製造方法。
  3. 　前記突起は、前記下地に当接することにより形状が潰れる先端を有することを特徴とする請求項２に記載の電子部品の製造方法。
  4. 　前記下地として、表面に電極パッドが形成された回路基板又は半導体素子を使用し、
    　前記樹脂層にパターンを埋め込む工程において、前記電極パッドに前記突起を当接させることを特徴とする請求項２又は請求項３に記載の電子部品の製造方法。
  5. 　前記突起の先端に低融点金属を固着する工程と、
    　前記パターンが前記樹脂層に埋め込まれた状態で、前記低融点金属を加熱して溶融させ、前記低融点金属を介して前記突起と前記電極パッドとを接合する工程とを更に有することを特徴とする請求項４に記載の電子部品の製造方法。
  6. 　導体プレートの一方の主面に形成されたパターンを、下地の電極パッドに接続する工程と、
    　前記導体プレートと前記下地との間に樹脂を注入して樹脂層を形成する工程と、
    　前記樹脂層が現れるまで前記導体プレートの他方の主面に対して研磨、CMP、又は切削を行い、前記パターンを前記樹脂層に導体パターンとして残す工程と、
    　を有することを特徴とする電子部品の製造方法。
  7. 　前記パターンを前記電極パッドに接続する工程は、前記パターンを前記電極パッドに押し当てながら加熱することにより、前記パターンを金属接合により前記電極パッドに接続して行われることを特徴とする請求項６に記載の電子部品の製造方法。
  8. 　前記電極パッドの前記加熱は、不活性ガス又は還元性ガスの雰囲気中で行われることを特徴とする請求項７に記載の電子部品の製造方法。
  9. 　前記パターンを前記電極パッドに接続する前に、該パターンと該電極パッドのそれぞれの表面の酸化膜を除去する工程を更に有することを特徴とする請求項６～８のいずれか１項に記載の電子部品の製造方法。
  10. 　前記樹脂層に前記導体パターンを残す工程において、第１の部分と、該第１の部分よりも厚い第２の部分とを前記導体パターンに形成し、
    　前記樹脂層に前記導体パターンを残した後に、前記導体パターンの前記第２の部分に突起電極を接合する工程を更に有することを特徴とする請求項１～９のいずれか１項に記載の電子部品の製造方法。
  11. 　前記樹脂層と前記導体パターンとを覆う樹脂の塗膜を形成する工程と、
    　前記塗膜に突起電極を押し込み、該突起電極を前記導体パターンに当接させる工程と、
    　前記突起電極を加熱して溶融することにより、該突起電極と前記導体パターンとを接合する工程とを更に有することを特徴とする請求項１～９のいずれか１項に記載の電子部品の製造方法。
  12. 　前記突起電極は、低融点金属を含むことを特徴とする請求項１０又は請求項１１に記載の電子部品の製造方法。
  13. 　前記塗膜として熱硬化性樹脂の塗膜を形成し、
    　前記突起電極を加熱する工程において、前記塗膜を加熱して硬化させることを特徴とする請求項１１又は請求項１２に記載の電子部品の製造方法。
  14. 　一方の主面に凹部が形成された複数の下地を並べる工程と、
    　前記下地の各々の前記凹部に、導体プレートの一方の主面に形成されたパターンの突起を嵌入することにより、前記複数の下地を前記導体プレートにより繋ぐ工程と、
    　前記複数の下地のそれぞれの主面上に樹脂層を形成する工程と、
    　前記樹脂層が現れるまで前記導体プレートの他方の主面に対して研磨、CMP、又は切削を行い、前記パターンを前記樹脂層に導体パターンとして残す工程と、
    　を有することを特徴とする電子部品の製造方法。
  15. 　前記樹脂層を形成する工程は、前記複数の下地を前記導体プレートにより繋いだ後に、前記複数の下地のそれぞれの前記主面と前記導体プレートとの間に樹脂を充填することにより行われることを特徴とする請求項１４に記載の電子部品の製造方法。
  16. 　前記樹脂層を形成する工程は、前記複数の下地を前記導体プレートにより繋ぐ前に行われ、
    　前記複数の下地を前記導体プレートにより繋ぐ工程は、前記樹脂層に前記導体プレートを押し当てて行われることを特徴とする請求項１４に記載の電子部品の製造方法。
  17. 　前記突起は、前記電極パッドに当接することにより形状が潰れる先端を有することを特徴とする請求項１４～１６のいずれか１項
    に記載の電子部品の製造方法。
  18. 　前記導体プレートの前記パターンは銅膜を有し、前記銅膜の上に銅拡散防止膜が形成されたことを特徴とする請求項１～１７のいずれか１項に記載の電子部品の製造方法。
  19. 　下地と、
    　前記下地の上に形成された電極パッドと、
    　前記下地と前記電極パッドの上に形成された樹脂層と、
    　前記電極パッドの上の前記樹脂層に埋め込まれた導体パターンとを有し、
    　前記導体パターンと前記電極パッドとが低融点金属を介して接合されたことを特徴とする電子部品。
  20. 　下地と、
    　前記下地の上に形成された電極パッドと、
    　前記下地と前記電極パッドの上に形成された樹脂層と、
    　前記樹脂層に埋め込まれ、前記電極パッドに当接した突起を備えた導体パターンとを有し、
    　前記突起の先端が、前記電極パッドの上面において横方向に潰れたことを特徴とする電子部品。
                                                                                    
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211344A (ja) * 2012-03-30 2013-10-10 Fujikura Ltd 多層配線板の製造方法
JP2014049580A (ja) * 2012-08-31 2014-03-17 Murata Mfg Co Ltd 配線基板
WO2015083809A1 (ja) * 2013-12-05 2015-06-11 デクセリアルズ株式会社 接続構造体の製造方法、及び異方性導電フィルム

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5460897B1 (ja) * 2013-01-17 2014-04-02 株式会社テムテック研究所 平面発熱体の電極を製造する方法
US9101056B2 (en) * 2013-03-05 2015-08-04 Eastman Kodak Company Imprinted bi-layer micro-structure method with bi-level stamp
US8895429B2 (en) * 2013-03-05 2014-11-25 Eastman Kodak Company Micro-channel structure with variable depths
JP2016530668A (ja) * 2013-09-24 2016-09-29 フィリップス ライティング ホールディング ビー ヴィ 照明ユニット
WO2015182370A1 (ja) * 2014-05-30 2015-12-03 株式会社村田製作所 電子部品の製造方法
CN104597677B (zh) * 2015-02-09 2017-05-31 合肥京东方光电科技有限公司 一种集成电路、第一电路结构及其制备方法
JP6457881B2 (ja) * 2015-04-22 2019-01-23 新光電気工業株式会社 配線基板及びその製造方法
GB201613051D0 (en) 2016-07-28 2016-09-14 Landa Labs (2012) Ltd Applying an electrical conductor to a substrate
KR102298165B1 (ko) * 2018-03-14 2021-09-06 주식회사 엘지화학 매립형 투명 전극 기판 및 이의 제조방법
US11791281B2 (en) * 2020-03-19 2023-10-17 Advanced Semiconductor Engineering, Inc. Package substrate and method for manufacturing the same
CN114643406B (zh) * 2022-04-01 2023-09-01 哈焊国创(青岛)焊接工程创新中心有限公司 一种轻质合金与纤维增强复合材料摩擦微铆焊接方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5651889A (en) * 1979-10-05 1981-05-09 Tokyo Shibaura Electric Co Method of manufacturing copperrcoated laminate board
JPH08264939A (ja) * 1995-03-28 1996-10-11 Toshiba Corp 印刷配線板の製造方法
JP2002141637A (ja) * 2000-11-02 2002-05-17 Multi:Kk プリント配線板及びその製造方法
JP2006339365A (ja) * 2005-06-01 2006-12-14 Mitsui Mining & Smelting Co Ltd 配線基板およびその製造方法、多層積層配線基板の製造方法並びにビアホールの形成方法
JP2007142403A (ja) * 2005-11-18 2007-06-07 Samsung Electro Mech Co Ltd プリント基板及びその製造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374469A (en) * 1991-09-19 1994-12-20 Nitto Denko Corporation Flexible printed substrate
JPH0580530A (ja) * 1991-09-24 1993-04-02 Hitachi Ltd 薄膜パターン製造方法
JP3057130B2 (ja) 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
US6464510B1 (en) * 1999-05-24 2002-10-15 Anaren Microwave, Inc. Microwave circuit connector
TW512467B (en) 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
JP4129971B2 (ja) 2000-12-01 2008-08-06 新光電気工業株式会社 配線基板の製造方法
US6518096B2 (en) * 2001-01-08 2003-02-11 Fujitsu Limited Interconnect assembly and Z-connection method for fine pitch substrates
JP3969192B2 (ja) 2002-05-30 2007-09-05 株式会社デンソー 多層配線基板の製造方法
JP2004200247A (ja) 2002-12-16 2004-07-15 Seiko Epson Corp 端子、端子の形成方法、半導体チップ、半導体実装基板、電子デバイスおよび電子機器
US7001662B2 (en) * 2003-03-28 2006-02-21 Matsushita Electric Industrial Co., Ltd. Transfer sheet and wiring board using the same, and method of manufacturing the same
US6853060B1 (en) * 2003-04-22 2005-02-08 Amkor Technology, Inc. Semiconductor package using a printed circuit board and a method of manufacturing the same
KR100604819B1 (ko) 2003-06-12 2006-07-28 삼성전자주식회사 반도체 패키지용 배선 기판, 그 제조방법 및 이를 이용한반도체 패키지
JP4106438B2 (ja) 2003-06-20 2008-06-25 独立行政法人産業技術総合研究所 多層微細配線インターポーザおよびその製造方法
US20050218491A1 (en) * 2004-03-31 2005-10-06 Alps Electric Co., Ltd. Circuit component module and method of manufacturing the same
JP4574288B2 (ja) * 2004-04-09 2010-11-04 大日本印刷株式会社 リジッド−フレキシブル基板の製造方法
JP2006080424A (ja) * 2004-09-13 2006-03-23 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法
JP2006100463A (ja) 2004-09-29 2006-04-13 Ibiden Co Ltd プリント配線板用層間絶縁層、プリント配線板およびその製造方法
JP2006108211A (ja) * 2004-10-01 2006-04-20 North:Kk 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
KR100632553B1 (ko) 2005-04-20 2006-10-11 삼성전기주식회사 임프린트법을 이용한 인쇄회로기판의 제조방법
KR20080017403A (ko) * 2005-06-01 2008-02-26 미쓰이 긴조꾸 고교 가부시키가이샤 배선 기판 형성용 몰드 및 그 제조 방법, 배선 기판 및 그제조 방법, 다층 적층 배선 기판의 제조 방법 및 비아홀의형성 방법
KR100688869B1 (ko) 2005-07-22 2007-03-02 삼성전기주식회사 임프린트법을 이용한 인쇄회로기판 제조방법
KR100935139B1 (ko) * 2005-09-20 2010-01-06 가부시키가이샤 무라타 세이사쿠쇼 부품 내장 모듈의 제조 방법 및 부품 내장 모듈
KR100797698B1 (ko) * 2005-09-27 2008-01-23 삼성전기주식회사 고밀도 인쇄회로기판 제조방법
US7351784B2 (en) * 2005-09-30 2008-04-01 Intel Corporation Chip-packaging composition of resin and cycloaliphatic amine hardener
JP4058444B2 (ja) * 2005-11-15 2008-03-12 Ｔｄｋ株式会社 スタンパー、インプリント方法および情報記録媒体製造方法
US7990165B2 (en) * 2006-04-21 2011-08-02 National Institute Of Advanced Industrial Science And Technology Contact probe and method of making the same
JP5187714B2 (ja) 2006-07-11 2013-04-24 独立行政法人産業技術総合研究所 半導体チップの電極接続構造
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
JP4105202B2 (ja) 2006-09-26 2008-06-25 新光電気工業株式会社 半導体装置の製造方法
CN101231963A (zh) * 2006-09-29 2008-07-30 三洋电机株式会社 半导体模块、半导体模块的制造方法和便携设备
JP5091600B2 (ja) * 2006-09-29 2012-12-05 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP4073945B1 (ja) * 2007-01-12 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
US7636215B2 (en) * 2007-01-19 2009-12-22 Tdk Corporation Magnetic recording medium, recording/reproducing apparatus, and method of manufacturing a magnetic recording medium
KR100811768B1 (ko) 2007-04-23 2008-03-07 삼성전기주식회사 인쇄회로기판의 제조방법
JP4317245B2 (ja) * 2007-09-27 2009-08-19 新光電気工業株式会社 電子装置及びその製造方法
KR20090128680A (ko) * 2008-06-11 2009-12-16 삼성전자주식회사 몰드 제조용 마스터, 이를 이용한 표시 장치 제조용 몰드및 그 제조 방법, 그리고 이를 이용한 표시 장치의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5651889A (en) * 1979-10-05 1981-05-09 Tokyo Shibaura Electric Co Method of manufacturing copperrcoated laminate board
JPH08264939A (ja) * 1995-03-28 1996-10-11 Toshiba Corp 印刷配線板の製造方法
JP2002141637A (ja) * 2000-11-02 2002-05-17 Multi:Kk プリント配線板及びその製造方法
JP2006339365A (ja) * 2005-06-01 2006-12-14 Mitsui Mining & Smelting Co Ltd 配線基板およびその製造方法、多層積層配線基板の製造方法並びにビアホールの形成方法
JP2007142403A (ja) * 2005-11-18 2007-06-07 Samsung Electro Mech Co Ltd プリント基板及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2384102A4 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211344A (ja) * 2012-03-30 2013-10-10 Fujikura Ltd 多層配線板の製造方法
JP2014049580A (ja) * 2012-08-31 2014-03-17 Murata Mfg Co Ltd 配線基板
WO2015083809A1 (ja) * 2013-12-05 2015-06-11 デクセリアルズ株式会社 接続構造体の製造方法、及び異方性導電フィルム

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