KR100632553B1 - 임프린트법을 이용한 인쇄회로기판의 제조방법 - Google Patents

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Abstract

본 발명은 다수의 금형을 이용하여 대면적의 패턴을 균일하게 형성하고, 다수의 금형을 순차적으로 분리시켜 금형과 절연층간의 이형문제를 방지하기 위한 임프린트법을 이용한 인쇄회로기판의 제조방법에 관한 것이다.
인쇄회로기판, 임프린트, 금형, 스탬퍼, 이형문제

Description

임프린트법을 이용한 인쇄회로기판의 제조방법{Method for manufacturing printed circuit board using imprinting process}
도 1는 본 발명의 일실시예에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법의 흐름도이다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 임프린트법을 이용한 인쇄회로기판의 흐름을 나타내는 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 인쇄회로기판 110 : 베이스 기판
120 : 절연층 130, 131 : 무전해 동도금층
140, 141 : 전해 동도금층 150 : 회로패턴
201∼209 : 금형 A : 회로패턴의 홈
본 발명은 인쇄회로기판의 제조방법에 관한 것으로, 보다 상세하게는 다수의 금형을 이용하여 대면적의 패턴을 균일하게 형성하고, 다수의 금형을 순차적으로 분리시켜 금형과 절연층간의 이형문제를 방지하기 위한 임프린트법을 이용한 인쇄 회로기판의 제조방법에 관한 것이다.
최근 반도체 칩의 고밀도화 및 신호전달속도의 고속화에 대응하기 위한 기술로서, CSP(Chip-Sized Package) 실장 또는 와이어 본딩(wire bonding) 실장을 대신하여 반도체 칩을 인쇄회로기판에 직접 실장하는 기술에 대한 요구가 커지고 있다. 인쇄회로기판에 반도체 칩을 직접 실장하기 위하여, 반도체의 고밀도화에 대응할 수 있는 고밀도 및 고신뢰성의 인쇄회로기판 개발이 필요하다.
고밀도 및 고신뢰성의 인쇄회로기판에 대한 요구사양은 반도체 칩의 사양과 밀접하게 연관되어 있으며, 회로의 미세화, 고도의 전기특성, 고속신호전달구조, 고신뢰성, 고기능성 등 많은 과제가 있다. 이러한 요구사양에 대응하기 위하여, 미세 회로패턴 및 마이크로 비아홀을 형성할 수 있는 인쇄회로기판 기술이 요구되고 있다.
통상적으로, 인쇄회로기판의 제조방법은 높은 생산성과 저렴한 제조비용의 장점이 있는 포토 리소그래피법(photo-lithography process)을 이용하고 있다. 포토 리소그래피법은 포토 레지스트(photo-resist)를 기판상에 일정한 두께로 도포하는 과정, 특정부분을 노광 및 현상을 수행하는 과정, 도금 공정을 통해 전도성 물질을 충진하는 과정, 잔여 포토 레지스트를 박리하는 과정, 및 에칭공정을 이용하여 무전해 도금된 전도성 물질을 제거하는 과정 등을 통하여 인쇄회로기판상에 미세 회로패턴을 형성하였다.
그러나, 종래의 포토 리소그래피법을 이용한 인쇄회로기판의 제조방법은 회로패턴의 폭 및 회로패턴간의 간격인 L/S(Line/Space)를 10㎛/10㎛ 이하로 제조하 는 경우 두 가지 심각한 문제점이 발생할 수 있다.
첫 번째로, 종래의 포토 리소그래피법을 이용한 인쇄회로기판의 제조방법은 L/S가 10㎛/10㎛ 이하로 제조하는 과정에서 포토 레지스트와 기판간의 경계면에서 접착력의 한계가 발생하는 문제점이 있을 수 있다.
두 번째로, 종래의 포토 리소그래피법을 이용한 인쇄회로기판의 제조방법은 무전해 도금된 전도성 물질을 제거하는 과정에서 회로패턴 부분의 언더컷(undercut)이 발생하기 때문에, 형성된 미세 회로패턴이 단선 또는 디라미네이션(delimination)되는 문제점이 있을 수 있다.
이러한 문제점을 극복하기 위하여, 미국특허등록번호 제4912844호, 미국특허공개번호 제2004/0046288호와 제2004/0118594호, 및 일본특허공개번호 제2001-230526호, 제2001-320150호와 제2004-152934호 등에 임프린트법을 이용한 인쇄회로기판의 제조방법이 제안되었다.
그러나, 대량생산을 위하여, 약 405mm×510mm 이상의 대면적의 인쇄회로기판에 임프린트법을 이용하여 회로패턴을 형성하는 경우, 종래의 임프린트법을 이용한 인쇄회로기판의 제조방법은 다음과 같은 세 가지의 심각한 문제점이 발생하였다.
첫 번째로, 종래의 임프린트법을 이용한 인쇄회로기판의 제조방법은 기판(또는 에폭시 수지)에 대면적의 금형(또는 스탬퍼)을 전사하기 때문에, 균일한 회로패턴을 형성하기 어려운 문제점이 있었다.
두 번째로, 종래의 임프린트법을 이용한 인쇄회로기판의 제조방법은 기판(또는 에폭시 수지)으로부터 대면적의 금형(또는 스탬퍼)을 분리시키는 이형 과정에서 금형(또는 스탬퍼)과 기판(또는 에폭시 수지)간에 접착 현상이 발생하기 때문에, 기판(또는 에폭시 수지)에 전사된 패턴이 손상되기 쉽고, 사전에 설계된 미세 회로패턴을 형성하기 어려운 문제점도 있었다.
세 번째로, 종래의 임프린트법을 이용한 인쇄회로기판의 제조방법은 대면적의 금형(또는 스탬퍼)을 제작해야하기 때문에, 금형(또는 스탬퍼)의 설계 변경이 용이하지 않고, 설계 변경시 시간과 비용이 많이 요구되는 문제점도 있었다.
상기 문제점을 해결하기 위한 본 발명의 제 1 기술적 과제는 균일한 회로패턴을 형성할 수 있는 임프린트법을 이용한 인쇄회로기판의 제조방법을 제공하는 것이다.
본 발명의 제 2 기술적 과제는 이형문제가 발생하지 않는 임프린트법을 이용한 인쇄회로기판의 제조방법을 제공하는 것이다.
본 발명의 제 3 기술적 과제는 금형의 설계 변경이 용이하고, 설계 변경시 시간과 비용을 절감할 수 있는 임프린트법을 이용한 인쇄회로기판의 제조방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법은 (A) 각각 회로패턴에 대응하는 패턴이 형성되어 있는 다수의 금형과, 절연층이 적층된 베이스 기판을 정렬시키는 단계; (B) 상기 절연층에 상기 다수의 금형을 전사시키고, 상기 절연층을 경화시키는 단계; (C) 상기 절 연층으로부터 상기 금형을 분리시킴으로써, 상기 절연층에 회로패턴의 홈을 형성하는 단계; (D) 상기 절연층 및 상기 회로패턴의 홈 내부에 무전해 도금층을 형성하는 단계; (E) 상기 무전해 도금층에 전해 도금층을 형성하는 단계; 및 (F) 상기 절연층이 노출될 때까지, 상기 무전해 도금층 및 전해 도금층을 연마하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법의 상기 (B) 단계의 상기 절연층에 상기 다수의 금형을 전사시키는 과정과 상기 절연층을 경화시키는 과정은 동시에 이루어지는 것이 바람직하다.
바람직하게는, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법의 상기 (C) 단계의 상기 절연층으로부터 상기 금형을 분리시키는 과정은 상기 절연층으로부터 하나 이상의 금형을 순차적으로 분리시키는 것이 바람직하다.
이하, 도면을 참조하여 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법을 상세히 설명하기로 한다.
도 1는 본 발명의 일실시예에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법의 흐름도이고, 도 2a 내지 도 2f는 본 발명의 일실시예에 따른 임프린트법을 이용한 인쇄회로기판의 흐름을 나타내는 단면도이다.
도 1에 나타낸 바와 같이, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법은 다수의 금형 및 베이스 기판 정렬 단계(S110), 베이스 기판의 절연층에 다수의 금형 전사 단계(S120), 베이스 기판의 절연층으로부터 순차적으로 금형 분리 단계(S130), 무전해 동도금층 형성 단계(S140), 전해 동도금층 형성 단 계(S150) 및 표면 연마 단계(S160)를 포함하여 이루어진다.
보다 상세하게 살펴보면, 도 2a에서와 같이, 각각 네거티브(negative) 형태의 회로패턴이 형성되어 있고 일정한 크기를 갖는 다수의 금형(201∼209)과 절연층(120)이 적층된 베이스 기판(110)을 정렬시킨다(S110).
여기서 베이스 기판(110)은 적층된 절연층(120)을 지지하는 지지부재일 수 있고, 절연층(120)이 적층되는 표면에 소정의 회로패턴이 형성되어 있는 기판일 수도 있다.
또한, 절연층(120)은 반경화 상태의 절연재료이며, 비스말이미드(bismaleimide), 에폭시(epoxy), 폴리카보네이트(polycarbonate), 폴리에스테르(polyester) 및 폴리이미드(polyimide) 등을 사용될 수 있다.
또한, 금형(201∼209)은 유리, 석영(quartz), 폴리머(polymer) 등의 투명한 재질의 금형을 사용할 수 있고, 반도체 물질, 세라믹, 금속, 폴리머 등의 불투명한 재질의 금형도 사용할 수 있다.
이러한 금형(201∼209)의 제작방법은 다수의 판재(plate)의 한쪽 표면을 각각 가공하여 네거티브 형태의 회로패턴을 제작할 수 있다. 이때, 다수의 금형(201∼209)을 하나의 마스터(master)를 이용하여 대량으로 제작할 수 있기 때문에, 금형(201∼209)의 설계 변경이 용이하며, 설계 변경시 제작시간이 단축되고 제작비용이 저렴하다. 여기서 판재 형태의 소재 한쪽 표면을 가공하는 방법은 전자빔 리소그래피(electron beam lithography), 포토 리소그래피(photo-lithography), 다이싱(dicing), 레이저, RIE(Reactive Ion Etching) 등이 이용될 수 있다.
이와 같이 제작되는 다수의 금형(201∼209)은 서로 동일한 네거티브 형태의 회로패턴이 형성될 수 있고, 각각 다른 네거티브 형태의 회로패턴이 형성될 수도 있다.
도 2b에서와 같이, 베이스 기판(110)의 절연층(120)에 네거티브 형태의 회로패턴이 각각 형성된 다수의 금형(201∼209)을 전사시킨다(S120). 이때, 10℃∼200℃의 온도, 바람직하게는 80℃∼120℃의 온도에서, 1∼60분 동안 5∼100bar의 압력을 금형(201∼209)과 베이스 기판(110)간에 가하여 절연층(120)을 경화시킨다.
다른 실시예에서, 금형(201∼209) 또는 베이스 기판(110)의 재질이 투명한 재질인 경우, 금형(201∼209) 또는 베이스 기판(110)을 통하여 열 대신 빛(예를 들면, 자외선)을 조사하여 절연층(120)을 경화시킬 수도 있다.
도 2c에서와 같이, 베이스 기판(110)의 경화된 절연층(120)으로부터 순차적으로 다수의 금형(201∼209)을 분리시킴으로써, 경화된 절연층(120)에 회로패턴의 홈(A)을 형성한다(S130). 이때, 금형(201∼209)과 절연층(120)간의 접착력으로 인하여 회로패턴의 홈(A)이 손상되지 않는 한, 하나 이상의 금형(201∼209)을 순차적으로 분리시키는 것이 바람직하다.
이와 같이, 다수의 금형(201∼209)이 경화된 절연층(120)으로부터 순차적으로 분리됨에 따라, 금형(201∼209)과 절연층(120)간의 접착력이 최소화되므로, 금형(201∼209)과 절연층(120)간의 분리가 용이하다. 따라서, 베이스 기판(110)의 경화된 절연층(120)에 형성되는 회로패턴의 홈(A)이 손상되지 않는다.
또한, 상술한 도 2b 및 도 2c에 도시된 과정에서, 본 발명은 일정한 크기로 제작된 다수의 금형(201∼209)을 베이스 기판(110)의 절연층(120)에 전사시키므로, 각각의 금형(201∼209)에 가해지는 압력을 조절하기 용이하여 절연층(120)에 회로패턴의 홈(A)을 균일하게 형성할 수 있다. 따라서, 약 405mm×510mm 이상의 대면적의 베이스기판(또는 인쇄회로기판)에서 균일한 회로패턴을 형성할 수 있다.
도 2d에서와 같이, 회로패턴(150)을 형성하고 전해 동도금을 수행하기 위하여, 경화된 절연층(120) 및 회로패턴의 홈(A) 내부에 무전해 동도금층(130)을 형성한다(S140).
여기서 무전해 동도금층(130) 형성 공정은 탈지(cleanet) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst) 과정, 촉매처리 과정, 활성화(accelerator) 과정, 무전해 동도금 과정 및 산화방지 처리 과정을 포함하는 촉매 석출 방식을 이용할 수 있다.
다른 방법으로, 무전해 동도금층(130) 형성 공정은 플라즈마 등에 의하여 발생되는 기체의 이온 입자(예를 들면, Ar+)를 구리 타겟(copper target)에 충돌시킴으로써, 경화된 절연층(120) 및 회로패턴의 홈(A) 내부에 무전해 동도금층(130)을 형성하는 스퍼터링(sputtering) 방식를 이용할 수도 있다.
도 2e에서와 같이, 회로패턴의 홈(A)에 전도성 물질을 충진하기 위하여, 무전해 동도금층(130)의 전면에 전해 동도금층(140)을 형성한다(S150).
여기서 전해 동도금층(140)을 형성하는 방법은 기판을 동도금 작업통에 침식시킨 후 직류 정류기를 이용하여 전해 동도금을 수행한다. 이러한 전해 동도금은 도금될 면적을 계산하여 직류 정류기에 적당한 전류를 동을 석출하는 방식을 사용하는 것이 바람직하다.
전해 동도금 공정은 동도금층의 물리적 특성이 무전해 동도금층보다 우수하고, 두꺼운 동도금층을 형성하기 용이한 장점이 있다.
이러한 전해 동도금층(140)을 형성하기 위한 동도금 인입선은 별도로 형성된 동도금 인입선을 사용할 수 있으나, 본 발명에 따른 바람직한 실시예에서, 전해 동도금층(140)을 형성하기 위한 동도금 인입선은 무전해 동도금층(130)을 사용하는 것이 바람직하다.
도 2f에서와 같이, 불필요한 동도금층을 제거하기 위하여, 경화된 절연층(120)이 노출될 때까지 무전해 동도금층(130)과 전해 동도금층(140)으로 이루어진 동도금층 표면을 연마함으로써, 동도금층(131, 141)으로 충진된 회로패턴(150)을 형성한다(S160).
여기서 표면 연마 공정은 화학적인 반응작용 및 기계적인 연마를 통하여 표면을 연마하는 화학-기계적 연마(Chemical-Mechanical Polishing) 공정 등을 사용할 수 있다. 이 화학-기계적 연마 공정은 기판을 연마패드 표면과 접촉을 유지한 상태에서 연마액(slurry)을 공급함으로써, 기판 표면을 화학적으로 반응시키는 것과 동시에, 연마패드가 부착된 연마테이블과 기판을 고정시키는 연마헤드의 상대적인 운동을 통하여 물리적으로 기판 표면을 평탄화시킨다.
이후, 절연층 적층 공정, 다수의 금형 및 베이스 기판 정렬 공정, 베이스 기판의 절연층에 다수의 금형 전사 공정, 베이스 기판의 절연층으로부터 순차적으로 금형 분리 공정, 무전해 동도금층 형성 공정, 전해 동도금층 형성 공정 및 표면 연마 공정을 필요로 하는 층수만큼 반복 수행한다. 그 다음으로, 솔더 레지스트(solder resist) 형성 공정, 니켈/금도금 공정 및 외곽 형성 공정 등을 수행하면, 본 발명에 따른 인쇄회로기판(100)이 제조된다.
한편, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법에서, 동도금층은 순수한 동도금층에 한정되는 것이 아니고, 동을 주성분으로 하는 도금층을 의미한다. 이는 EDAX(Energy Dispersive Analysis of X-rays)와 같은 분석장비를 통하여 그 화학적 조성을 분석함으로써 확인할 수 있다.
또한, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법에서, 도금층은 동(Cu)에 한정되는 것이 아니고, 사용 목적 또는 용도에 따라 금(Au), 니켈(Ni), 주석(Sn) 등의 전도성 물질을 주성분으로 하는 도금층이 형성될 수도 있다.
이상에서 본 발명에 대하여 설명하였으나, 이는 일실시예에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 얼마든지 다양한 변화 및 변형이 가능함은 본 기술분야에서 통상적으로 숙련된 당업자에게 분명할 것이다. 하지만, 이러한 변화 및 변형이 본 발명의 범위 내에 속한다는 것은 이하 특허청구범위를 통하여 확인될 것이다.
상술한 바와 같이, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법은 다수의 금형을 이용하여 균일한 압력으로 절연층에 회로패턴의 홈을 형성 하므로, 이후 공정에서 균일한 회로패턴을 형성할 수 있는 효과가 있다.
또한, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법은 다수의 금형을 절연층으로부터 순차적으로 분리시킴으로써, 금형과 절연층간의 접착력이 감소되므로, 금형과 절연층간의 분리가 용이한 효과도 있다.
또한, 본 발명에 따른 임프린트법을 이용한 인쇄회로기판의 제조방법은 크기가 작은 다수의 금형을 제작하여 사용하므로, 금형의 설계 변경이 용이하고, 설계 변경시 제작 시간과 제작 비용을 절감할 수 있는 효과도 있다.

Claims (3)

  1. (A) 각각 회로패턴에 대응하는 패턴이 형성되어 있는 다수의 금형과, 절연층이 적층된 베이스 기판을 정렬시키는 단계;
    (B) 상기 절연층에 상기 다수의 금형을 전사시키고, 상기 절연층을 경화시키는 단계;
    (C) 상기 절연층으로부터 상기 금형을 분리시킴으로써, 상기 절연층에 회로패턴의 홈을 형성하는 단계;
    (D) 상기 절연층 및 상기 회로패턴의 홈 내부에 무전해 도금층을 형성하는 단계;
    (E) 상기 무전해 도금층에 전해 도금층을 형성하는 단계; 및
    (F) 상기 절연층이 노출될 때까지, 상기 무전해 도금층 및 전해 도금층을 연마하는 단계를 포함하는 것을 특징으로 하는 임프린트법을 이용한 인쇄회로기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 (B) 단계의 상기 절연층에 상기 다수의 금형을 전사시키는 과정과 상기 절연층을 경화시키는 과정은 동시에 이루어지는 것을 특징으로 하는 임프린트법을 이용한 인쇄회로기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 (C) 단계의 상기 절연층으로부터 상기 금형을 분리시키는 과정은 상기 절연층으로부터 하나 이상의 금형을 순차적으로 분리시키는 것을 특징으로 하는 임프린트법을 이용한 인쇄회로기판의 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070200276A1 (en) * 2006-02-24 2007-08-30 Micron Technology, Inc. Method for rapid printing of near-field and imprint lithographic features
EP2421342B1 (en) 2008-12-22 2013-09-11 Fujitsu Limited Method of manufacturing an electronic component
JP2010171170A (ja) * 2009-01-22 2010-08-05 Hitachi Cable Ltd 銅回路配線基板およびその製造方法
CN116936470B (zh) * 2023-09-15 2023-12-15 季华实验室 一种循环印刷式集成电路制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001347529A (ja) 2000-06-06 2001-12-18 Mitsui Chemicals Inc 配線基板製造用スタンパ及びスタンパの製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912844A (en) 1988-08-10 1990-04-03 Dimensional Circuits Corporation Methods of producing printed circuit boards
JPH063515A (ja) * 1992-06-22 1994-01-14 Toppan Printing Co Ltd 転写箔の製造方法および装置ならびにその転写箔を用いた情報記録媒体の製造方法
JP2001230526A (ja) 2000-02-14 2001-08-24 Sony Corp 実装基板の製造方法及びそれにより得られた実装基板
JP2001320150A (ja) 2000-02-29 2001-11-16 Mitsui Chemicals Inc スタンパを使った配線基板の製造方法及び配線基板
US7211214B2 (en) 2000-07-18 2007-05-01 Princeton University Laser assisted direct imprint lithography
US6730617B2 (en) * 2002-04-24 2004-05-04 Ibm Method of fabricating one or more tiers of an integrated circuit
JP2004152934A (ja) 2002-10-30 2004-05-27 Mitsui Chemicals Inc 回路基板およびその製造方法
US7637008B2 (en) 2002-12-18 2009-12-29 Intel Corporation Methods for manufacturing imprinted substrates
US6974775B2 (en) * 2002-12-31 2005-12-13 Intel Corporation Method and apparatus for making an imprinted conductive circuit using semi-additive plating
JP4317375B2 (ja) * 2003-03-20 2009-08-19 株式会社日立製作所 ナノプリント装置、及び微細構造転写方法
JP2004349357A (ja) 2003-05-21 2004-12-09 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JP2004356255A (ja) 2003-05-28 2004-12-16 Cluster Technology Co Ltd 高密度配線基板の製造方法
KR100604819B1 (ko) * 2003-06-12 2006-07-28 삼성전자주식회사 반도체 패키지용 배선 기판, 그 제조방법 및 이를 이용한반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001347529A (ja) 2000-06-06 2001-12-18 Mitsui Chemicals Inc 配線基板製造用スタンパ及びスタンパの製造方法

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