JP4825784B2 - 半導体装置用パッケージおよびその製造方法 - Google Patents

半導体装置用パッケージおよびその製造方法 Download PDF

Info

Publication number
JP4825784B2
JP4825784B2 JP2007322337A JP2007322337A JP4825784B2 JP 4825784 B2 JP4825784 B2 JP 4825784B2 JP 2007322337 A JP2007322337 A JP 2007322337A JP 2007322337 A JP2007322337 A JP 2007322337A JP 4825784 B2 JP4825784 B2 JP 4825784B2
Authority
JP
Japan
Prior art keywords
hole
metal plate
package
semiconductor device
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007322337A
Other languages
English (en)
Other versions
JP2009147080A5 (ja
JP2009147080A (ja
Inventor
直幸 小泉
淳 大井
昭彦 立岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007322337A priority Critical patent/JP4825784B2/ja
Priority to US12/330,924 priority patent/US7963031B2/en
Priority to KR1020080125068A priority patent/KR20090063116A/ko
Priority to TW097148432A priority patent/TW200929478A/zh
Priority to EP08171700A priority patent/EP2071622A3/en
Publication of JP2009147080A publication Critical patent/JP2009147080A/ja
Publication of JP2009147080A5 publication Critical patent/JP2009147080A5/ja
Application granted granted Critical
Publication of JP4825784B2 publication Critical patent/JP4825784B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4608—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4641—Manufacturing multilayer circuits by laminating two or more circuit boards having integrally laminated metal sheets or special power cores
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、半導体装置用パッケージおよびその製造方法に関する。
いわゆるビルドアップ配線基板（半導体装置用パッケージ）は、両面銅貼りコア基板（ガラエポ樹脂基板）にドリルによってスルーホールを形成し、無電解銅めっき、電解銅めっきを施し、さらにエッチング加工を施すことにより、表裏面に、スルーホールめっき皮膜（導通部）によって電気的に接続する配線パターンを形成し、さらにビルドアップ法によって、多層の配線パターンを形成するようにしている（特許文献１）。
特開平１１−６８３１９号公報
しかしながら、従来の上記半導体装置用パッケージでは次のような課題がある。
すなわち、ガラス繊維にエポキシ樹脂を含浸したコア基板にスルーホールをあけるには、ドリルを用いて、しかも１つづつあける必要があるため、加工に長時間を要し、コスト高となるという課題がある。また、ドリルによる孔明けの場合には、スルーホールの孔径、ピッチを小さくできないので、配線密度を高められないという課題がある。
さらには、内層に電源層と接地層を設けることが多いが、これらを電解めっき膜で形成することとなるので、厚くすることが困難で、抵抗値が大きくなるという課題がある。
そこで、本発明は上記課題を解決すべくなされ、その目的とするところは、高密度配線が可能で、また抵抗値を低くすることができる半導体装置用パッケージおよびその製造方法を提供するにある。
本発明に係る半導体装置用パッケージは、コア基板の表裏面に配線パターンが形成され、該表裏面の配線パターンがコア基板を貫通する貫通孔に形成された導通部を介して電気的に接続する半導体装置用パッケージにおいて、前記コア基板は、前記導通部用の第１の貫通孔、第２の貫通孔および突起が一体的に形成されるとともに、表面に絶縁層が形成された２枚の金属板が、互いの金属板の前記突起が相手側金属板の前記第２の貫通孔に進入するようにして積層されて形成されるとともに、前記各突起の先端が相手側金属板の表面に露出して第１の端子部に形成され、さらに、各金属板の、相手側金属板の前記第１の端子部が露出する側の表面に、前記絶縁層から露出する第２の端子部が形成されていることを特徴とする。
前記２枚の金属板のうちの一方が電源層、他方が接地層であることを特徴とする。
前記絶縁層が電着塗装によって形成されることを特徴とする。
前記コア基板の一方の表面の側の前記第１の端子部および第２の端子部が外部接続端子に形成されていることを特徴とする。
また、前記外部接続端子にバンプが形成されていることを特徴とする。
また本発明に係る半導体装置用パッケージの製造方法は、コア基板の表裏面に配線パターンが形成され、該表裏面の配線パターンがコア基板を貫通する貫通孔に形成された導通部を介して電気的に接続する半導体装置用パッケージの製造方法において、前記導通部用の第１の貫通孔、第２の貫通孔および突起が一体的に形成されるとともに、表面に絶縁層が形成された２枚の金属板を、互いの金属板の前記突起が相手側金属板の前記第２の貫通孔に進入するようにして積層して前記コア基板を形成する工程と、前記各突起の先端を相手側金属板の表面に露出して第１の端子部に形成する工程と、前記各金属板の、相手側金属板の前記第１の端子部が露出する側の表面に、前記絶縁層から露出する第２の端子部を形成する工程と、前記第１の貫通孔に前記導通部を形成する工程と、前記コア基板の表裏面に、前記導通部を介して電気的に接続する配線パターンを形成する工程を含むことを特徴とする。
前記２枚の金属板の前記第１の貫通孔、第２の貫通孔および突起を、金属板をエッチング加工して形成することを特徴とする。
前記２枚の金属板の前記第１の貫通孔、第２の貫通孔および突起を、金属板をプレス加工することによって形成することを特徴とする。
また、前記突起を、金属板を切り起こし加工することによって形成することを特徴とする。
また、前記第２の端子部を、前記金属板に設けた凸部を研削加工することによって前記絶縁層を除去して形成することを特徴とする。
本発明によれば、金属板に、ドリルではなく、プレス加工やエッチング加工によって孔明け加工が行えるので、貫通孔を小径に、かつピッチを小さくでき、したがって、高密度配線が可能となる。また、所要厚さの金属板を用いることで、強度的に優れ、抵抗値を低くすることができる半導体装置用パッケージを提供できる。
以下本発明における最良の実施の形態を添付図面に基づいて詳細に説明する。
図１は、本実施の形態における半導体装置用パッケージ１０の断面図である。
半導体装置用パッケージ１０は、コア基板１２の表裏面に配線パターン１４が形成され、該表裏面の配線パターン１４がコア基板１２を貫通する貫通孔１６に形成された導通部１８を介して電気的に接続されて成る。
コア基板１２は、導通部１８用の第１の貫通孔１６、第２の貫通孔２２および突起２４が一体的に形成されるとともに、表面に絶縁層２６が形成された２枚の金属板２０ａ、２０ｂが、互いの金属板２０ａ、２０ｂの突起２４が相手側金属板の第２の貫通孔２２に進入するようにして積層されて形成される。絶縁層２６は、樹脂を電着塗装して形成されている。なお、電着塗装でなく、塗布など、他の手段によって絶縁層２６を形成してもよい。絶縁層２６の厚さは特に限定されるものではない。
そして各突起２４の先端の絶縁層２６が除去されて、該先端が相手側金属板の表面に露出して第１の端子部２４ａに形成され、さらに、各金属板の、相手側金属板の第１の端子部２４ａが露出する側の表面の所要個所に、絶縁層２６から露出する第２の端子部２８が形成されている。
導通部１８、絶縁層２６、第１の端子部２４ａ、第２の端子部２８上に、無電解銅めっき、次いで電解銅めっきを施して、銅めっき皮膜を形成し、この銅めっき皮膜をエッチング加工して、配線パターン１４に形成する。
この配線パターン１４上に絶縁層（本実施の形態ではソルダーレジスト層）３０を形成し、この絶縁層３０の一部を開口して配線パターン１４を露出させてパッドに形成している。
本実施の形態では、一層目の配線パターンそのものをパッドに形成したが、ビルドアップ法によりこれら配線パターンを多層に形成してもよいことはもちろんである。
そして下面側のパッドに外部接続用のバンプ３２が形成されて半導体装置用パッケージ１０に完成される。
なお、バンプ３２の代わりにピン（図示せず）を接合することによって、ＰＧＡタイプの半導体装置用パッケージとすることもできる。また、図２（ｊ）において、バンプもピンも取り付けない、ＬＧＡタイプの半導体装置用パッケージとして用いることもできる。
上面側のパッド１４に半導体チップ（図示せず）をフリップチップ接続し、半導体チップとパッケージ上面との間にアンダーフィル樹脂（図示せず）を充填して半導体装置とすることができる。
前記２枚の金属板２０ａ、２０ｂのうちの一方を電源層、他方を接地層として用いることができる。
金属板２０ａ、２０ｂは、任意の厚さのものを選定できる。例えば金属板に２００μｍ程度の厚さのものを用いれば、強度的にも優れ、また抵抗値も減じることができ、好適である。
また、金属板を用いるので、各種の孔明け加工も、プレス加工やエッチング加工で、小径に、かつピッチも狭く容易に行えるので、高密度配線が可能となる。例えば、第１の貫通孔１６や第２の貫通孔２２の孔径は４０μｍ程度までの小径に、また孔間のピッチも４０μｍ程度までに小さくできるので、高密度配線が可能となる。
金属板２０ａ、２０ｂの材質は特に限定されないが、４２アロイ（FeNi合金）や銅合金材を用いることができる。
次に、製造方法の一例について説明する。
図２は、エッチング加工によってコア基板１２を形成し、半導体装置用パッケージ１０に組み立てる工程図である。
まず、金属板２０（図２（ａ））の片面をエッチング加工し、凸部３４を形成する（図２（ｂ））。
なお、エッチング加工はフォトリソグラフィーで行い、マスクとなるレジストパターンを形成したり、除去したりする工程が必要であるが、説明を省略する（以下の工程においても同じ）。
次に、金属板２０の同じ片面側に、第１の貫通孔１６、第２の貫通孔２２となる部位にエッチングにより穴３６を形成する（図２（ｃ））。
次に、裏面側をハーフエッチングして、穴３６を貫通させて、第１の貫通孔１６、第２の貫通孔２２を形成するとともに、突起２４を形成する（図２（ｄ））。
次に、電着塗装によって、絶縁層２６を金属板２０に形成する。絶縁層２６は、第１の貫通孔１６内、第２の貫通孔２２内、凸部３４上、突起２４上にも形成される。
このようにして、金属板２０ａが形成される（図２（ｅ））。
同様の工程により金属板をエッチング加工して、もう一方の金属板２０ｂを形成する（図２（ｆ））。この金属板２０ｂにも、第１の貫通孔１６、第２の貫通孔２２、凸部３４、突起２４が形成され、さらに表面に絶縁層２６が形成される。
次に、図２（ｇ）に示すように、２枚の金属板２０ａ、２０ｂを、互いの金属板の突起２４が相手側金属板の第２の貫通孔２２に進入するようにして積層してコア基板１２を形成する。
２枚の金属板２０ａ、２０ｂは、別途接着剤により接着して一体化してもよいが、絶縁層２６に粘着性のある樹脂を用い、この絶縁層２６により接着し、キュアーして一体化するようにしてもよい。
次に、各突起２４の先端面上の絶縁層２６を研削して除去し、先端を相手側金属板の表面に露出して第１の端子部２４ａに形成するとともに、各凸部３４の先端面上の絶縁層２６を研削して除去することにより、各金属板２２ａ、２２ｂの、相手側金属板の第１の端子部２４ａが露出する側の表面に、絶縁層２６から露出する第２の端子部２８を形成する（図２（ｈ））。なお、図３は、２枚の金属板２０ａ、２０ｂを積層した状態における、第１の貫通孔１６、突起２４、凸部３４の位置を示す平面図である。なお、第１の貫通孔１６、突起２４、凸部３４の配置はこれに限定されないことはもちろんである。
次に、無電解銅めっき、次いで電解銅めっきを施して、第１の貫通孔１６内に導通部１８を形成するとともに、コア基板１２の表裏面に銅めっき皮膜を形成し、この同めっき皮膜をエッチングして配線パターン（パッド）１４を形成する（図２（ｉ））。
次いで、配線パターン１４を覆って絶縁層（ソルダーレジスト層）３０を形成するとともに、露光、現像して、パッド１４を露出させる。
そして一方の面の側に、外部接続端子となるバンプ３２を形成して半導体装置用パッケージ１０に完成できる。
なお、上記では両側に１層ずつの配線パターン１４を形成したが、ビルドアップ法により適宜複数層の配線パターンに形成することができる。
図４は、２枚の金属板２０ａ、２０ｂをプレス方式で形成する実施の形態の説明図であり、それぞれの金属板２０ａ、２０ｂをプレス加工によって形成した後、互いの金属板の突起２４が相手側金属板の第２の貫通孔２２に進入するようにして積層した状態を示す部分説明図である。
本実施の形態では、各金属板に、第１の貫通孔１６（図示せず）および第２の貫通孔２２をポンチによって容易に形成できる。また、凸部３４は、金属板を裏面側から突き上げることによって、反対側に盛り上げるようにして形成している。また本実施の形態では、突起３４は、凸部３４とは反対方向に、金属板を切り起こすことによって形成している。金属板を切り起こすことによって生じた孔は、金属板に被覆する絶縁層２６（図示せず）によって埋めるようにするとよい。
上記のようにして形成した金属板２０ａ、２０ｂを図４のように積層してコア基板１２を形成した後は、図２（ｇ）〜図２（ｊ）の工程と同様の工程により、半導体装置用パッケージ１０に形成できる。
なお、本実施の形態においても、第１の貫通孔１６、第２の貫通孔２２、突起２４、凸部３４等の配置は任意である。
図５は、プレス方式によるさらに他の実施の形態を示す説明図であり、それぞれの金属板２０ａ、２０ｂをプレス加工によって形成した後、互いの金属板の突起２４が相手側金属板の第２の貫通孔２２に進入するようにして積層した状態を示す説明図である。
本実施の形態では、突起２４、凸部３４の両方を、金属板を裏面側から突き上げる方式で形成している。なお、図５では絶縁層２６を省略している。
上記のようにして形成した金属板２０ａ、２０ｂを図５のように積層してコア基板１２を形成した後、図２（ｇ）〜図２（ｊ）の工程と同様の工程により、半導体装置用パッケージ１０に形成できる。
なお、本実施の形態においても、第１の貫通孔１６、第２の貫通孔２２、突起２４、凸部３４等の配置は任意である。
なお、以上の各実施の形態において、凸部３４を形成せず、この部位の第２の端子部２８は、単に絶縁層２６をエッチングして除去し、金属板を直接に露出させることによって形成してもよい（図示せず）。
本実施の形態における半導体装置用パッケージの断面図である。 図１の半導体装置用パッケージをエッチング加工によって形成する場合の工程図である。 第１の貫通孔、突起、凸部等の配置の一例を示す平面図である。 ２枚の金属板をプレス方式で形成し、積層してコア基板に形成した状態を示す部分説明図である。 ２枚の金属板をプレス方式で形成し、積層してコア基板に形成した状態を示す他の実施の形態の説明図である。
符号の説明
１０ 半導体装置用パッケージ
１２ コア基板
１４ 配線パターン（パッド）
１６ 第１の貫通孔
１８ 導通部
２０ａ、２０ｂ 金属板
２２ 第２の貫通孔
２４ 突起
２４ａ 第１の端子部
２６ 絶縁層
２８ 第２の端子部
３０ 絶縁層（ソルダーレジスト層）
３２ バンプ
３４ 凸部
３６ 穴

Claims (11)

  1. コア基板の表裏面に配線パターンが形成され、該表裏面の配線パターンがコア基板を貫通する貫通孔に形成された導通部を介して電気的に接続する半導体装置用パッケージにおいて、
    前記コア基板は、前記導通部用の第１の貫通孔、第２の貫通孔および突起が一体的に形成されるとともに、表面に絶縁層が形成された２枚の金属板が、互いの金属板の前記突起が相手側金属板の前記第２の貫通孔に進入するようにして積層されて形成されるとともに、前記各突起の先端が相手側金属板の表面に露出して第１の端子部に形成され、さらに、各金属板の、相手側金属板の前記第１の端子部が露出する側の表面に、前記絶縁層から露出する第２の端子部が形成されていることを特徴とする半導体装置用パッケージ。
  2. 前記２枚の金属板のうちの一方が電源層、他方が接地層であることを特徴とする請求項１記載の半導体装置用パッケージ。
  3. 前記絶縁層が電着塗装によって形成されることを特徴とする請求項１または２記載の半導体装置用パッケージ。
  4. 前記コア基板の一方の表面の側の前記第１の端子部および第２の端子部が外部接続端子に形成されていることを特徴とする請求項１〜３いずれか１項記載の半導体装置用パッケージ。
  5. 前記外部接続端子にバンプが形成されていることを特徴とする請求項４記載の半導体装置用パッケージ。
  6. 前記配線パターンが多層に形成されていることを特徴とする請求項１〜５いずれか１項記載の半導体装置用パッケージ。
  7. コア基板の表裏面に配線パターンが形成され、該表裏面の配線パターンがコア基板を貫通する貫通孔に形成された導通部を介して電気的に接続する半導体装置用パッケージの製造方法において、
    前記導通部用の第１の貫通孔、第２の貫通孔および突起が一体的に形成されるとともに、表面に絶縁層が形成された２枚の金属板を、互いの金属板の前記突起が相手側金属板の前記第２の貫通孔に進入するようにして積層して前記コア基板を形成する工程と、
    前記各突起の先端を相手側金属板の表面に露出して第１の端子部に形成する工程と、
    前記各金属板の、相手側金属板の前記第１の端子部が露出する側の表面に、前記絶縁層から露出する第２の端子部を形成する工程と、
    前記第１の貫通孔に前記導通部を形成する工程と、
    前記コア基板の表裏面に、前記導通部を介して電気的に接続する配線パターンを形成する工程を含むことを特徴とする半導体装置用パッケージの製造方法。
  8. 前記２枚の金属板の前記第１の貫通孔、第２の貫通孔および突起を、金属板をエッチング加工して形成することを特徴とする請求項７記載の半導体装置用パッケージの製造方法。
  9. 前記２枚の金属板の前記第１の貫通孔、第２の貫通孔および突起を、金属板をプレス加工することによって形成することを特徴とする請求項７記載の半導体装置用パッケージの製造方法。
  10. 前記突起を、金属板を切り起こし加工することによって形成することを特徴とする請求項９記載の半導体装置用パッケージの製造方法。
  11. 前記第２の端子部を、前記金属板に設けた凸部を研削加工することによって前記絶縁層を除去して形成することを特徴とする請求項７〜１０いずれか１項記載の半導体装置用パッケージの製造方法。
JP2007322337A 2007-12-13 2007-12-13 半導体装置用パッケージおよびその製造方法 Active JP4825784B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007322337A JP4825784B2 (ja) 2007-12-13 2007-12-13 半導体装置用パッケージおよびその製造方法
US12/330,924 US7963031B2 (en) 2007-12-13 2008-12-09 Package for semiconductor device and method of manufacturing the same
KR1020080125068A KR20090063116A (ko) 2007-12-13 2008-12-10 반도체 장치용 패키지 및 그 제조 방법
TW097148432A TW200929478A (en) 2007-12-13 2008-12-12 Package for semiconductor device and method of manufacturing the same
EP08171700A EP2071622A3 (en) 2007-12-13 2008-12-15 Package for semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007322337A JP4825784B2 (ja) 2007-12-13 2007-12-13 半導体装置用パッケージおよびその製造方法

Publications (3)

Publication Number Publication Date
JP2009147080A JP2009147080A (ja) 2009-07-02
JP2009147080A5 JP2009147080A5 (ja) 2010-10-14
JP4825784B2 true JP4825784B2 (ja) 2011-11-30

Family

ID=40521741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007322337A Active JP4825784B2 (ja) 2007-12-13 2007-12-13 半導体装置用パッケージおよびその製造方法

Country Status (5)

Country Link
US (1) US7963031B2 (ja)
EP (1) EP2071622A3 (ja)
JP (1) JP4825784B2 (ja)
KR (1) KR20090063116A (ja)
TW (1) TW200929478A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4930566B2 (ja) * 2009-10-02 2012-05-16 富士通株式会社 中継基板、プリント基板ユニット、および、中継基板の製造方法
JP5801685B2 (ja) * 2011-10-24 2015-10-28 新光電気工業株式会社 配線基板、発光装置及び配線基板の製造方法
JP6017492B2 (ja) * 2014-04-24 2016-11-02 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、及び樹脂封止電子部品
JP5944445B2 (ja) 2014-07-18 2016-07-05 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、樹脂封止電子部品、及び突起電極付き板状部材の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295183A (en) * 1979-06-29 1981-10-13 International Business Machines Corporation Thin film metal package for LSI chips
JPS60109362A (ja) * 1983-11-17 1985-06-14 Fujitsu Ltd 交換サ−ビス実行制御方式
JPH1168319A (ja) 1997-08-11 1999-03-09 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
JP2000232283A (ja) * 1999-02-10 2000-08-22 Alps Electric Co Ltd フレキシブルプリント基板の取付構造及びそれを用いた記録再生装置
KR100333627B1 (ko) * 2000-04-11 2002-04-22 구자홍 다층 인쇄회로기판 및 그 제조방법
US6623651B2 (en) * 2000-05-26 2003-09-23 Visteon Global Technologies, Inc. Circuit board and a method for making the same
JP4604403B2 (ja) * 2001-06-25 2011-01-05 パナソニック株式会社 固体電解コンデンサの製造方法
US6713860B2 (en) * 2002-02-01 2004-03-30 Intel Corporation Electronic assembly and system with vertically connected capacitors
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
JP2003332752A (ja) * 2002-05-14 2003-11-21 Shinko Electric Ind Co Ltd メタルコア基板およびその製造方法
US6683781B2 (en) * 2002-05-23 2004-01-27 Industrial Technology Research Institute Packaging structure with low switching noises
US6844505B1 (en) * 2002-11-04 2005-01-18 Ncr Corporation Reducing noise effects in circuit boards
US20070211403A1 (en) * 2003-12-05 2007-09-13 Hrl Laboratories, Llc Molded high impedance surface
US7548432B2 (en) * 2005-03-24 2009-06-16 Agency For Science, Technology And Research Embedded capacitor structure
JP4553765B2 (ja) * 2005-03-25 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2007027683A (ja) * 2005-06-15 2007-02-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US20080171441A1 (en) * 2005-06-28 2008-07-17 Asahi Glass Co., Ltd. Polishing compound and method for producing semiconductor integrated circuit device

Also Published As

Publication number Publication date
US7963031B2 (en) 2011-06-21
JP2009147080A (ja) 2009-07-02
EP2071622A3 (en) 2011-09-07
KR20090063116A (ko) 2009-06-17
EP2071622A2 (en) 2009-06-17
US20090151995A1 (en) 2009-06-18
TW200929478A (en) 2009-07-01

Similar Documents

Publication Publication Date Title
JP4146864B2 (ja) 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP4271590B2 (ja) 半導体装置及びその製造方法
JP4298559B2 (ja) 電子部品実装構造及びその製造方法
JP4980295B2 (ja) 配線基板の製造方法、及び半導体装置の製造方法
JP5101451B2 (ja) 配線基板及びその製造方法
CN102170745B (zh) 多层布线板及其制造方法
JP2007053327A (ja) 電子部品実装構造及びその製造方法
TW200416897A (en) Package substrate manufactured using electrolytic leadless plating process, and method for manufacturing the same
JP2008270532A (ja) インダクタ内蔵基板及びその製造方法
KR20070073730A (ko) 배선 기판, 배선 재료 및 동장 적층판 및 배선 기판의 제조방법
KR20150064976A (ko) 인쇄회로기판 및 그 제조방법
JP2015159197A (ja) 配線基板及びその製造方法
JP2008016817A (ja) 埋立パターン基板及びその製造方法
JP2008300854A (ja) 半導体装置及びその製造方法
JP2016201424A (ja) プリント配線板およびその製造方法
JP2020155631A (ja) 配線基板及びその製造方法、半導体パッケージ
KR102268388B1 (ko) 인쇄회로기판 및 그 제조방법
JP4825784B2 (ja) 半導体装置用パッケージおよびその製造方法
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR101924458B1 (ko) 전자 칩이 내장된 회로기판의 제조 방법
JP6856444B2 (ja) 配線基板、配線基板の製造方法
KR101158213B1 (ko) 전자부품 내장형 인쇄회로기판 및 이의 제조 방법
KR20090038758A (ko) 패키지 기판 및 그 제조방법
JP4330855B2 (ja) 配線板の製造方法
KR101603931B1 (ko) 캐리어 부재를 이용한 임베디드 타입 인쇄회로기판 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100830

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100830

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110830

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110912

R150 Certificate of patent or registration of utility model

Ref document number: 4825784

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140916

Year of fee payment: 3