CN109390326B - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种低成本且可靠性高的半导体装置以及其制造方法。第1树脂层设置在上层芯片的第1面。第1布线层设置在第1树脂层中，与上层芯片电连接。第2树脂层设置在第1树脂层的表面侧，并且扩展到比上层芯片的侧面靠外侧的芯片外区域。第2布线层设置在第2树脂层中，与第1布线层连接，延伸到芯片外区域。下层芯片安装在第1树脂层的表面侧，与第1布线层连接。

Description

半导体装置及其制造方法
本申请是申请日为2014年9月4日、申请号为201410448445.6、发明名称为《半导体装置及其制造方法》的分案申请。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
已知将通过TSV(Through-Silicon Via，硅通孔)连接的多个芯片的层叠体对布线基板进行凸点(bump)连接的封装构造。此外，在这种构造中，还提出对于多个存储器芯片将接口芯片(interface chip)通过TSV连接的构造。
发明内容
本发明的实施方式提供一种低成本且可靠性高的半导体装置及其制造方法。
根据实施方式，半导体装置具备：上层芯片，具有第1面和上述第1面的相反侧的第2面；第1树脂层，设置在上述上层芯片的上述第1面；第1布线层，设置在上述第1树脂层中，与上述上层芯片电连接；第2树脂层，设置在上述第1树脂层的表面侧，并扩展到比上述上层芯片的侧面靠外侧的芯片外区域；第2布线层，设置在上述第2树脂层中，与上述第1布线层连接，并延伸到上述芯片外区域；下层芯片，安装在上述第1树脂层的上述表面侧，与上述第1布线层连接；以及封固树脂，将上述上层芯片覆盖，上述上层芯片具有多个存储器芯片的层叠体，上述多个存储器芯片具有第1芯片、第2芯片及第3芯片，上述第1芯片具备：第1半导体层，具有第1电路面和上述第1电路面的相反侧的第1背面；第1片上布线层，设置在上述第1电路面；第1接合金属，与上述第1片上布线层连接；以及第1贯通电极，贯通上述第1半导体层地设置，与上述第1片上布线层连接；上述第2芯片具有：第2半导体层，具有与上述第1芯片的上述第1片上布线层对置的第2电路面和上述第2电路面的相反侧的第2背面；第2片上布线层，设置在上述第2电路面；第2接合金属，与上述第2片上布线层连接；以及第2贯通电极，贯通上述第2半导体层地设置，与上述第2片上布线层连接；上述第3芯片具有：第3半导体层，具有第3电路面和位于上述第3电路面的相反侧且与上述第2芯片对置的第3背面；第3片上布线层，设置在上述第3电路面；以及第3贯通电极，贯通上述第3半导体层地设置，与上述第3片上布线层连接，上述半导体装置中，使上述第1片上布线层和上述第2片上布线层对置而使上述第1芯片的上述第1接合金属和上述第2芯片的上述第2接合金属彼此接合，使上述第2背面和上述第3背面对置而使上述第2芯片的上述第2贯通电极和上述第3芯片的上述第3贯通电极彼此经由凸点连接。
根据另一实施方式，半导体装置的制造方法具备如下工序：将2个晶片中的接合金属彼此接合而使上述2个晶片贴合的工序，上述2个晶片分别具有半导体层、设置在上述半导体层的片上布线层、和连接于上述片上布线层的接合金属；以上述2个晶片被贴合的状态，在各个上述晶片上形成贯通上述半导体层且连接于上述片上布线层的贯通电极的工序；在形成了上述贯通电极后，将上述2个晶片的接合体切割而得到被单片化的多个2芯片层叠体的工序；以及经由凸点将上述多个2芯片层叠体的上述贯通电极连接而层叠上述多个2芯片层叠体的工序。
附图说明
图1是实施方式的半导体装置的示意剖面图。
图2是实施方式的半导体装置的示意剖面图。
图3的(a)及(b)是实施方式的半导体装置的示意剖面图。
图4是实施方式的半导体装置的示意剖面图。
图5的(a)及(b)是实施方式的半导体装置的示意剖面图。
图6的(a)～(c)是表示实施方式的半导体装置的制造方法的示意剖面图。
图7的(a)～(c)是表示实施方式的半导体装置的制造方法的示意剖面图。
图8的(a)～(c)是表示实施方式的半导体装置的制造方法的示意剖面图。
图9是表示实施方式的半导体装置的制造方法的示意剖面图。
图10是表示实施方式的半导体装置的制造方法的示意剖面图。
图11是表示实施方式的半导体装置的制造方法的示意剖面图。
图12是表示实施方式的半导体装置的制造方法的示意剖面图。
图13是表示实施方式的半导体装置的制造方法的示意剖面图。
图14是表示实施方式的半导体装置的制造方法的示意剖面图。
图15的(a)及(b)是表示实施方式的半导体装置中的多个芯片的连接关系的示意图。
图16是实施方式的半导体装置的示意剖面图。
图17的(a)及(b)是实施方式的半导体装置的示意剖面图。
具体实施方式
以下，参照附图来说明实施方式。另外，各附图中，对相同的要素赋予相同的标号。
图1是实施方式的半导体装置的示意剖面图。
实施方式的半导体装置具有上层芯片和用于使上层芯片与外部电路连接的布线构造部。上层芯片包括例如存储器芯片。
在图1所示的例子中，上层芯片具有1个存储器芯片11。存储器芯片11具有半导体层12。
半导体层12是例如硅基板。或者，半导体层12是SOI(Silicon OnInsulator：绝缘体上硅)构造中的硅层。此外，半导体层12也可以是硅以外的例如SiC、GaN等的层(基板)。以下的说明中，将半导体层12设为硅基板进行说明。
硅基板12具有第1面(电路面)12a和其相反侧的第2面12b。在第1面12a形成有包含未图示的晶体管等的半导体集成电路。在第1面12a上形成有电荷蓄积层、控制电极等。此外，在第1面12a上，设有与半导体集成电路、控制电极连接的片上(on chip)布线层13。
例如，如后述的图3的(b)所示，在片上布线层13与第1面12a之间、片上布线层13彼此之间、以及最上层的片上布线层13之上，设有层间绝缘层14。
层间绝缘层14是以硅作为基本构成的绝缘膜，例如，包含氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、硅碳氮(SiCN)、碳氧化硅(SiOC)中的至少某一种。
在存储器芯片11的第1面12a侧设有第1树脂层30。第1树脂层30以将存储器芯片11的片上布线层13的表面覆盖的方式设置。
在第1树脂层30中以及第1树脂层30的表面侧，设有第1布线层32。第1布线层32将第1树脂层30贯通，并与存储器芯片11的片上布线层13连接。因而，第1布线层32与存储器芯片11电连接。第1树脂层30将第1布线层32间绝缘。第1布线部包含第1树脂层30和第1布线层32。
第1树脂层30以及第1布线层32设在与存储器芯片11的第1面12a对置的区域，且不形成在芯片外区域(比存储器芯片11的侧面靠外侧的区域)。第1布线层32是在与芯片重叠的区域内被引绕的所谓的扇入(fan-in；日语：ファンイン)再布线层(RDL:RedistributionLayer)。
在第1树脂层30的表面侧设有第2树脂层41。第2树脂层41从与存储器芯片11的第1面12a对置的区域起、扩展到比存储器芯片11的侧面靠外侧的芯片外区域而形成。
在第2树脂层41中以及第2树脂层41的表面侧设有第2布线层42。第2布线层42与第1布线层32连接并且扩展到芯片外区域而形成。第2布线层42是所谓的扇出(fan-out；日语：ファンアウト)再布线层(RDL：Redistribution Layer)。第2树脂层41将第2布线层42间绝缘。第2布线部包含第2树脂层41和第2布线层42。
第1布线层32以及第2布线层42例如由含有铜作为主成分的金属材料构成。
第1树脂层30以及第2树脂层41主要由以碳为基本构成的有机高分子材料构成，例如包含聚酰亚胺树脂、PBO(聚苯并恶唑：polybenzoxazole)树脂、环氧树脂、硅树脂、BCB(苯并环丁烯：benzocyclobutene)树脂作为主成分。
在第2树脂层41的表面侧配置有多个外部端子52。外部端子52例如是焊料球、金属凸点等导电性凸点。外部端子52与第2布线层42连接。
形成于存储器芯片11的半导体集成电路、存储器元件经由片上布线层13以及第1布线层32而与第2布线层42电连接。并且，经由与第2布线层42连接的外部端子52，存储器芯片11能够与外部电路连接。
存储器芯片11的侧面及第2面(上表面)12b被封固树脂80覆盖。封固树脂80在扩展到芯片外区域的第2树脂层41之上，将存储器芯片11的侧面以及第1树脂层30的侧面覆盖。
此外，根据实施方式，除了存储器芯片11以外，作为下层芯片具备逻辑芯片70。逻辑芯片(logic chip)70被安装在第1树脂层30的表面(与片上布线层13连接的面的相反侧的面)侧，与第1布线层32连接。即，在第1树脂层30的一个面安装有作为上层芯片的存储器芯片11，在第1树脂层30的另一个面安装有作为下层芯片的逻辑芯片70。这里，“上层”“下层”表示将第1树脂层30夹持的相对的位置关系，而不是表示针对重力方向的上下的意思。
逻辑芯片70是控制存储器芯片11的IF(interface，接口)/控制器芯片。
在逻辑芯片70的一个面设有片上布线层71，该片上布线层71经由导电性凸点(例如焊料球、金属凸点等)72而与第1布线层32的焊接区32a接合。
第2树脂层41不形成在第1树脂层30的整个面。在第1树脂层30中的与存储器芯片11连接的面的相反侧的面侧，有不形成第2树脂层41以及第2布线层42的区域(开口部)，在该区域(开口部)配置有逻辑芯片70。在该开口部，以将凸点72与第1布线层32的焊接区32a之间的接合部覆盖的方式充填有封固树脂73。
第1布线层32的多个焊接区32a，以与片上布线层13和第1布线层32之间的接合部的间距大致相同的间距，被配置在第1树脂层30中的逻辑芯片70的安装面。
逻辑芯片70与第1布线层32的焊接区32a之间的连接部的最小间距(凸点72的间距)小于第2布线层42的外部焊接区42a与外部端子52之间的连接部的最小间距。此外，逻辑芯片70与第1布线层32之间的连接部的最小间距小于第1布线层32与第2布线层42之间的连接部的最小间距。
第1布线层32具有：与存储器芯片11及逻辑芯片70的片上布线层13、71的微细布线设计相对应的窄间距焊接区；以及与外部端子52的间距相对应地布置的焊接区(与第2布线层42之间的接合部)。
即，存储器芯片11以及逻辑芯片70的芯片级的微细间距电极焊盘经由第1布线层32以及第2布线层42，扩大到适合于向印刷布线板等进行安装的间距。
逻辑芯片70被配置在存储器芯片11的正下方的区域，经由第1布线层32对存储器芯片11凸点连接。此外，逻辑芯片70经由第1布线层32以及第2布线层42而与外部端子52电连接。在第1树脂层30的同一面，设有逻辑芯片70和用于与外部的连接的第2布线层42。
不是在印刷布线基板(插入式(interposer)基板)与存储器芯片之间夹持逻辑芯片的构造。因而，在将逻辑芯片70连接到存储器芯片11及外部电路这双方时，可以不使用TSV(贯通电极)。因而，根据实施方式，能够提供低成本且可靠性高的半导体装置。
图2是表示实施方式的半导体装置的其他例的示意剖面图。
在图2所示的例子中，存储器芯片部具有多个存储器芯片11的层叠体。图2中例示了将例如4个存储器芯片11层叠的构造，但存储器芯片11的层叠数是任意的。多个存储器芯片11是厚度、平面尺寸、厚度方向的层构造以及材料等相同的芯片。
在各个存储器芯片11的第1面12a，与上述实施方式同样地设有片上布线层13。
各存储器芯片11彼此经由贯通电极18以及凸点(例如焊料球、金属凸点)31电连接。
贯通电极18将硅基板12贯通，将形成在第1面12a的片上布线层13和形成在第2面12b的背面电极连接。
除了最靠树脂层30侧的(最下层的)存储器芯片11以外的存储器芯片11，使其片上布线层13与下方的存储器芯片11的第2面12b对置而层叠于下方的存储器芯片11上。
凸点31介于下方的存储器芯片11的背面电极(贯通电极18)与上方的存储器芯片11的片上布线层13之间，并与下方的存储器芯片11的背面电极和上方的存储器芯片11的片上布线层13接合。
存储器芯片11与存储器芯片11之间被充填封固树脂85，封固树脂85将凸点31的周边覆盖。
在距树脂层30最远的、最上层的存储器芯片11之上设有金属板82。如后述那样，金属板82作为将多个存储器芯片11以及第1树脂层30层叠时的支撑体使用。最终，金属板82可以除去。此外，在保留金属板82的情况下，金属板82作为散热板发挥功能。
在最下层的存储器芯片11的片上布线层13侧，与上述的实施方式同样地设有第1树脂层30、第1布线层32、第2树脂层41、第2布线层42、逻辑芯片70以及外部端子52。
形成于各存储器芯片11的半导体集成电路、存储器元件经由片上布线层13、第1布线层32而与第2布线层42电连接。并且，经由与第2布线层42连接的外部端子52，各存储器芯片11能够与外部电路连接。
多个存储器芯片11的层叠体的侧面及上表面被封固树脂80覆盖。此外，金属板82也被封固树脂80覆盖。
在图2的构造中，存储器芯片11以及逻辑芯片70中的芯片级的微细间距电极焊盘也经由第1布线层32及第2布线层42，扩大到适合于向印刷布线板等进行安装的间距。
此外，逻辑芯片70被配置在存储器芯片11的层叠体的正下方的区域，相对于存储器芯片11的层叠体，经由第1布线层32而被凸点连接。此外，逻辑芯片70经由第1布线层32及第2布线层42而与外部端子52电连接。在第1树脂层30的同一面，设有逻辑芯片70和用于与外部的连接的第2布线层42。
因而，在图2的构造中，在使逻辑芯片70与存储器芯片11以及外部电路这双方连接时，也可以不使用TSV(贯通电极)。因此，能够提供低成本且可靠性高的半导体装置。
图3的(a)是表示实施方式的半导体装置的又一其他例的示意剖面图。
在图3的(a)所示的例子中，存储器芯片部也具有多个存储器芯片11的层叠体。此外，层叠有多个2芯片层叠体10，该2芯片层叠体10通过将2个存储器芯片11的电路面12a彼此面对面地对置并键合而构成。
2芯片层叠体10中的1对存储器芯片11如后述那样通过晶片到晶片键合(wafer towafer bonding)来接合。多个2芯片层叠体10彼此进行凸点连接。
图3的(b)是图3的(a)中的A部的放大示意剖面图，表示2芯片层叠体10的要部剖面。
各个存储器芯片11具有硅基板(半导体层)12、片上布线层13、贯通电极18和接合金属(中间电极)21。
电路面12a上设有与半导体集成电路、控制电极连接的片上布线层13。图3的(b)中例示了多层布线，但片上布线层13也可以是单层。在片上布线层13与电路面12a之间、片上布线层13彼此之间、以及最上层的片上布线层13之上设有层间绝缘层14。
层间绝缘层14的表面上设有树脂层15。树脂层15是例如苯并环丁烯(BCB)树脂。或者，树脂层15是聚酰亚胺树脂或环氧树脂。
硅基板12设有贯通电极18。并且，在硅基板12的背面12b设有背面电极19。贯通电极18在形成了背面电极19的位置将硅基板12贯通，将背面电极19和片上布线层13连接。贯通电极18例如由包含铜作为主成分的金属构成。
在贯通电极18与硅基板12之间，设有防止贯通电极18与硅基板12直接导通的绝缘膜17。绝缘膜17例如是硅氧化膜、硅氮化膜或硅氮氧化膜。
树脂层15中埋入有接合金属(或中间电极)21。接合金属21将树脂层15以及层间绝缘层14的一部分贯通，与片上布线层13连接。接合金属21例如由包含铜作为主成分的金属构成。
这样的存储器芯片11彼此使电路面12a(片上布线层13)对置并接合，形成了2芯片层叠体10。相互的存储器芯片11的接合金属21彼此被接合，并且树脂层15彼此被接合(粘接)。
图3的(a)中，在层叠方向上邻接的2组2芯片层叠体10中的、下方的2芯片层叠体10的上侧的存储器芯片11的背面电极19与其上方的2芯片层叠体10的下侧的存储器芯片11的背面电极19之间设有凸点31。凸点31例如是焊料球或金属凸点，将上下的存储器芯片11的背面电极19彼此连接。
在最下层的2芯片层叠体10的下侧的存储器芯片11的背面12b侧，与上述的实施方式同样地设有第1树脂层30、第1布线层32、第2树脂层41、第2布线层42、逻辑芯片70以及外部端子52。
形成于各存储器芯片11的半导体集成电路、存储器元件经由片上布线层13、第1布线层32而与第2布线层42电连接。并且，经由与第2布线层42连接的外部端子52，各存储器芯片11能够与外部电路连接。
多个存储器芯片11的层叠体的侧面以及上表面被封固树脂80覆盖。此外，金属板82也被封固树脂80覆盖。
在图3的(a)的构造中，存储器芯片11以及逻辑芯片70中的芯片级的微细间距电极焊盘也经由第1布线层32及第2布线层42而扩大到适合于向印刷布线板等进行安装的间距。
此外，逻辑芯片70被配置在存储器芯片11的层叠体的正下方的区域，相对于存储器芯片11的层叠体，经由第1布线层32而被凸点连接。此外，逻辑芯片70经由第1布线层32以及第2布线层42而与外部端子52电连接。在第1树脂层30的同一面，设有逻辑芯片70和用于与外部的连接的第2布线层42。
因而，在图3的(a)的构造中，在使逻辑芯片70与存储器芯片11以及外部电路这双方连接时，也可以不使用TSV(贯通电极)。因此，能够提供低成本且可靠性高的半导体装置。
接着，参照图9～图14，说明2芯片层叠体10的制造方法。图9～图14所示的工序在晶片(wafer)状态下进行，图9～图14中示出了晶片W1、W2的一部分剖面。
首先，晶片工艺中，在硅基板12上形成上述的要素(半导体集成电路、存储器元件、片上布线层13、层间绝缘层14、树脂层15、接合金属21)。接着，使2枚晶片W1、W2的电路面12a侧对置而进行贴合。
图9中，示出贴合前的第1晶片W1和第2晶片W2。第1晶片W1和第2晶片W2构造相同，且将贴合面夹持而各要素成为镜像对称。
第1晶片W1和第2晶片W2将相互的对应的接合金属21对位并如图10所示那样贴合。在加压以及加热下，2枚晶片W1、W2被贴合，接合金属21彼此被接合并且树脂层15彼此被粘接。
晶片键合后，如图11所示，将第1晶片W1的硅基板12从背面12b侧研磨而使其变薄。即使第1晶片W1的硅基板12变薄，第2晶片W2的硅基板12也作为支撑体。或者，也可以使第1晶片W1的硅基板12作为支撑体而先将第2晶片W2的硅基板12研磨以使其变薄。
研磨前的硅基板12是例如700μm以上，通过研磨，在形成贯通电极的情况下硅基板12被薄化为例如30～50μm左右，在不形成贯通电极的情况下被薄化为例如100～500μm左右。
在对第1晶片W1的硅基板12进行了薄化后，如图11所示，形成将硅基板12贯通并到达第1晶片W1的布线层13的通孔16。例如，通过RIE(Reactive Ion Etching，反应离子蚀刻)等蚀刻而形成通孔16。
如图12所示，在通孔16的内壁以及通孔16周围的硅基板12的背面12b形成绝缘膜17。并且，隔着绝缘膜17向通孔16内埋入贯通电极18。此外，在硅基板12的背面12b形成与贯通电极18连接的背面电极19。在背面电极19与硅基板12的背面12b之间也夹着绝缘膜17。
接着，如图13所示，向形成有贯通电极18的第1晶片W1的硅基板12的背面12b侧粘贴支撑体100。在图13中，与图12相比将上下反转来表示第1晶片W1以及第2晶片W2。
支撑体100是例如玻璃基板等刚体。支撑体100经由粘接层101而被粘贴到第1晶片W1的硅基板12。
在通过支撑体100支撑第1晶片W1以及第2晶片W2的状态下，将第2晶片W2的硅基板12从背面12b侧研磨而使其变薄。
在对第2晶片W2的硅基板12进行了薄化后，与对第1晶片W1的工艺同样地，形成将硅基板12贯通而到达第2晶片W2的布线层13的通孔。
并且，如图14所示，在第2晶片W2的通孔16的内壁以及通孔16周围的硅基板12的背面12b形成绝缘膜17。此外，隔着绝缘膜17向通孔16内埋入贯通电极18。此外，在硅基板12的背面12b形成与贯通电极18连接的背面电极19。在背面电极19与硅基板12的背面12b之间也夹着绝缘膜17。此外，根据需要，在背面电极19上形成凸点31。
之后，将第1晶片W1以及第2晶片W2的接合体切割，将支撑体100除去(剥离)，从而得到单片化的2芯片层叠体10。
例如，以支撑体100被粘贴在切割带上的状态，将第2晶片W2以及第1晶片W1切割。或者，也可以在将支撑体100剥离后将第1晶片W1以及第2晶片W2切割。
实施方式的2芯片层叠体10不是单片化的2芯片的芯片对芯片键合(chip to chipbonding)，而是通过晶片对晶片键合后的切割而得到的。因而，2芯片层叠体10形成为具有连续的侧面的长方体形状。
单片化的多个2芯片层叠体10如上述那样被层叠在金属板82上，在多个2芯片层叠体10之间充填封固树脂80。
或者，也可以将多个2芯片层叠体10经由预先形成在表面上的树脂粘接层而贴合并层叠。
在TSV构造中，若使基板薄则贯通电极的表面积变小，能够减小将绝缘膜夹持而对置的贯通电极与基板之间的寄生电容。但是，若基板变薄，则产生在芯片彼此的键合、芯片与安装基板的键合等组装工艺中处理变困难的问题。
因此，根据以上说明的实施方式，在使2枚晶片W1、W2的电路面12a侧对置而进行了晶片对晶片键合后，将一方的晶片W2的硅基板12作为支撑体，将另一方的晶片W1的硅基板12薄化而形成贯通电极18。之后，在一方的晶片W1的硅基板12侧粘贴了支撑体(刚体)100后，将另一方的晶片W2的硅基板12薄化，并对晶片W2也形成贯通电极18。
因此，能够不带来处理的困难性地在将2芯片层叠体10各自的基板12薄化的基础上形成TSV构造。作为参照例，与以芯片对芯片的方式将2芯片层叠而成的构造相比，根据实施方式的2芯片层叠体10，能够使基板12的厚度为约1/2。
因而，与参照例相比，能够使夹持绝缘膜17而与硅基板12对置的贯通电极18的表面积为约1/2，能够将贯通电极18与基板12间的寄生电容降低为约1/2。
特别是，若随着存储电容的大容量化而存储器芯片11的层叠数增大，则TSV的数量也增加，存在其寄生电容的影响也变大的倾向，但根据实施方式，通过基板12的薄化将TSV的寄生电容减小，从而能够实现耗电的减少。
此外，2芯片层叠体10是将夹持接合面而剖面构造处于镜像对称的、相同的存储器芯片11彼此键合而得到的构造，因此各个存储器芯片11发生的翘曲被抵消，作为2芯片层叠体10能得到小的翘曲。
图4是表示实施方式的半导体装置的又一其他例的示意剖面图。
图4的构造中，在第2树脂层41覆盖逻辑芯片70这一点上与图1的构造不同。
逻辑芯片70的上表面(片上布线层71的相反侧的面)被第2树脂层41覆盖。在将逻辑芯片70的上表面覆盖的第2树脂层41中也设有第2布线层42的外部焊接区42a。对该外部焊接区42a接合有外部端子52。即，在安装了逻辑芯片70的区域也配置有外部端子52。
通过将可配置外部端子52的区域扩展，能够实现外部端子52间的间距扩大，可靠地防止端子间短路，安装性提高。
图5的(a)及(b)是表示实施方式的半导体装置的又一其他例的示意剖面图。图5的(b)是图5的(a)中的B部的放大示意剖面图。第1树脂层30、第1布线层32、第2树脂层41、第2布线层42等的构成与上述的实施方式相同。
根据图5的(a)及(b)所示的半导体装置，逻辑芯片70是例如SoC(System on aChip：片上系统)构造的大型多管脚芯片，逻辑芯片70的一部分在俯视时与第2树脂层41及第2布线层42重叠。即，与逻辑芯片70的安装区域(第2树脂层41的开口部)的面积相比，逻辑芯片70的平面尺寸更大。在逻辑芯片70与第2树脂层41之间夹着封固树脂73。
在图2、图3的(a)、图5的(a)及(b)所示的实施方式中，多个存储器芯片11如图15的(a)所示，对共同的数据输入输出端子90并联连接(总线连接)。即，通过贯通电极及凸点等，对形成在芯片层叠方向上的共同的数据总线91，将多个芯片11并联连接。
此外，如图15的(b)所示，对连接着逻辑芯片70的端子92的总线93，将多个存储器芯片11并联连接。
接着，参照图6的(a)～图8的(c)来说明实施方式的半导体装置的制造方法。图6的(a)～图8的(c)中，作为存储器芯片部而例示多个存储器芯片11的层叠体，但也可以只有1个存储器芯片11。
多个存储器芯片11被层叠在金属板82上。在金属板82上的多个存储器芯片11中的最上层的存储器芯片11上，形成第1树脂层30以及第1布线层32。
包含这些金属板82、多个存储器芯片11、第1树脂层30以及第1布线层32的层叠体100如图6的(a)及(b)所示，被搭载在支撑体95上。多个层叠体100相互分离地搭载在支撑体95上。使第1树脂层30朝下(朝向支撑体95侧)而将层叠体100搭载在支撑体95上。
接着，如图6的(c)所示，将支撑体95上的层叠体100用树脂80模制成型后，将支撑体95除去。
接着，如图7的(a)所示，在第1树脂层30上以及芯片外区域(相邻的层叠体100间的区域)的树脂80上形成第2树脂层41以及第2布线层42。此外，在芯片正上方区域的第2树脂层41形成开口部41a，使第1树脂层30以及第1布线层32的焊接区32a(如图1所示)从该开口部41a露出。
并且，在开口部41a的第1树脂层30上，如图7的(b)所示，安装逻辑芯片70。逻辑芯片70经由图1所示的凸点72而与第1布线层32的焊接区32a接合。
在安装了逻辑芯片70后，在第2树脂层41上形成多个外部端子52。多个外部端子52在第2树脂层41上例如配置为网格(grid)状。外部端子52与第2布线层42的外部焊接区42a(如图1所示)接合。
之后，将相邻的层叠体100间区域的第2树脂层41以及封固树脂80切断，单片化为多个半导体装置。
此外，在图6的(c)的工序后且形成第2树脂层41前，如图8的(a)所示，可以在第1树脂层30上搭载逻辑芯片70。
之后，如图8的(b)所示，以覆盖逻辑芯片70的方式，在第1树脂层30上以及芯片外区域(相邻的层叠体100间的区域)的树脂80上形成第2树脂层41。
对于第2树脂层41，使用例如激光器来形成通孔，将第2布线层42埋入。
之后，如图8的(c)所示，在第2树脂层41上形成多个外部端子52。外部端子52也能够配置在与逻辑芯片70重叠的区域。因而，与图7的(c)所示的构造相比，多个外部端子52的可配置区域扩展，外部端子52的配置自由度变高。
之后，将相邻的层叠体100间区域的第2树脂层41以及封固树脂80切断，单片化为多个半导体装置。
根据实施方式的半导体装置，多个存储器芯片对共同的数据输入输出端子并联连接。此外，多个存储器芯片对连接着逻辑芯片的总线并联连接。
此外，根据实施方式的半导体装置的制造方法，在第1树脂层上形成了第2树脂层后，在第2树脂层中形成使第1树脂层露出的开口部，在开口部配置第2芯片部。此外，根据实施方式的半导体装置的制造方法，在第1树脂层上安装了第2芯片部后，以覆盖第2芯片部的方式在第1树脂层上形成第2树脂层。
图16是表示实施方式的半导体装置的又一其他例的示意剖面图。
图16所示的实施方式的上层芯片，与例如图2所示的实施方式同样地具有多个存储器芯片11的层叠构造。在图16所示的剖面中，该上层芯片如向上凸起的弓那样地翘曲。
对于上层芯片的面方向，第1树脂层30具有外周部30b和中央部30a。第1树脂层30的外周部30b与第2树脂层41的底面之间的距离(最短距离)小于第1树脂层30的中央部30a与第2树脂层41的底面之间的距离(最短距离)。
在上层芯片的面方向的外周区域(第1树脂层30的外周部30b)设置的第1布线层32的下端、与第2树脂层41的底面之间的距离(最短距离)，小于在上层芯片的面方向的中央区域(第1树脂层30的中央部30a)设置的第1布线层32的下端、与第2树脂层41的底面之间的距离(最短距离)。
包含第1树脂层30的侧面在内的外周部30b被埋入第2树脂层41，被第2树脂层41覆盖。因此，第1树脂层30与第2树脂层41间的连接可靠性(密接性)提高。
不限定于第1树脂层30的侧面的全部被第2树脂层41覆盖。即使第1树脂层30的侧面的一部分被第2树脂层41覆盖，连接可靠性也提高。
根据图17的(a)及(b)所示的半导体装置，第1树脂层30的外周部30b的侧面的一部分被埋入第2树脂层41，被第2树脂层41覆盖。
在上述的图6的(b)的工序中，上层芯片经由未图示的临时粘接剂层而被安装到支撑体95上。此时，第1树脂层30被按压于临时粘接剂层，并稍微陷入临时粘接剂层。若在树脂80的模制成型后将支撑体95剥离，则第1树脂层30从树脂80稍微突出。若在此处形成第2树脂层41，则第1树脂层30的至少一部分被埋入第2树脂层41。
如图16所示的实施方式那样，若使上层芯片翘曲，则能够将第1树脂层30可靠地埋入第2树脂层41。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意欲限定发明的范围。这些新的实施方式可以以其他各种形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及其等价的范围内。
附图标记说明
11…存储器芯片，12…硅基板(半导体层)，13…片上布线层，30…第1树脂层，32…第1布线层，41…第2树脂层，42…第2布线层，52…外部端子，70…逻辑芯片。

Claims (16)

1.一种半导体装置，其中，具备：
上层芯片，具有第1面和上述第1面的相反侧的第2面；
第1树脂层，设置在上述上层芯片的上述第1面；
第1布线层，设置在上述第1树脂层中，与上述上层芯片电连接；
第2树脂层，设置在上述第1树脂层的表面侧，并扩展到比上述上层芯片的侧面靠外侧的芯片外区域；
第2布线层，设置在上述第2树脂层中，与上述第1布线层连接，并延伸到上述芯片外区域；
下层芯片，安装在上述第1树脂层的上述表面侧，与上述第1布线层连接；以及
封固树脂，将上述上层芯片覆盖，
上述上层芯片具有多个存储器芯片的层叠体，
上述多个存储器芯片具有第1芯片、第2芯片及第3芯片，
上述第1芯片具备：
第1半导体层，具有第1电路面和上述第1电路面的相反侧的第1背面；
第1片上布线层，设置在上述第1电路面；
第1接合金属，与上述第1片上布线层连接；以及
第1贯通电极，贯通上述第1半导体层地设置，与上述第1片上布线层连接；
上述第2芯片具有：
第2半导体层，具有与上述第1芯片的上述第1片上布线层对置的第2电路面和上述第2电路面的相反侧的第2背面；
第2片上布线层，设置在上述第2电路面；
第2接合金属，与上述第2片上布线层连接；以及
第2贯通电极，贯通上述第2半导体层地设置，与上述第2片上布线层连接；
上述第3芯片具有：
第3半导体层，具有第3电路面和位于上述第3电路面的相反侧且与上述第2芯片对置的第3背面；
第3片上布线层，设置在上述第3电路面；以及
第3贯通电极，贯通上述第3半导体层地设置，与上述第3片上布线层连接，
上述半导体装置中，
使上述第1片上布线层和上述第2片上布线层对置而使上述第1芯片的上述第1接合金属和上述第2芯片的上述第2接合金属彼此接合，
使上述第2背面和上述第3背面对置而使上述第2芯片的上述第2贯通电极和上述第3芯片的上述第3贯通电极彼此经由凸点连接。
2.如权利要求1所述的半导体装置，其中，
上述下层芯片配置在形成于上述第2树脂层的开口部。
3.如权利要求1所述的半导体装置，其中，
上述第2树脂层将上述下层芯片覆盖。
4.如权利要求1～3中任一项所述的半导体装置，其中，
还具备设置在上述第2树脂层的表面侧并与上述第2布线层连接的外部端子，
上述下层芯片与上述第1布线层之间的连接部的最小间距小于上述外部端子的最小间距。
5.如权利要求4所述的半导体装置，其中，
上述下层芯片与上述第1布线层之间的连接部的最小间距小于上述第1布线层与上述第2布线层之间的连接部的最小间距。
6.如权利要求4或5所述的半导体装置，其中，
上述第2树脂层将上述下层芯片覆盖，
上述外部端子还设置在上述第2树脂层的将上述下层芯片覆盖的区域。
7.如权利要求1～6中任一项所述的半导体装置，其中，
上述下层芯片在俯视观察时与上述第2布线层重叠。
8.如权利要求1～7中任一项所述的半导体装置，其中，
上述下层芯片包括逻辑芯片。
9.如权利要求1～8中任一项所述的半导体装置，其中，
上述第1贯通电极与上述第1布线层连接。
10.如权利要求1～9中任一项所述的半导体装置，其中，
上述第1树脂层的至少外周部的一部分被上述第2树脂层覆盖。
11.如权利要求2所述的半导体装置，其中，
还具备设置在上述第2树脂层的上述开口部且与上述第2树脂层接触的第2封固树脂。
12.如权利要求1～11中任一项所述的半导体装置，其中，
上述多个存储器芯片对共同的数据输入输出端子并联地连接。
13.如权利要求8所述的半导体装置，其中，
上述多个存储器芯片对连接着上述逻辑芯片的端子的总线并联地连接。
14.如权利要求1～13中任一项所述的半导体装置，其中，
还具备设置在上述多个存储器芯片之间且覆盖上述凸点的周围的树脂。
15.如权利要求1～14中任一项所述的半导体装置，其中，
上述第1布线层不形成在比上述上层芯片的上述侧面靠外侧的上述芯片外区域。
16.一种半导体装置的制造方法，其中，具备如下工序：
将2个晶片中的接合金属彼此接合而使上述2个晶片贴合的工序，上述2个晶片分别具有半导体层、设置在上述半导体层的片上布线层、和连接于上述片上布线层的接合金属；
以上述2个晶片被贴合的状态，在各个上述晶片上形成贯通上述半导体层且连接于上述片上布线层的贯通电极的工序；
在形成了上述贯通电极后，将上述2个晶片的接合体切割而得到被单片化的多个2芯片层叠体的工序；以及
经由凸点将上述多个2芯片层叠体的上述贯通电极连接而层叠上述多个2芯片层叠体的工序。
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