CN102074556A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。半导体器件包括：第一内插体，该第一内插体被提供有第一芯片第一互连；第一芯片，该第一芯片被布置以在第一芯片的各表面中的一个表面中接触第一内插体；第二内插体，该第二内插体被布置以接触第一芯片的其它表面并且被提供有第一芯片第二互连；以及第二芯片组，该第二芯片组被安装在第二内插体上。作为第一芯片的各表面中的一个表面，第一芯片具有在其上形成电路元件的电路形成表面，并且第一芯片第一互连和第一芯片第二互连与电路元件电连接。通路电极被形成以从第一芯片的各表面中的所述一个表面通到所述其它表面，并且第一芯片第一互连和第一芯片第二互连中的一个通过通路电极与电路元件电连接。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件和制造半导体器件的方法。
背景技术
已知在其中提供有半导体芯片的半导体器件。为半导体器件提供连接部件，以电连接半导体芯片与另一器件。例如，通过键合线和内插体(interposer)衬底的互连而达到连接部件。
在专利文献1(日本专利公开(JP-2006-19433A))中公布一种半导体器件。该半导体器件包括板状互连体、被提供在互连体的一个表面上的第一半导体元件、被提供以覆盖第一半导体元件的所述一个表面和侧面的密封树脂、以及为互连体的其它表面提供的第二互连元件。互连体被提供有互连层、支撑互连层的支撑层、以及经过互连层和支撑层的通路电极。第一半导体元件和第二半导体元件通过互连体而被电连接。
在专利文献2(日本专利公开(JP 2008-159805A))中公布一种印制电路板。该印制电路板包括具有部分安装表面的第一构件、被安装在所述部分安装表面上并且具有通路电极的内置部分、通过覆盖内置部分的绝缘层被堆叠在第一构件上的第二构件、为第二构件提供并且与内置部分的通路电极连通的孔部件、以及被安装在第二构件并且通过孔部件与通路电极直接地相连接的外部部分。通路电极被连接到没有与内置部分的其他互连图案相连接的所谓的开路焊盘上。
此外，已知专利文献3(日本专利公开(JP 2004-327474A)和专利文献4(日本专利公开(JP 2006-301863A)。
引用列表：
[专利文献1]：JP 2006-19433A
[专利文献2]：JP 2008-159805A
[专利文献3]：JP 2004-327474A
[专利文献4]：JP 2006-301863A
发明内容
当键合线被用于连接时，键合线与半导体芯片的电路形成表面相连接。能够与电路形成表面相连接的键合线的数目受到限制。因此，取决于键合线的数目，半导体芯片的功能也受到限制。
另一方面，在专利文献1公开的半导体器件中，与半导体芯片(第一和第二半导体元件)相连接的连接部件被形成在互连体(内插体)中。能够被形成在互连体中的互连的密度也受到限制。因此，在半导体器件中，半导体芯片的功能已经受到了限制。特别地，当使用在其中形成了高功率消耗量的电路的半导体芯片时，需要提供宽的电源的互连的宽度。结果，在内插体中，用于布置互连以输入和输出信号的空间受到进一步的限制，并且半导体芯片的功能受到进一步限制。
在专利文献2中没有特别地描述充分地确保用于与半导体芯片(内置部分)相连接的互连的空间的任何器件。
本发明的主题是提供一种半导体器件和半导体器件的制造方法，其中能够以高密度布置互连。
在本发明的一方面中，半导体器件包括：第一内插体，该第一内插体被提供有第一芯片第一互连；第一芯片，该第一芯片被布置以接触第一芯片的表面中的一个中的第一内插体；第二内插体，该第二内插体被布置以接触第一芯片的其它表面，并且其被提供有第一芯片第二互连；以及第二芯片组，该第二芯片组被安装在第二内插体上。作为第一芯片的表面中的一个，第一芯片具有在其上形成电路元件的电路形成表面，并且第一芯片第一互连和第一芯片第二互连与电路元件电连接。通路电极被形成以从第一芯片的表面中的一个通到其它的表面，并且第一芯片第一互连和第一芯片第二互连中的一个通过通路电极与电路元件电连接。
在本发明的另一方面中，半导体器件包括：第一芯片，该第一芯片具有主表面，作为形成电路元件的电路形成表面；第一内插体，该第一内插体被提供以接触第一芯片的背表面；以及第二内插体，该第二内插体具有与第一芯片的主表面相接触的背表面。通路电极被提供在第一芯片中以连接背表面和主表面，并且第一芯片信号互连被形成在第二内插体中，以与被提供在第一芯片的主表面的信号端子相连接。第一芯片电源互连被形成在第一内插体中以给第一芯片提供电源电压，并且第一芯片电源互连接触第一芯片的背表面中的通路电极。
在本发明的又一方面中，如下来实现制造半导体器件的方法：通过提供在其中形成第一芯片第一互连的第一内插体；通过提供具有在其上形成电路元件的电路形成表面的第一芯片；通过提供在其中形成第一芯片第二互连的第二内插体；通过提供第二芯片组；通过在第一芯片中形成通路电极以从主表面通到背表面；通过在第二内插体的主表面上安装第二芯片组；通过在第二内插体的背表面上布置第一芯片使得第一芯片第二互连与电路元件电连接；以及通过在第一内插体上布置第一芯片使得第一芯片第一互连与电路元件电连接。第一芯片第一互连和第一芯片第二互连中的一个通过通路电极与电路元件电连接。
在本发明的又一方面中，如下来实现制造半导体器件的方法：通过提供在其中将电路形成在主表面上的第一芯片；通过提供在其中形成第一芯片电源互连的第一内插体；通过提供在其中形成第一芯片信号互连的第二内插体；通过在第一芯片中形成通路电极以连接主表面和背表面，并且与主表面上的电路的电源端子相连接；通过在第二内插体的背表面上布置第一芯片使得第一芯片信号互连与被形成在第一芯片的主表面上的电路的信号端子相连接；以及通过在第一内插体上布置第一芯片使得第一芯片电源互连接触第一芯片的背表面中的通路电极。
根据本发明，提供一种半导体器件和半导体器件的制造方法，其中能够以高密度布置互连。
附图说明
结合附图，根据某些实施例的以下描述，本发明的以上和其它的目的、优点、和特征将更加明显，其中：
图1是示意性地示出根据本发明的第一实施例的半导体器件的截面图；
图2A至图2H是示意性地示出根据第一实施例的半导体器件的制造方法的截面图；
图3A至图3C是示意性地示出根据第一实施例的半导体器件的制造方法的修改的截面图；
图4是示意性地示出根据本发明的第二实施例的半导体器件的截面图；以及
图5是示意性地示出根据本发明的第三实施例的半导体器件的截面图。
具体实施方式
在下文中，将会参考附图详细地描述根据本发明的半导体器件。
[第一实施例]
将会描述根据本发明的第一实施例的半导体器件。
图1是示意性地示出根据本实施例的半导体器件1的截面图。如图1中所示，半导体器件1被提供有第一芯片2、第二芯片组3、第一内插体6、第二内插体7、密封体4、以及外形保持构件5。
提供第一内插体6以将第一芯片2和第二芯片组3与外部器件(未示出)电连接。第一内插体6被提供有第二芯片外部互连12、第一芯片第一互连10、以及互连11。提供第二芯片外部互连12以将第二芯片组3与外部器件电连接。提供第一芯片第一互连10，以将电源电压提供给第一芯片2。应注意的是，在本说明书中的电源电压包含接地电压。互连11是在第一芯片2和外部器件之间交换信号的信号互连。
为第一内插体6的背表面提供外部电极8。例如，外部电极8可以是焊料凸块。第一芯片第一互连10、第二芯片外部互连12、以及互连11分别与外部电极8相连接。这些外部电极8与外部器件电连接。
在第一内插体6的主表面上形成凹部，以具有与第一芯片2相对应的形状。第一芯片2被嵌入在凹部中。第一内插体6的主表面和第一芯片2的主表面是处于大体上相同的平面中。
没有特别地限制如上所述的第一内插体6的材料。
接下来，将会描述第一芯片2。在第一芯片2中，将电路元件形成在主表面上。即，第一芯片的主表面是电路形成表面21。假设电路元件具有逻辑功能。电路元件包含电源端子和信号端子(都未被示出)。而且，为第一芯片2提供通路电极15，以从主表面通到背表面。当第一芯片2由硅衬底来构成时，电极15通常被称为TSV(硅通路通孔)。通路电极15与主表面中的电路元件的电源端子相连接，并且与背表面中的第一芯片第一互连10相连接。即，电源电压通过第一芯片第一互连10和通路电极15而从外部器件提供到在第一芯片2中形成的电路元件上。因此，第一芯片第一互连10用作电源互连。通路电极15被形成作为金属电极。
接下来，将会描述第二内插体7。第二内插体7被布置在第一内插体6的主表面上。第二内插体7比第一芯片1宽，以覆盖第一芯片1的主表面。第二内插体7接触第一芯片1的主表面。
通路电极14、第一芯片第二互连9、以及第二芯片外部连接互连13被形成在第二内插体7中。它们被形成作为金属层。
提供通路电极14，以电连接第一芯片2和第二芯片组3。通路电极14被形成以穿过第二内插体7。通路电极14与为第一芯片2的主表面提供的电路元件相连接。
提供第一芯片第二互连9，以电连接第一芯片2的信号端子和外部器件。即，第一芯片第二互连9用作信号互连。在一端处，第一芯片第二互连9与为第一芯片2提供的电路元件的信号端子相连接。另外，第一芯片第二互连9的另一端与为第一内插体6提供的互连11相连接。即，第一芯片2的信号端子通过第一芯片第二互连9、互连11、以及外部电极8与外部器件电连接。
提供第二芯片外部连接互连13，以将第二芯片组3和外部器件电连接。第二芯片外部连接互连13的一端与为第二内插体7的背表面中的第一内插体6提供的第二芯片外部互连12相连接。而且，第二芯片外部连接互连13的另一端被暴露在第二内插体7的主表面中。
如上所述，许多的互连(通路电极14、第一芯片第二互连9、以及第二芯片外部连接互连13)被形成在第二内插体7中。而且，随着第一芯片2的逻辑功能变得较高，信号端子的数目就增加为更多。因此，要求以高密度布置第一芯片第二互连9。从这些观点出发，选择第二内插体7的材料以允许以比在第一内插体中高的密度来布置互连。例如，期待的是，使用如下的第二内插体7，在其中，诸如铜的金属的互连被形成在有机绝缘树脂层(例如，聚酰亚胺树脂层和环氧树脂层)的内部或者其上面。此外，从允许形成精细的互连图案的观点出发，还要求使用被提供有由硅、陶瓷、玻璃等等形成的支撑层的内插体；由支撑层上的Cu和Al形成的互连层；以及通路电极。
接下来，将会描述第二芯片组3。第二芯片组3被安装在第二内插体7的主表面上。第二芯片组3被提供有被堆叠的多个第二芯片。具有存储器功能的电路元件被形成在各个第二芯片中。第二芯片通路电极16被形成在各个第二芯片中以穿过第二芯片。最低层中的第二芯片与第二芯片外部连接互连13和通路电极14相连接。各个第二芯片通过第二芯片通路电极16与第二芯片外部连接互连13和通路电极14电连接。
接下来，将会描述外形保持构件5和密封体4。密封体4被用于保护第二内插体7和第二芯片组3。密封体4被提供在第二内插体7的主表面上。密封体4被提供以覆盖第二芯片组3。例如，密封体4是由树脂层形成。
外形保持构件5被提供以保持半导体器件1的外形。外形保持构件5被提供在第一内插体6的主表面上。外形保持构件5被形成以覆盖第二内插体7和密封体4的侧面。
通过采用上述结构，获得下述效应。根据本实施例，通过使用第二内插体7，能够以短距离连接逻辑芯片(第一芯片2)和存储器芯片组(第二芯片组3)。在这里，具有较大的功率消耗量的芯片有时候被用作第一芯片2。在这样的情况下，为了将电源充分地提供到第一芯片2，有必要为电源提供较宽宽度的互连。
为了与本实施例进行比较，假设为第二内插体7提供要将电源电压提供给第一芯片2的互连。在这样的情况下，其它的互连(第一芯片第二互连9、通路电极14、以及第二芯片外部连接互连13)能够被布置在第二内插体7的空间已经变窄。另一方面，在本实施例中，通过第一芯片第一互连10和通路电极15来执行到第一芯片2的电源电压的提供。即，能够从第一芯片2的背表面的一侧来提供电源。没有必要为第二内插体7提供互连，以将电源电压提供给第一芯片2。因此，能够充分地确保用于在第二内插体7中布置诸如信号互连的其它互连的空间。
要注意的是，可以提供到第一芯片2的多个电源路径。在这样的情况下，充分的是，电源路径中的至少一个是通路电极15。即使只形成一部分电源路径以通到第二内插体7，也能够获得增加第二内插体7中的互连密度的效应。
在本实施例中，已经描述电源电压通过通路电极15而被提供给第一芯片2的情况。然而，不是电源互连而是一部分大容量的信号互连也可以通过通路电极15与第一芯片2的电路元件相连接。即使采用此结构，也能够充分地确保第二内插体7中的空间。
另外，根据本实施例，提供优秀的热辐射效率。即，在本实施例中，通过第二内插体7覆盖第一芯片2的电路形成表面(主表面)。在此结构中，尽管能够以短距离连接第一芯片2和第二芯片组3，但是容易积累在电路形成表面中产生的热量。然而，在本实施例中，第一芯片2的主表面通过通路电极15和第一芯片第一互连10与第一内插体6的背表面相连接。因为通路电极15和第一芯片第一互连10是由金属形成，所以热辐射路径被形成以连接第一芯片2的主表面和第一内插体6的背表面。通过该热辐射路径能够防止热量已经积累在第一芯片2的主表面中并且能够提高第一芯片2的可靠性。
要注意的是，在本实施例中，已经描述第二芯片组3被提供有多个第二芯片的情况。然而，第二芯片的数目不是总是多个，并且第二芯片可以是单个的。
在本实施例中，第一芯片2是单个的。然而，能够准备并且堆叠多个第一芯片2。
接下来，将会描述根据本实施例的半导体器件的制造方法。图2A至图2H是示出半导体器件的制造方法的横截面图。
首先，如图2A中所示，支撑体17被准备并且第二内插体7被形成在支撑体17上。这时，通路电极14、第二芯片外部连接互连13、以及第一芯片第二互连9被形成在第二内插体7中。作为支撑体17，期待使用具有高的刚性的材料。而且，作为支撑体17，具有接近于第一芯片2和第二芯片组3的热胀系数的材料被使用。因此，作为支撑体17，具体地，硅衬底、玻璃衬底、以及陶瓷衬底等等被使用。例如，作为第二内插体7，板构件能够被使用，其中金属互连层(Cu互连层)被形成在有机绝缘树脂层(例如，聚酰亚胺树脂层和环氧树脂层)上。
接下来，第二芯片组被堆叠。如图2B中所示，第二芯片组3被堆叠在第二内插体7的主表面上。这时，第二芯片组3被堆叠以与第二芯片外部连接互连13和通路电极14相连接。
接下来，如图2C中所示，密封体4被形成在第二内插体7的主表面上。密封体4被形成以覆盖第二芯片组3的侧面。
接下来，如图2D中所示，支撑体17与第二内插体7分离。这暴露第二内插体7的背表面。
接下来，制造具有通路电极15和电路元件的第一芯片。如图2E中所示，第一芯片2被布置在第二内插体7的背表面上。这时，第一芯片2被布置使得电路形成表面21与第二内插体7相对。而且，第一芯片2被布置使得电路元件的信号端子与第一芯片第二互连9相连接。
期待的是，在大尺寸的晶片上执行如图2A至图2D中所示的工艺。在布置第一芯片2之后，通过切割获得芯片堆叠结构19作为各个模块。
接下来，第一内插体6被准备。第一内插体6具有凹部20，所述凹部20具有与主表面中的第一芯片2相对应的形状。而且，如上所述，第一芯片第一互连10、互连11、以及第二芯片外部连接互连12被形成在第一内插体6中。
如上所述，没有特别地限制制造第一内插体6的方法。例如，从制造成本的观点出发，期待采用通过集体堆叠来制造多层结构的第一内插体6的方法。在此方法的情况下，首先，被图案化的互连层被形成在绝缘层上作为互连片材。半固化树脂(预浸材料)被布置在互连片材上。而且，具有通路电极的通路电极片材也被准备。然后，通过堆叠并且按压这些片材来执行集体堆叠。然而，通过如在通常的积层互连衬底中采用的顺序堆叠可以制造第一内插体6。
接下来，如图2F中所示，芯片堆叠结构19被安装在第一内插体6的主表面上。这时，芯片堆叠结构19被安装使得第一芯片2被布置在凹部20中。因此，第一芯片2的通路电极15与第一芯片2的背表面中的第一芯片第一互连10相连接。而且，第二芯片外部连接互连13和第一芯片第二互连9分别与第二芯片外部连接12和互连11相连接。
接下来，如图2G中所示，外形保持构件5被布置在第一内插体6的主表面上，以包围密封体4和第二内插体7。作为外形保持构件5，能够使用由金属等等组成的补强件(stiffener)。要注意的是，外形保持构件5可以是由树脂层组成。当外形保持构件5是由树脂层组成时，可以与在其中形成第一内插体6的集体堆叠步骤同时地形成外形保持构件5。在这样的情况下，在集体堆叠步骤中，用于外形保持构件5的半硬化树脂应被布置在第一内插体6上。
接下来，如图2H中所示，外部电极8被形成在第一内插体6的背表面上。这样，能够获得本实施例中的半导体器件。
如上所述，根据本实施例，没有必要将用于电源的互连提供给用于第二内插体7的第一芯片2。因此，能够确保足以将其它的互连布置在第二内插体2中的空间。
而且，形成热辐射路径，其从根据本实施例的第一芯片2的电路形成表面延伸到第一内插体6的背表面。因此，能够防止第一芯片2的电路形成表面对热量进行积累，并且能够提高第一芯片2的可靠性。
要注意的是，在本实施例中，已经描述具有通路电极15的第一芯片2被安装在第二内插体7的背表面上的情况。然而，在第一芯片2被安装在第二内插体7的背表面上之后，通路电极15可以被形成。图3A至图3C是示意性地示出此制造方法的截面图。如图3A中所示，首先，第二芯片组3和密封体4被形成在第二内插体7的主表面上。然后，如图3B中所示，第一芯片2被布置在第二内插体7的背表面上。在此步骤中，通路电极15还没有被形成在第一芯片2中。然后，如图3C中所示，通路电极15被形成在第一芯片2中。在此之后的工艺与在上述实施例中描述的相同。即使如图3A至图3C中所示的制造方法被采用，能够获得与本实施例的相类似的效应。
而且，在本实施例中，已经描述在制造第二内插体7中使用支撑体17的情况。然而，当第二内插体7是由具有诸如硅、陶瓷、以及玻璃的高的刚性的材料形成时，不能总是要求使用支撑体17。在没有使用支撑体17的情况下，第二芯片组3和第一芯片2可以被布置在第二内插体7的两侧中。
[第二实施例]
接下来，将会描述本发明的第二实施例。
图4是示意性地示出根据第二实施例的半导体器件的截面图。在本实施例中，第一芯片2接触电路形成表面21上的第一内插体6。即，与第一实施例的情况相比较，第一芯片2的前和后表面的位置是相反的。因为其它的要点与第一实施例中的相同，所以将会省略详细的描述。
在本实施例中，被提供在第一内插体6中的第一芯片第一互连10与第一芯片2的电路形成表面21上的电路元件相连接。另一方面，被提供在第二内插体7中的第一芯片第二互连9与和电路形成表面21相对的表面上的通路电极15相连接。即，第一芯片第二互连9通过通路电极15与电路元件相连接。
即使采用本实施例中的结构，互连也能够从第一芯片2的两侧连接到第一芯片2。因此，与仅从第一芯片的一侧连接互连的情况相比较，能够减少要被布置在第二内插体7中的互连的数目。
[第三实施例]
接下来，将会描述本发明的第三实施例。
图5是示意性地示出第三实施例中的半导体器件的截面图。在第一实施例中，已经描述外部电极8被形成在第一内插体6上的情况。即，第一实施例中的半导体器件1被安装在印制电路板等等上的第一内插体6的一侧上。另一方面，在本实施例的半导体器件1中，为外形保持构件5和密封体4提供外部电极8。即，本实施例的半导体器件1，安装状态下的顶部和底部与第一实施例的相反。应注意的是，与第一实施例相类似的部分的描述被省略。
如图5中所示，在本实施例的半导体器件1中，为密封体4提供导电层23。而且，导电层22被提供在外形保持构件5中。第一内插体6被布置在第二内插体7和外形维护材料5上。而且，通过电极25将安装部分24(有源元件等等)安装在第一内插体6上。
在第一内插体6，第一芯片第一互连10、第二芯片外部互连12、以及互连11通过电极25与安装部分24相连接。而且，第二芯片外部连接互连12通过导电层22与外部电极8相连接。
在第二内插体7中，第二芯片外部连接互连13通过导电层23与外部电极8相连接。
即使采用了本实施例中的结构，互连也能够从第一芯片的两侧连接到第一芯片2的电路形成表面21。因此，与先前提及的实施例一样，能够减少要被布置在第二内插体7中的互连的数目。
另外，在本实施例中，安装部分24能够被安装在第一内插体6中。因此，与先前提及的实施例相比能够提高半导体器件1的功能。
已经描述第一至第三实施例。它们不是相互独立的，并且在没有限制的范围内能够进行组合和使用。
尽管已经按照若干示例性实施例在上面已经描述了本发明，但是对本领域的技术人员来说显然的是，仅仅出于说明本发明的目的而提供了所述实施例，并且不应以限制性的意义依赖其来解释所附的权利要求。

Claims (20)

1.一种半导体器件，包括：
第一内插体，所述第一内插体被提供有第一芯片第一互连；
第一芯片，所述第一芯片被布置以在所述第一芯片的各表面中的一个表面中接触所述第一内插体；
第二内插体，所述第二内插体被布置以接触所述第一芯片的其它表面，并且被提供有第一芯片第二互连；以及
第二芯片组，所述第二芯片组被安装在所述第二内插体上，
其中，该第一芯片具有作为该第一芯片的一个表面的电路形成表面，在该电路形成表面上形成有电路元件，
其中，所述第一芯片第一互连和所述第一芯片第二互连电连接于所述电路元件，
其中，形成通路电极以从所述第一芯片的所述一个表面通到所述其它表面，并且
其中，所述第一芯片第一互连和所述第一芯片第二互连中的一个通过所述通路电极与所述电路元件电连接。
2.根据权利要求1所述的半导体器件，其中，在所述电路形成表面上，所述第一芯片与所述第二内插体相接触，并且
其中，所述第一芯片第一互连通过所述通路电极与所述电路元件电连接。
3.根据权利要求1所述的半导体器件，其中，在所述电路形成表面上，所述第一芯片与所述第一内插体相接触，并且
其中，所述第一芯片第二互连通过所述通路电极与所述电路元件电连接。
4.根据权利要求2所述的半导体器件，其中，所述第一芯片第二互连与为所述第一芯片提供的信号端子相连接，并且
其中，所述第一芯片第一互连通过所述通路电极与为所述第一芯片的主表面提供的所述电路元件的电源端子相连接。
5.根据权利要求1至4中的任何一项所述的半导体器件，其中，所述第二内插体被提供有有机绝缘层和被形成在所述有机绝缘层中的导电互连，并且
其中，通过所述导电互连来实现所述第一芯片第二互连。
6.根据权利要求1至4中的任何一项所述的半导体器件，其中，内插体通路电极被提供在所述第二内插体中，以从主表面通到背表面，并且所述第一芯片和所述第二芯片组通过所述内插体通路电极被电连接。
7.根据权利要求1至4中的任何一项所述的半导体器件，其中，所述第二芯片组包括被堆叠的多个第二芯片。
8.根据权利要求1至4中的任何一项所述的半导体器件，其中，具有逻辑功能的电路被形成在所述第一芯片中，并且具有存储器功能的电路被形成在所述的第二芯片组中。
9.根据权利要求1至4中的任何一项所述的半导体器件，其中，所述第一内插体和所述第二内插体至少部分接触。
10.根据权利要求9所述的半导体器件，其中，第二芯片外部互连被形成在所述第一内插体中以与所述第二芯片组电连接，并且
其中，第二芯片外部连接互连被形成在所述第二内插体中，以在一端与所述第二芯片外部互连相连接，并且在另一端与所述第二芯片组相连接。
11.根据权利要求9所述的半导体器件，其中，在所述第一内插体的主表面中形成凹部，以具有与所述第一芯片相对应的形状，
其中，所述第一芯片被嵌入在所述凹部中，并且
其中，所述第二内插体被布置在所述第一内插体的主表面上。
12.一种半导体器件，包括：
第一芯片，所述第一芯片具有主表面，该主表面作为用于形成电路元件的电路形成表面；
第一内插体，所述第一内插体被提供以接触所述第一芯片的背表面；以及
第二内插体，所述第二内插体具有与所述第一芯片的主表面相接触的背表面，
其中，通路电极被提供在所述第一芯片中以连接所述背表面和所述主表面，
其中，第一芯片信号互连被形成在所述第二内插体中，以与被提供在所述第一芯片的主表面的信号端子相连接，
其中，第一芯片电源互连被形成在所述第一内插体中，以给所述第一芯片提供电源电压，并且
其中，所述第一芯片电源互连在所述第一芯片的背表面中与所述通路电极相接触。
13.一种制造半导体器件的方法，包括：
提供第一内插体，在该第一内插体中形成有第一芯片第一互连；
提供第一芯片，该第一芯片具有电路形成表面，在该电路形成表面上形成有电路元件；
提供第二内插体，在该第二内插体中形成有第一芯片第二互连；
提供第二芯片组；
在所述第一芯片中形成通路电极，以从主表面通到背表面；
在所述第二内插体的主表面上安装所述第二芯片组；
在所述第二内插体的背表面上布置所述第一芯片，使得所述第一芯片第二互连与所述电路元件电连接；以及
在所述第一内插体上布置所述第一芯片，使得所述第一芯片第一互连与所述电路元件电连接，
其中，所述第一芯片第一互连和所述第一芯片第二互连中的一个通过所述通路电极与所述电路元件电连接。
14.根据权利要求13所述的方法，其中，所述的在背表面上布置所述第一芯片包括：
在所述第二内插体的背表面上布置所述第一芯片，使得所述第一芯片在所述电路形成表面的一侧上接触所述第二内插体，并且
其中，所述的在所述第一内插体上布置所述第一芯片包括：
在所述第一内插体上布置所述第一芯片，使得所述第一芯片第一互连通过所述通路电极与所述电路元件电连接。
15.根据权利要求13所述的方法，其中，所述的在背表面上布置所述第一芯片包括：
布置所述第一芯片，使得所述第一芯片第二互连通过所述通路电极与所述电路元件电连接，并且
其中，所述的在所述第一内插体上布置所述第一芯片包括：
布置所述第一芯片，使得所述第一芯片在所述电路形成表面的一侧上接触所述第一内插体。
16.根据权利要求13至15中的任何一项所述的方法，其中，在安装所述第二芯片组和在所述第二内插体的背表面上布置所述第一芯片之后，执行所述的在所述第一内插体上布置所述第一芯片。
17.根据权利要求13至15中的任何一项所述的方法，其中，在所述的安装所述第二芯片组、所述的在所述第二内插体的背表面上布置所述第一芯片、以及所述的在所述第一内插体上布置所述第一芯片之前，执行所述的形成通路电极。
18.根据权利要求13至15中的任何一项所述的方法，其中，在所述的在所述第二内插体的背表面上布置所述第一芯片之后，执行所述的形成通路电极。
19.根据权利要求13至15中的任何一项所述的方法，其中，所述的提供第二内插体包括在支撑构件上形成所述第二内插体，
其中，在所述的在所述支撑构件上形成所述第二内插体之后，执行所述的安装所述第二芯片组，
其中，所述的在所述第二内插体的背表面上布置所述第一芯片包括：
将所述支撑构件与所述第二内插体分离；以及
在所述分离之后，在所述第二内插体的背表面上布置所述第一芯片。
20.一种制造半导体器件的方法，包括：
提供第一芯片，其中在主表面上形成有电路；
提供第一内插体，其中形成有第一芯片电源互连；
提供第二内插体，其中形成有第一芯片信号互连；
在所述第一芯片中形成通路电极，从而连接主表面和背表面，并且与主表面上的电路的电源端子相连接；
在所述第二内插体的背表面上布置所述第一芯片，使得所述第一芯片信号互连与形成在所述第一芯片的主表面上的电路的信号端子相连接；以及
在所述第一内插体上布置所述第一芯片，使得所述第一芯片电源互连在所述第一芯片的背表面中接触所述通路电极。
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