JP2009176994A - 半導体内蔵基板およびその構成方法 - Google Patents

Abstract

【課題】基板の小型化あるいはモジュールの小型化を図る。
【解決手段】貫通電極を有する半導体部品と、この半導体部品の表裏にそれぞれ設けられ、貫通電極と接続された電極を備えた基板とにより半導体内蔵基板を構成する。あるいは、貫通電極を有し、その貫通電極の少なくとも一部が相互に導通するように多層に積層された半導体部品と、この多層に積層された半導体部品の最上段の上面および最下段の下面にそれぞれ設けられ、貫通電極と接続された電極を備えた基板とにより半導体内蔵基板を構成する。
【選択図】図３

Description

本発明は、半導体部品と基板とから構成される半導体内蔵基板に関する。

本発明に関連する技術を図１３から図１５を参照して説明する。図１３は、本発明に関連する技術における半導体部品を示す図である。図１４は、本発明に関連する技術における半導体内蔵基板の構成を示す図である。図１５は、本発明に関連する技術における半導体内蔵基板を用いた実施例を説明するための図である。

本発明に関連する技術における半導体部品４０は、図１３に示すように、半導体チップ４１の片方の面にのみ再配線層４２を有し、この再配線層４２に銅ポストによる電極６が形成されていた。

これを基板に内蔵する場合には、図１４に示すように、接着剤７で実装し、樹脂８、１２、１３、１７により半導体部品４０を挟み込み、半導体部品４０の電極６はビア１５により接続を行う。ビア１５には、ランド１８あるいは銅配線９が接続される。また、基板上層と下層とを結ぶためにスルーホール５０を形成する。

図１５は、図１４を上下反転させた図になっており、上下両面に１層ずつ樹脂１６および２４により配線層を形成して、基板上面にＣＳＰ(Chip Scale Package)２１、下面に半田ボール１９を実装し、モジュールを構成した例である。

特開２００４−２２１３５７号公報

上述した関連技術では、基板上層と下層とを配線で結ぶためにスルーホールが必要となるが、スルーホールはサイズが大きく、上下層をつなぐ配線の本数が多い場合には、基板サイズの増大を招いていた。

小型電子機器に使用されるモジュール等の部品は小型化の要求が厳しいため、少しでもサイズを縮小できることが望ましい。

本発明は、このような課題を解決するために行われたものであって、基板サイズの増大を招くスルーホールが不要もしくは削除ができ、基板の小型化ひいてはモジュールの小型化が可能となる半導体内蔵基板およびその構成方法を提供することを目的とする。

本発明を半導体内蔵基板としての観点から観ると、本発明は、貫通電極を有する半導体部品と、この半導体部品の表裏にそれぞれ設けられ、上記貫通電極と接続された電極を備えた基板とを有することを特徴とする半導体内蔵基板である。

あるいは、本発明は、貫通電極を有し、その貫通電極の少なくとも一部が相互に導通するように多層に積層された半導体部品と、この多層に積層された半導体部品の最上段の上面および最下段の下面にそれぞれ設けられ、上記貫通電極と接続された電極を備えた基板とを有することを特徴とする半導体内蔵基板である。

また、本発明を半導体内蔵基板の構成方法としての観点から観ると、本発明は、貫通電極を有する半導体部品の表裏にそれぞれ上記貫通電極と接続された電極を備えた基板を設けることを特徴とする半導体内蔵基板の構成方法である。

あるいは、本発明は、貫通電極を有する半導体部品を、その貫通電極の少なくとも一部が相互に導通するように多層に積層し、この多層に積層された半導体部品の最上段の上面および最下段の下面にそれぞれ上記貫通電極と接続された電極を備えた基板を設けることを特徴とする半導体内蔵基板の構成方法である。

本発明によれば、基板サイズの増大を招くスルーホールが不要もしくは削除ができ、基板の小型化ひいてはモジュールの小型化が可能となる。

（第一の実施形態）
本発明の第一の実施形態を図１から図６を参照して説明する。図１は、貫通電極２を有する半導体部品１の構成図である。図１に示すように、貫通電極２を有する半導体チップ５の表裏両面に銅ポストによる電極６を形成した再配線層３および４を設け、貫通電極２を有する半導体部品１を構成する。

第一の実施形態の半導体内蔵基板を図２から図６を参照して説明する。図２は、第一の実施形態の半導体内蔵基板の構成手順を示す図である。図３は、第一の実施形態の半導体内蔵基板の構成図である。図１に示す半導体部品１を、図２（ａ）に示すように、接着剤７（樹脂）により基板１１に固定する。なお、基板１１は、樹脂８と、この樹脂８に施された銅箔１０とから構成される。

続いて、図２（ｂ）に示すように、半導体部品１の実装されている部分を刳り貫いたスペーサ用の樹脂１２を積層した後、図２（ｃ）に示すように、その上に樹脂１３および銅箔１０を積層して加熱プレスを行う。さらに、図２（ｄ）に示すように、レーザ穴あけ後、銅メッキによりビア１５および銅配線９を形成し、ビア１５と半導体部品１の両面にある電極６との接続を行う。

このようにして、図３に示すような半導体部品１を用いた半導体内蔵基板を実現することができる。

（第一の実施形態の効果の説明）
第一の実施形態によれば、基板サイズの増大を招くスルーホールが不要もしくは削除ができ、基板の小型化ひいてはモジュールの小型化が可能となる。

次に、第一の実施形態の半導体内蔵基板を用いた実施例を図４から図６を参照して説明する。

（第一の実施形態における第一実施例）
図４は、第一の実施形態における第一実施例を説明するための図である。図４は、図３の半導体内蔵基板に対し、さらに、上下両面に１層ずつ樹脂１６および１７により配線層を形成し、それぞれソルダレジスト２０を施した後、樹脂１６上面のランド１８−１にＣＳＰ２１の端子２２を実装し、下面のランド１８−２に半田ボール１９を実装してモジュールを構成した例である。

例えば、ＣＳＰ２１の端子２２からモジュール下面の半田ボール１９に接続される配線は、ビア１５−１→ビア１５−２→電極６−１→貫通電極２→電極６−２→ビア１５−３→ビア１５−４→ランド１８−２を通った後、モジュールの半田ボール１９に接続される。

（第一の実施形態における第一実施例の効果の説明）
本実施例によれば、図１４および図１５に示した例と比較してスルーホールを加工する必要がなく、基板サイズの小型化が図れるのみならず、モジュールを構成する工数を削減することができる。すなわち、図１４および図１５の例では、複数の樹脂を積層した後に、これらの複数の樹脂を貫くスルーホール５０を形成する工程を設ける必要があるのに対し、図４の例では、単に樹脂を積層するだけの工程を行えばよい。

（第一の実施形態における第二実施例）
図５および図６は、第一の実施形態における第二実施例を説明するための図であり、図５は、第一の実施形態における第二実施例の半導体内蔵基板の構成手順を示す図である。図６は、第一の実施形態における第二実施例の半導体内蔵基板の構成図である。

第一実施例では、半導体部品１の電極６の接続は表裏の電極６ともビア１５で接続を行っているが、図５および図６のように、第二実施例では、半導体部品１の片方の電極（図では下側の電極）を半田２３で接続する。

この場合には、図５に示したように、基板（樹脂８）に半田２３で半導体部品１を実装した後、半導体部品１の実装されている部分を刳り貫いたスペーサ用の樹脂２４を積層する。さらに、この樹脂２４に対して樹脂１３を上面に積層する。さらに、樹脂８の下面に樹脂１７を積層し、ビア１５を形成して半導体部品１の電極６を接続する。

（第一の実施形態における第二実施例の効果の説明）
本実施例によれば、第一の実施形態における第一実施例と同様に、基板の小型化、モジュールの小型化の効果が得られる。また、第一の実施形態における第一実施例と同様に、図１４および図１５に示した例と比較してスルーホールを加工する必要がなく、基板サイズの小型化が図れるのみならず、モジュールを構成する工数を削減することができる。

（第二の実施形態）
本発明の第二の実施形態を図７を参照して説明する。図７は、貫通電極２を有する半導体部品１が積層された状態を示す構成図である。第二の実施形態では、図７に示すように、半導体部品１−１〜１−６が積層されている。隣接する半導体部品１−ｉおよび１−（ｉ＋１）（ｉは１〜５のいずれか）の貫通電極２は互いに導通しており、半導体部品１−１〜１−６を貫通する１本の貫通電極として動作する。

第二の実施形態の構成は、図２〜図６に示した半導体部品１を図７に示した積層された半導体部品１−１〜１−６にそのまま置き換えた構成であり、その構成は容易に類推できるため図示は省略する。このように、多数の半導体部品１−１〜１−６を積層した場合には、半導体内蔵基板の厚さは、単独の半導体部品１を内蔵している半導体基板の厚さと比べて厚くなる。

（第二の実施形態の効果の説明）
第二の実施形態のような厚さを有する半導体内蔵基板において、スルーホール５０を用いて半導体内蔵基板の表裏を導通させることを考えると、そのスルーホール５０は長大となり、基板サイズの増大を招く。このようなときに、第二の実施形態の半導体内蔵基板を用いれば、スルーホール５０を用いることがなく、基板サイズを小型化することができる。

例えば、図１５に示すように、例えば、ＣＳＰ２１の端子２２からモジュール下面の半田ボール１９に接続される配線は、ビア１５−１→スルーホール５０→ビア１５−４を通った後、モジュールの半田ボール１９に接続されていた。

本発明の実施形態によると、基板上層と下層とを結ぶ配線は、上述したように、半導体チップ５内の貫通電極２を通るため、基板サイズの増大を招くスルーホール５０が不要もしくは削除ができ、基板の小型化ひいてはモジュールの小型化が可能となる。

特に、図７に示すように、半導体部品を多層に積層した場合には、半導体内蔵基板の厚さが増し、スルーホールの形成には時間とコストを要する。このようなときに、本発明の実施形態の方法を用いれば、スルーホールを形成する必要はなく、厚みのある半導体内蔵基板を容易に構成することができる。

（第三の実施形態）
本発明の第三の実施形態を図８から図１２を参照して説明する。図８および図１０は、貫通電極２を有する半導体部品１がオフセットを有して積層された状態を示す構成図であり、図８は２個積層された例を示し、図１０は３個積層された例を示す。第三の実施形態では、図８および図１０に示すように、半導体部品１−７および１−８または１−９〜１−１１がオフセットを有して積層されている。

隣接する半導体部品１−７および１−８または１−ｊおよび１−（ｊ＋１）（ｊは９または１０のいずれか）の貫通電極２は、少なくとも一部が互いに導通しており、半導体部品１−７および１−８または１−９〜１−１１を貫通する１本の貫通電極として動作する。

第三の実施形態の構成は、互いにオフセットを有して配置された半導体部品１−７および１−８または１−９〜１−１１の最上段の上面および最下段の下面にそれぞれ貫通電極２と接続された電極６を備えた基板（樹脂２５、２６、２９、３０、３３、３４）を備える。なお、基板の実装には、図２に示すように、接着剤７を用いるが、以降の説明では説明を簡単にするために、接着剤７に関する記述は省略する。

（第三の実施形態の効果の説明）
互いにオフセットを有するように半導体部品１−７および１−８を配置する構成は、貫通電極２の存在があって初めて実現する構成である。よって、第三の実施形態は、貫通電極２を有効に活用した新しい発想の構成であり、半導体部品の構成方法の新分野を開拓する効果を奏する。

（第三の実施形態における第一実施例）
第三の実施形態における第一実施例を図９を参照して説明する。図９は、第三の実施形態における第一実施例の半導体内蔵基板の構成図である。図９の例では、半導体部品１−７の上面および半導体部品１−８の下面に樹脂２５および２６をそれぞれ積層し、ビア１５を用いて電極６と接続している。さらに、オフセットによって生じた階段状の部分には、樹脂２７および２８をそれぞれ積層し、ビア１５を２段重ねることにより、オフセット部分を補間している。

（第三の実施形態における第一実施例の効果の説明）
本実施例によれば、半導体部品１−７および１−８が互いにオフセットを有しているにも関わらず、半導体内蔵基板はオフセット部分を表面に出さないように構成することができる。

（第三の実施形態における第二実施例）
第三の実施形態における第二実施例を図１１を参照して説明する。図１１は、第三の実施形態における第二実施例の半導体内蔵基板の構成図である。図１１の例では、半導体部品１−９の上面および半導体部品１−１１の下面に樹脂２９および３０をそれぞれ積層し、ビア１５を用いて電極６と接続している。さらに、オフセットによって生じた凸状の部分には、樹脂３１および３２をそれぞれ積層し、ビア１５を２段重ねることにより、オフセット部分を補間している。

さらに、図１１の例では、オフセットによって生じた凹状の部分に２個の半田ボール１９−１および１９−２を設けた。この半田ボール１９−１および１９−２を短絡すれば、半導体部品１−９の貫通電極２−１と、半導体部品１−１１の貫通電極２−２とが導通することにより、結果的に、半導体部品１−９から１−１１までを貫く貫通電極を形成することができる。また、半田ボール１９−１と１９−２とを個別の電極として扱うことにより、半田ボール１９−１と１９−２とで異なる配線を施すことができる。

（第三の実施形態における第二実施例の効果の説明）
本実施例によれば、オフセット部分を表面に出さないように構成する部分と、オフセット部分を表面に出し、これを有効活用する部分とを使い分けることができる。これにより、半導体内蔵基板の活用範囲を拡大することができる。

（第三の実施形態における第三実施例）
第三の実施形態における第三実施例を図１２を参照して説明する。図１２は、第三の実施形態における第三実施例の半導体内蔵基板の構成図である。図１２の例では、半導体部品１−９の上面および半導体部品１−１１の下面に樹脂３３および３４をそれぞれ積層し、ビア１５を用いて電極６と接続している。さらに、オフセットによって生じた凸状の部分には、２個の半田ボール１９−１および１９−２を設けた。半田ボール１９−１と１９−２とを個別の電極として扱うことにより、半田ボール１９−１と１９−２とで異なる配線を施すことができる。

さらに、オフセットによって生じた凹状の部分には、樹脂３５を積層し、ビア１５および半田２３により、半導体部品１−９および１−８の貫通電極２を接続する。

また、図８および図１０に示すように、積層した半導体部品にオフセットを設けることにより、オフセットによって生じた凸状または凹状の部分の電極は、必要に応じて様々な用途に用いることができ、半導体内蔵基板の利用形態のバリエーションを増やすことができる。

（第三の実施形態における第三実施例の効果の説明）
本実施例によれば、第三の実施形態における第二実施例と同様に、オフセット部分を表面に出さないように構成する部分と、オフセット部分を表面に出し、これを有効活用する部分とを使い分けることができる。これにより、半導体内蔵基板の活用範囲を拡大することができる。

本発明によれば、基板の小型化ひいてはモジュールの小型化に利用することができる。

貫通電極を有する半導体部品の構成図である。 第一の実施形態の半導体内蔵基板の構成手順を示す図である。 第一の実施形態の半導体内蔵基板の構成図である。 第一の実施形態における第一実施例を説明するための図である。 第一の実施形態における第二実施例の半導体内蔵基板の構成手順を示す図である。 第一の実施形態における第二実施例の半導体内蔵基板の構成図である。 貫通電極を有する半導体部品が積層された状態を示す構成図である。 貫通電極を有する２個の半導体部品がオフセットを有して積層された状態を示す構成図である。 第三の実施形態における第一実施例の半導体内蔵基板の構成図である。 貫通電極を有する３個の半導体部品がオフセットを有して積層された状態を示す構成図である。 第三の実施形態における第二実施例の半導体内蔵基板の構成図である。 第三の実施形態における第三実施例の半導体内蔵基板の構成図である。 本発明に関連する技術における半導体部品を示す図である。 本発明に関連する技術における半導体内蔵基板の構成を示す図である。 本発明に関連する技術における半導体内蔵基板を用いた実施例を説明するための図である。

符号の説明

１、１−１〜１−１１、４０ 半導体部品
２、２−１、２−２ 貫通電極
３、４、４２ 再配線層
５、４１ 半導体チップ
６ 電極
７ 接着剤
８、１２、１３、１６、１７、２４〜３５ 樹脂
９ 銅配線
１０ 銅箔
１１ 基板
１５、１５−１〜１５−４ ビア
１８、１８−１、１８−２ ランド
１９、１９−１、１９−２ 半田ボール
２０ ソルダレジスト
２１ ＣＳＰ
２２ 端子
２３ 半田
５０ スルーホール

Claims (6)

1. 貫通電極を有する半導体部品と、
   この半導体部品の表裏にそれぞれ設けられ、上記貫通電極と接続された電極を備えた基板と
   を有することを特徴とする半導体内蔵基板。
2. 貫通電極を有し、その貫通電極の少なくとも一部が相互に導通するように多層に積層された半導体部品と、
   この多層に積層された半導体部品の最上段の上面および最下段の下面にそれぞれ設けられ、上記貫通電極と接続された電極を備えた基板と
   を有することを特徴とする半導体内蔵基板。
3. 隣接する半導体部品が互いにオフセットを有して配置された請求項２記載の半導体内蔵基板。
4. 貫通電極を有する半導体部品の表裏にそれぞれ上記貫通電極と接続された電極を備えた基板を設けることを特徴とする半導体内蔵基板の構成方法。
5. 貫通電極を有する半導体部品を、その貫通電極の少なくとも一部が相互に導通するように多層に積層し、
   この多層に積層された半導体部品の最上段の上面および最下段の下面にそれぞれ上記貫通電極と接続された電極を備えた基板を設ける
   ことを特徴とする半導体内蔵基板の構成方法。
6. 隣接する半導体部品が互いにオフセットを有するように配置する請求項５記載の半導体内蔵基板の構成方法。

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