JP6019168B2 - パッケージ構造及びその製造方法 - Google Patents

パッケージ構造及びその製造方法 Download PDF

Info

Publication number
JP6019168B2
JP6019168B2 JP2015096722A JP2015096722A JP6019168B2 JP 6019168 B2 JP6019168 B2 JP 6019168B2 JP 2015096722 A JP2015096722 A JP 2015096722A JP 2015096722 A JP2015096722 A JP 2015096722A JP 6019168 B2 JP6019168 B2 JP 6019168B2
Authority
JP
Japan
Prior art keywords
metal layer
layer
substrate
patterned metal
patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015096722A
Other languages
English (en)
Other versions
JP2016111319A (ja
Inventor
建 銘 陳
建 銘 陳
Original Assignee
旭徳科技股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旭徳科技股▲ふん▼有限公司 filed Critical 旭徳科技股▲ふん▼有限公司
Publication of JP2016111319A publication Critical patent/JP2016111319A/ja
Application granted granted Critical
Publication of JP6019168B2 publication Critical patent/JP6019168B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Description

本発明は、一般に、パッケージ構造及びその製造方法に係り、特に、本発明はかなり薄い全厚を有するパッケージ構造及びその製造方法に関する。
近年、電子デバイスの電気的特性を改良するために、電子デバイスが頻繁に回路基板に設置されており、それはシステムインパッケージ（ＳＩＰ）構造と呼ばれている。ＳＩＰ構造はシステム集積パッケージと呼ばれる。すなわち、電子デバイスが、受動デバイス、メモリ、電子コネクタ、及び他の埋め込みデバイスが含まれた単一のパッケージ内に集積される。様々な製造方法を、様々な材料で作成するＳＩＰ構造に適用することができる。電子デバイスを回路基板内で構成した後、複数の層を有する回路基板を組み立てるように、ビルドアップ法を適用することにより、導電層を回路基板上に積み重ねることができる。
しかしながら、ＳＩＰ構造はパッケージ面積を効果的に削減し、最初にシステムを集積することができるが、ＳＩＰ構造は比較的複雑な構造を有する。さらに、単一チップのパッケージと比較して、放熱及び電気的信頼性の維持のための設計に関して、ＳＩＰ構造の方が多くの難問に遭遇する。埋め込みデバイスは多層回路基板に埋め込まれるので、埋め込みデバイスによって発生した熱は、金属導電層及び絶縁層によって回路基板から放散する必要がある。したがって、通常は放熱ブロックが、埋め込みデバイスを含有する従来のパッケージ構造の外部回路層に配置される。しかしながら、放熱ブロックを配置すると、パッケージ構造の全厚を増加させ、これはパッケージ構造の小型化を低下させる。
したがって、本発明はパッケージ構造を指向し、その全厚はかなり薄い。
本発明は、上記パッケージ構造を製造するパッケージ構造の製造方法を指向する。
本発明は、パッケージ構造の製造方法を提供する。該方法は以下のステップを含む。第一に、第１基板を提供する。第１基板は第１表面、第１表面に対向する第２表面、第１金属層及び第２金属層を含み、第１金属層及び第２金属層はそれぞれ、第１表面及び第２表面に配置される。その後、第１金属層及び第２金属層上でパターニングプロセスを実行し、第１パターン化金属層及び第２パターン化金属層を形成する。次に、第１パターン化金属層及び第２パターン化金属層上にパターン化はんだマスクを形成し、パターン化はんだマスクは、第１パターン化金属層及び第２パターン化金属層の少なくとも一部を露出させる。その後、露出した第１パターン化金属層上に複数の第１熱伝導ポストを形成し、第１熱伝導ポストをそれぞれ、第１パターン化金属層に熱結合する。次に、第１半導体部品を第１表面に配置し、第１半導体部品を第１パターン化金属層に電気的に接続し、第１熱伝導ポストに熱結合する。その後、第１熱伝導ポストを通して第２基板を第１基板に配置し、各第１熱伝導ポストの２つの対向する端部を、それぞれ第１基板及び第２基板に接続し、したがって第１半導体部品が第１基板と第２基板の間に位置し、第１熱伝導ポストが第２基板に熱結合する。
本発明はさらに、第１基板、パターン化はんだマスク、複数の第１熱伝導ポスト、第１半導体部品及び第２基板を含むパッケージ構造を提供する。第１基板は第１表面、第１表面に対向する第２表面、第１パターン化金属層及び第２パターン化金属層を含み、第１パターン化金属層及び第２パターン化金属層を、それぞれ第１表面及び第２表面に配置する。パターン化はんだマスクを第１パターン化金属層及び第２パターン化金属層に配置し、第１パターン化金属層及び第２パターン化金属層の少なくとも一部を露出させる。第１熱伝導ポストを第１パターン化金属層の露出部分に配置し、第１パターン化金属層に熱結合する。第１半導体部品を第１表面に配置し、第１パターン化金属層を接続して、第１熱伝導ポストに熱結合する。各第１熱伝導ポストの２つの対向する端部を、それぞれ第１基板及び第２基板に接続し、したがって第１半導体部品が第１基板と第２基板の間に位置し、第１熱伝導ポストが第２基板と熱結合する。
本発明の実施形態によれば、パッケージ構造の製造方法はさらに以下のステップを含む。第一に、露出した第２パターン化金属層上で複数の第２熱伝導ポストを形成し、各第２熱伝導ポストを第２パターン化金属層に熱結合する。次に、第２半導体部品を第２表面に配置し、第２パターン化金属層に電気的に接続して、第２熱伝導ポストに熱結合する。その後、第２熱伝導ポストを通して第３基板を第１基板に配置し、各第２熱伝導ポストの２つの対向する端部を、それぞれ第１基板及び第３基板に接続し、第２熱伝導ポストを第３基板に熱結合する。
本発明の実施形態によれば、第１基板を提供するステップは以下のステップを含む。第一に、コア層を形成する。コア層は第３金属層及び第４金属層を含み、第３金属層及び第４金属層は、それぞれコア層の２つの対向する表面を覆う。その後、第３金属層及び第４金属層上でパターニングプロセスを実行し、第３パターン化金属層及び第４パターン化金属層を形成する。次に、コア層を貫通するキャビティを形成する。その後、コア層をテープキャリアに配置し、キャビティがテープキャリアの一部を露出させる。次に、少なくとも１つの第３半導体部品を、第３半導体部品がキャビティ内に位置するように、キャビティによって露出したテープキャリアの部分に配置する。その後、第３パターン化金属層に向かう方向で、第１スタック層をコア層に積層する。第１スタック層は第１誘電体層及び第１金属層を含み、第１誘電体層は第３半導体部品の少なくとも一部を覆う。テープキャリアを除去する。第４パターン化金属層に向かう方向で、第２スタック層をコア層に積層する。第２スタック層は第２誘電体層及び第２金属層を含む。第１誘電体層及び第２誘電体層は共同で第３半導体部品を封止する。その後、複数の部品導通ビアを形成する。部品導通ビアは、第３半導体部品を第１金属層又は第２金属層に電気的に接続する。
本発明の実施形態によれば、第１基板を提供するステップはさらに以下のステップを含む。第一に、コア層を貫通する第１貫通穴を形成する。その後、第１導電層を形成し、第１導電層が第１貫通穴の内壁を覆い、第３金属層と第４金属層を接続する。
本発明の実施形態によれば、第１誘電体層及び第２誘電体層を第１貫通穴に充填する。
本発明の実施形態によれば、第１基板を提供するステップは、第１導電層を第１金属層及び第２金属層に電気的に接続する複数の第１導電ビアを形成することをさらに含む。
本発明の実施形態によれば、第１基板を提供するステップは、コア層を貫通する第２貫通穴を形成することと、第２導電層を形成することとをさらに含み、第２導電層は第２貫通穴を広範囲に充填し、第３金属層と第４金属層を接続する。
本発明の実施形態によれば、第１基板を提供するステップは、第２導電層を第１金属層及び第２金属層に電気的に接続する複数の第２導電ビアを形成することをさらに含む。
本発明の実施形態によれば、第１基板を提供するステップは、コア層を貫通する第３貫通穴を形成することと、第３導電層を形成することとをさらに含み、第３導電層は第３貫通穴の内壁を覆い、第３金属層と第４金属層を接続して、プラギングインクを第３貫通穴に充填する。
本発明の実施形態によれば、第１基板を提供するステップは、第３導電層を第１金属層及び第２金属層に電気的に接続する複数の第３導電ビアを形成することをさらに含む。
本発明の実施形態によれば、第１基板を提供するステップは、第１スタック層及び第２スタック層を貫通する第４貫通穴を形成することと、第４導電層を形成することとをさらに含み、第４導電層は第４貫通穴の内壁を覆い、第１金属層と第２金属層を接続して、プラギングインクを第４貫通穴に充填する。
本発明の実施形態によれば、パッケージ構造の製造方法はさらに以下のステップを含む。第一に、第１パターン化金属層及び第２パターン化金属層上に表面仕上げ層を形成する。表面仕上げ層は、パターン化はんだマスクによって露出した第１パターン化金属層及び第２パターン化金属層の部分を覆う。
本発明の実施形態によれば、表面仕上げ層は、有機はんだ付け性保存剤（ＯＳＰ）層、無電解ニッケル及び浸漬金（ＥＮＩＧ）層、浸漬銀（Ｉ−Ａｇ）層、浸漬スズ（Ｉ−Ｓｎ）層、浸漬ビスマス（Ｉ−Ｂｉ）層、熱空はんだレベリング（ＨＡＳＬ）層、ニッケル及び金電気めっき層、無電解Ｐｄ／Ｎｉ層、無電解Ｐｄ／Ｃｕ層又はＳｎＢｉ層を含む。
本発明は、複数の熱伝導ポストを採用して、第１基板と第２基板を接続する。したがって、熱伝導ポストは、第１基板に埋め込まれた半導体部品の放熱を促進することができる。さらに、パッケージ構造の空間利用を改良し、パッケージ構造の全厚をさらに削減するように、従来は第１基板に積み重ねるべき別の半導体部品を、これで熱伝導ポストによって画定された第１基板と第２基板の間の空間に配置することができる。
本開示の上記特徴及び利点をさらに理解可能なものとするために、図面を伴う幾つかの実施形態について、以下のように詳細に説明する。
添付図面は、本発明のさらなる理解を提供するように含まれ、本明細書に組み込まれてその一部を構成する。図面は本発明の実施形態を図示し、記述とともに本発明の原理を説明する働きをする。
本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その１） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その２） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その３） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その４） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その５） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その６） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その７） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その８） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その９） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その10） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その11） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その12） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その13） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その14） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その15） 本発明の実施形態によるパッケージ構造の製造プロセスを示す。（その16）
次に、本発明の現在好ましい実施形態を詳細に参照するが、その例が添付図面に図示されている。可能な限り、図面及び説明では、同じ又は同様の部品を指すのに同じ参照番号を使用する。
図１Ａ〜図１Ｐは、本発明の実施形態によるパッケージ構造の製造プロセスを示す。この実施形態では、パッケージ構造の製造方法は以下のステップを含む。第一に、図１Ａに示すようなコア層１１０を形成し、コア層１１０は、コア層１１０の２つの対向する表面を覆う第３金属層１１２及び第４金属層１１４を含む。詳細には、コア層１１０は、第３金属層１１２と、第４金属層１１４に導通する複数の導電ビアとをさらに含み、導電ビアは様々な方法で形成することができる。例えば、コア層１１０を貫通する第１貫通穴１４０を最初に形成する。その後、例えば電気めっきなどで第１導電層１４２を形成し、第１導電層１４２は第１貫通穴１４０の内壁を覆って、第３金属層１１２と第４金属層１１４とを接続する。また、第２貫通穴１５０も形成することができる。その後、第２導電層１５２を形成して、第２貫通穴１５０を広範囲に充填し、第３金属層１１２と第４金属層１１４を接続する。さらに、コア層１１０を貫通する第３貫通穴１６０をさらに形成することができる。次に、第３導電層１６２を形成して、第３貫通穴１６０の内壁を覆い、第３金属層１１２と第４金属層１１４を接続する。その後、プラギングインク１６４を第３貫通穴１６０に充填する。もちろん、この実施形態は単に例示を目的とし、本発明はコア層１１０内の導電ビアの数及び導電ビアの製造方法を限定するものではない。
その後、図１Ａに示すように、第３金属層１１２及び第４金属層１１４上でパターニングプロセスを実行し、図１Ｂに示すような第３パターン化金属層１１２ａ及び第４パターン化金属層１１４ａを形成する。次に、図１Ｃに示すようにコア層１１０を貫通するキャビティ１１６を形成し、その後、図１Ｄに示すようにテープキャリア７５０上にコア層１１０を配置し、キャビティ１１６がテープキャリア７５０の一部を露出させる。
図１Ｅを参照すると、少なくとも１つの半導体部品７００（本明細書では２つの半導体部品７００を示す）を、半導体部品７００がキャビティ１１６内に位置するように、キャビティ１１６によって露出したテープキャリア７５０の部分に配置する。この実施形態では、半導体部品７００は能動部品又は受動部品とすることができる。あるいは、半導体部品７００の数は複数とすることができ、半導体部品７００は能動部品及び受動部品を含むことができる。本発明は半導体部品７００の数及びタイプを限定するものではない。
図１Ｆを参照すると、第１スタック層１２０が、第３パターン化金属層１１２に向かう方向に沿ってコア層１１０に積層される。第１スタック層１２０は第１誘電体層１２２及び第１金属層１２４を含む。より詳細には、第１スタック層１２０は、第１誘電体層１２２がコア層１１０及び半導体部品７００の少なくとも一部を覆うように、自身の第１誘電体層１２２とともにコア層１１０に積層される。さらに、この実施形態では、第１誘電体層１２２はさらに、図１Ｆに示すように第１貫通穴１４０の少なくとも一部を充填することができる。
その後、図１Ｆに示すテープキャリア７５０を除去して、第４パターン化金属層１１４ａを露出させ、図１Ｇに示す構造を形成する。次に、第２スタック層１３０を、第４パターン化金属層１１４ａに向かう方向に沿ってコア層上に積層する。第２スタック層１３０は第２誘電体層１３２及び第２金属層１３４を含む。第２スタック層１３０は、第２誘電体層１３２及び第１誘電体層１２２が共同して半導体部品７００を封止するように、自身の第２誘電体層１３２と共にコア層１１０上に積層される。さらに、この実施形態では、第２誘電体層１３２は、第１誘電体層１２２によって充填されていない第１貫通穴１４０の部分を充填することができる。すなわち、第１誘電体層１２２は、第２誘電体層１３２と共同して第１貫通穴１４０を充填することができる。
その後、図１Ｉを参照すると、複数の部品導通ビア１７０が形成される。部品導通ビア１７０は、半導体部品７００を第１金属層１２４又は第２金属層１３４に電気的に接続する。この実施形態では、部品導通ビア１７０が図１Ｉに示すように半導体部品７００を第２金属層１３４に電気的に接続する。また、部品導通ビア１７０を形成するときに、複数の第１導電ビア１４４、複数の第２導電ビア１５４及び複数の第３導電ビア１６６も形成することができる。第１導電ビア１４４は、第１導電層１４２を第１金属層１２４及び第２金属層１３４に電気的に接続するように構成される。第２導電ビア１５４は、第２導電層１５２を第１金属層１２４及び第２金属層１３４に電気的に接続するように構成される。第３導電ビア１６６は、第３導電層１６２を第１金属層１２４及び第２金属層１３４に電気的に接続するように構成される。
また、図１Ｉ及び図１Ｊの両方を参照すると、この実施形態では、第１スタック層１２０及び第２スタック層１３０を貫通する第４貫通穴１８０をさらに形成することができる。その後、第４導電層１８２を形成する。第４導電層１８２は、図１Ｉに示すように第４貫通穴１８０の内壁を覆い、第１金属層１２４と第２金属層１３４を接続する。次に、プラギングインク１８４を第４貫通穴１８０に充填し、第４導電層１８２は第１金属層１２４と第２金属層１３４を電気的に接続して、第４導電ビアを形成する。この実施形態で第４導電ビアを形成するプロセスは、第１導電ビア１４４、第２導電ビア１５４及び第３導電ビア１６６を形成するプロセスと同時に実行するか、又は別個に実行することができる。このように、第１基板１００の製造プロセスを最初に終了することができる。
上記製造プロセスで形成した第１基板１００は、図１Ｊに示すように第１表面Ｓ１と、第１表面Ｓ１に対向する第２表面Ｓ２と、第１金属層１２４と、第２金属層１３４とを含む。第１金属層１２４及び第２金属層１３４は、それぞれ第１表面Ｓ１及び第２表面Ｓ２に配置される。
次に、第１金属層１２４及び第２金属層１３４上でパターニングプロセスを実行して、図１Ｋに示すような第１パターン化金属層１２４ａ及び第２パターン化金属層１３４ａを形成し、第１パターン化金属層１２４ａ及び第２パターン化金属層１３４ａは、部品導通ビア１７０、第１導電ビア１４４、第２導電ビア１５４及び第３導電ビア１６６に電気的に接続される。
図１Ｌを参照すると、パターン化はんだマスク２００が第１パターン化金属層１２４ａ及び第２パターン化金属層１３４ａ上に形成され、パターン化はんだマスク２００は、第１パターン化金属層１２４ａ及び第２パターン化金属層１３４ａの少なくとも一部を露出させる。
その後、図１Ｍを参照すると、複数の第１熱伝導ポスト３００が、パターン化はんだマスク２００によって露出した第１パターン化金属層１２４ａの部分に形成され、第１熱伝導ポスト３００はそれぞれ第１パターン化金属層１２４ａに熱結合される。この実施形態の第１熱伝導ポスト３００の位置は単に例示のためであり、本発明がそれに限定されないことが分かる。次に、表面仕上げ層２５０を第１パターン化金属層１２４ａ又は第２パターン化金属層１３４ａ上に形成することができる。表面仕上げ層２５０は、第１パターン化金属層１２４ａ及び第２パターン化金属層１３４ａの露出部分を覆う。この実施形態では、表面仕上げ層２５０は、有機はんだ付け性保存剤（ＯＳＰ）層、無電解ニッケル及び浸漬金（ＥＮＩＧ）層、浸漬銀（Ｉ−Ａｇ）層、浸漬スズ（Ｉ−Ｓｎ）層、浸漬ビスマス（Ｉ−Ｂｉ）層、熱空はんだレベリング（ＨＡＳＬ）層、ニッケル及び金電気めっき層、無電解Ｐｄ／Ｎｉ層、無電解Ｐｄ／Ｃｕ層又はＳｎＢｉ層を含む。もちろん、本発明はこれに限定されない。
図１Ｏを参照すると、半導体部品４００が第１表面Ｓ１に配置されている。半導体部品４００は第１パターン化金属層１２４ａに電気的に接続し、第１熱伝導ポスト３００に熱結合する。次に、第１熱伝導ポストを通して第２基板５００を第１基板１００に接続する。各第１熱伝導ポスト３００の２つの対向する端部を、半導体部品４００が第１基板１００と第２基板５００の間に位置するように、それぞれ第１基板１００及び第２基板５００に接続する。さらに、第１熱伝導ポスト３００を第２基板５００に熱結合する。この実施形態では、半導体部品４００は、例えばチップとすることができる。いうまでもなく、本発明は半導体部品４００の数及びタイプを限定するものではない。このように、パッケージ構造の製造プロセスを終了することができる。
上記配置で、この実施形態は、第１熱伝導ポスト３００を使用して第１基板１００と第２基板５００の間に接続させ、第１基板１００に埋め込まれた半導体部品７００の放熱を促進する。また、パッケージ構造１０の空間利用を改良し、パッケージ構造１０の全厚をさらに削減するように、従来は第１基板１００に積み重ねる半導体４００を、第１熱伝導ポスト３００によって画定された第１基板１００と第２基板５００の間の空間に配置する。
また、この実施形態では、図１Ｐに示すように、複数の第２熱伝導ポスト６００を第１基板１００の別の側に形成することができ、第２熱伝導ポスト６００は、パターン化はんだマスク２００によって露出した第２パターン化金属層１３４ａに位置し、第２熱伝導ポスト６００はそれぞれ第２パターン化金属層１３４ａに熱結合する。もちろん、この実施形態の第２熱伝導ポスト６００の位置は単に例示のためであり、本発明はそれに限定されるものではない。次に、半導体部品９００を第２表面Ｓ２に配置し、半導体部品９００は第２パターン化金属層１３４ａに電気的に接続して、第２熱伝導ポスト６００に熱結合する。その後、第２熱伝導ポスト６００を通して第３基板８００を第１基板に接続する。各第２熱伝導ポスト６００の２つの対向する端部を、半導体部品９００が第１基板１００と第３基板８００の間に位置するように、第１基板１００及び第３基板８００に接続する。さらに、第２熱伝導ポスト６００を第３基板８００に熱結合する。この実施形態では、半導体部品９００は例えばチップとすることができる。もちろん、本発明は半導体部品９００の数及びタイプを限定するものではない。このように、パッケージ構造１０の製造プロセスを終了することができる。
構造に関して、図１Ｏを参照すると、パッケージ構造１０は、第１基板１００と、パターン化はんだマスク２００と、第１熱伝導ポスト３００と、第１半導体部品４００と、第２基板５００とを含む。第１基板１００は、第１パターン化金属層１２４ａと、第２パターン化金属層１３４ａと、第１表面Ｓ１と、第１表面Ｓ１に対向する第２表面Ｓ２とを含む。第１パターン化金属層１２４ａ及び第２パターン化金属層１３４ａを、それぞれ第１表面Ｓ１及び第２表面Ｓ２に配置する。パターン化はんだマスク２００が第１パターン化金属層１２４ａ及び第２パターン化金属層１３４ａに配置され、第１パターン化金属層１２４ａ及び第２パターン化金属層１３４ａの少なくとも一部を露出させる。第１熱伝導ポスト３００が第１パターン化金属層１２４ａの露出部分に配置されて、第１パターン化金属層１２４ａと熱結合する。第１半導体部品４００を第１表面Ｓ１に配置する。第１半導体部品４００は第１パターン化金属層１２４ａに電気的に接続して、第１熱伝導ポスト３００と熱結合する。各第１熱伝導ポスト３００の２つの対向する端部を、第１半導体部品４００が第１基板１００と第２基板５００の間に位置して、第１熱伝導ポスト３００が第２基板５００と熱結合するように、それぞれ第１基板１００及び第２基板５００に接続する。
また、図１Ｐを参照すると、この実施形態のパッケージ構造は、第２熱伝導ポスト６００と、第２半導体部品９００と、第３基板８００とをさらに含むことができ、第２熱伝導ポスト６００が、パターン化はんだマスク２００によって露出した第２パターン化金属層１３４ａに配置され、第２パターン化金属層１３４ａに熱結合する。第２半導体部品９００を第２表面Ｓ２に配置する。第２半導体部品９００は、第２パターン化金属層１３４ａに電気的に接続して、第２熱伝導ポスト６００と熱結合する。各第２熱伝導ポスト６００の２つの対向する端部を、第３基板８００を第１基板１００に接続するように、それぞれ第１基板１００及び第３基板８００に接続する。第２半導体部品９００は、第１基板１００と第３基板８００の間に位置し、第２熱伝導ポスト６００が第３基板８００と熱結合する。
さらに、この実施形態では、少なくとも１つの半導体部品７００をさらに第１基板１００に埋め込むことができる。詳細には、第１基板１００は、コア層１１０、半導体部品７００と、第１スタック層１２０と、第２スタック層１３０と、部品導通ビア１７０とをさらに含むことができる。コア層１１０は、コア層１１０、第３パターン化金属層１１２ａ及び第４パターン化金属層１１４ａを貫通するキャビティ１１６を含む。第３及び第４パターン化金属層１１２ａ、１１４ａは、それぞれコア層１１０の２つの対向する表面を覆う。半導体部品７００をキャビティ内に配置する。第１及び第２スタック層１２０、１３０を、それぞれコア層１１０の２つの対向する表面に配置する。第１スタック層１２０は第１誘電体層１２２及び第１パターン化金属層１２４を含む。第２スタック層１３０は第２誘電体層１３２及び第２パターン化金属層１３４を含む。第１誘電体層１２２及び第２誘電体層１３２は共同して、第３半導体部品７００及びコア層１１０を封止する。部品導通ビア１７０は、第３半導体部品７００を第１パターン化金属層１２４又は第２パターン化金属層１３４に電気的に接続する。
また、この実施形態のパッケージ構造は、第１導電ビア１４４と、第２導電ビア１５４と、第３導電ビア１６６とをさらに含むことができ、第１導電ビア１４４は第１導電層１４２を第１金属層１２４及び第２金属層１３４に電気的に接続する。第２導電ビア１５４は、第２導電層１５２をそれぞれ第１金属層１２４及び第２金属層１３４に電気的に接続し、第３導電ビア１６６は第３導電層１６２を第１金属層１２４及び第２金属層１３４に電気的に接続する。
本発明は、複数の熱伝導ポストを使用して、第１基板と第２基板を接続する。このように、熱伝導ポストは、第１基板に埋め込まれた半導体部品の放熱を促進することができる。さらに、パッケージ構造の空間利用を改良し、パッケージ構造の全厚をさらに削減するように、従来は第１基板上に積み重ねられる別の半導体部品を、ここでは熱伝導ポストによって画定された第１基板と第２基板の間の空間に配置することができる。さらに、半導体部品の放熱を実行するように、熱伝導ポストを、第１基板と第２基板の間に配置された半導体部品にも熱結合することができる。
同様に、本発明では、第１基板の各側の熱伝導ポストを通して第２基板及び第３基板を第１基板に接続できるように、複数の熱伝導ポストを第１基板の２つの対向する側部に形成する。その後、パッケージ構造の放熱効率と空間利用を改良し、パッケージ構造の全厚をさらに削減するように、複数の半導体部品をそれぞれ、第１基板と第２基板の間、及び第１基板と第３基板の間に配置することができる。
本発明の範囲又は精神から逸脱することなく、本発明の構造に様々な修正及び変更ができることが当業者には明白である。以上を鑑みて、本発明は、請求の範囲及びその同等物の範囲に入る限り、本発明の修正及び変更を含むものとする。
１０，１０ａ パッケージ構造
１００ 第１基板
１１０ コア層
１１２ 第３金属層
１１２ａ 第３パターン化金属層
１１４ 第４金属層
１１４ａ 第４パターン化金属層
１１６ キャビティ
１２０ 第１スタック層
１２２ 第１誘電体層
１２４ 第１金属層
１２４ａ 第１パターン化金属層
１３０ 第２スタック層
１３２ 第２誘電体層
１３４ 第２パターン化金属層
１３４ａ 第２パターン化金属層
１４０ 第１貫通穴
１４２ 第１導電層
１４４ 第１導電ビア
１５０ 第２貫通穴
１５２ 第２導電層
１５４ 第２導電ビア
１６０ 第３貫通穴
１６２ 第３導電層
１６４ プラギングインク
１７０ 部品導通ビア
１８０ 第４貫通穴
１８２ 第４導電層
１８４，１９４ プラギングインク
２００ パターン化はんだマスク
２５０ 表面仕上げ層
３００ 第１熱伝導ポスト
４００，７００，９００ 半導体部品
５００ 第２基板
６００ 第２熱伝導ポスト
７５０ テープキャリア
８００ 第３基板
Ｓ１ 第１表面
Ｓ２ 第２表面

Claims (25)

  1. 第１表面、前記第１表面に対向する第２表面、第１金属層及び第２金属層を備える第１基板を提供するステップであって、前記第１金属層及び前記第２金属層がそれぞれ、前記第１表面及び前記第２表面に配置されるステップと、
    第１パターン化金属層及び第２パターン化金属層を形成するために、前記第１金属層及び前記第２金属層上でパターニングプロセスを実行するステップと、
    前記第１パターン化金属層及び前記第２パターン化金属層上にパターン化はんだマスクを形成するステップであって、前記パターン化はんだマスクが、前記第１パターン化金属層及び第２パターン化金属層の少なくとも一部を露出させるステップと、
    前記第１パターン化金属層の前記露出部分に複数の第１熱伝導ポストを形成するステップであって、前記第１熱伝導ポストがそれぞれ前記第１パターン化金属層に熱結合するステップと、
    第１半導体部品を前記第１表面に配置するステップであって、前記第１半導体部品が前記第１パターン化金属層に電気的に接続して、前記第１熱伝導ポストに熱結合するステップと、
    前記第１熱伝導ポストを通して第２基板を前記第１基板に配置するステップであって、前記第１半導体部品が前記第１基板と前記第２基板の間に位置して、前記第１熱伝導ポストが前記第２基板と熱結合するように、各第１熱伝導ポストの２つの対向する端部が、それぞれ前記第１基板及び前記第２基板に接続されるステップと、
    それぞれ前記第２パターン化金属層に熱結合する複数の第２熱伝導ポストを、前記第２パターン化金属層の前記露出部分に形成するステップと、
    前記第２パターン化金属層に電気的に接続し、前記第２熱伝導ポストに熱結合する第２半導体部品を前記第２表面に配置するステップと、
    前記第２熱伝導ポストを通して第３基板を前記第１基板に配置するステップであって、各第２熱伝導ポストの２つの対向する端部が、それぞれ前記第１基板及び前記第３基板に接続し、前記第２熱伝導ポストが前記第３基板に熱結合するステップと、
    を含む、パッケージ構造の製造方法。
  2. 第１表面、前記第１表面に対向する第２表面、第１金属層及び第２金属層を備える第１基板を提供するステップであって、前記第１金属層及び前記第２金属層がそれぞれ、前記第１表面及び前記第２表面に配置されるステップと、
    第１パターン化金属層及び第２パターン化金属層を形成するために、前記第１金属層及び前記第２金属層上でパターニングプロセスを実行するステップと、
    前記第１パターン化金属層及び前記第２パターン化金属層上にパターン化はんだマスクを形成するステップであって、前記パターン化はんだマスクが、前記第１パターン化金属層及び第２パターン化金属層の少なくとも一部を露出させるステップと、
    前記第１パターン化金属層の前記露出部分に複数の第１熱伝導ポストを形成するステップであって、前記第１熱伝導ポストがそれぞれ前記第１パターン化金属層に熱結合するステップと、
    第１半導体部品を前記第１表面に配置するステップであって、前記第１半導体部品が前記第１パターン化金属層に電気的に接続して、前記第１熱伝導ポストに熱結合するステップと、
    前記第１熱伝導ポストを通して第２基板を前記第１基板に配置するステップであって、前記第１半導体部品が前記第１基板と前記第２基板の間に位置して、前記第１熱伝導ポストが前記第２基板と熱結合するように、各第１熱伝導ポストの２つの対向する端部が、それぞれ前記第１基板及び前記第２基板に接続されるステップと、を含み、
    前記第１基板を提供する前記ステップが、
    自身の２つの対向する表面をそれぞれ覆う第３金属層及び第４金属層を備えるコア層を形成することと、
    第３パターン化金属層及び第４パターン化金属層を形成するために、前記第３金属層及び前記第４金属層上でパターニングプロセスを実行することと、
    前記コア層を貫通するキャビティを形成することと、
    前記コア層をテープキャリアに配置することであって、前記キャビティが前記テープキャリアの一部を露出させることと、
    少なくとも１つの第３半導体部品を、前記第３半導体部品が前記キャビティ内に位置するように、前記キャビティによって露出した前記テープキャリアの部分に配置することと、
    前記第３パターン化金属層に向かう方向に沿って前記コア層上に第１スタック層を積層することであって、前記第１スタック層が第１誘電体層及び前記第１金属層を含み、前記第１誘電体層が前記第３半導体部品の少なくとも一部を覆うことと、
    前記テープキャリアを除去することと、
    前記第４パターン化金属層に向かう方向に沿って前記コア層上に第２スタック層を積層することであって、前記第２スタック層が第２誘電体層及び前記第２金属層を含み、前記第１誘電体層及び前記第２誘電体層が共同して、前記第３半導体部品を封止することと、
    前記第３半導体部品を前記第１金属層又は前記第２金属層に電気的に接続する複数の部品導通ビアを形成することと、
    を含む、パッケージ構造の製造方法。
  3. 前記第１基板を提供する前記ステップが、
    前記コア層を貫通する第１貫通穴を形成することと、
    前記第１貫通穴の内壁を覆い、前記第３金属層と前記第４金属層を接続する第１導電層を形成することと、
    をさらに含む、請求項２に記載の前記パッケージ構造の製造方法。
  4. 前記第１誘電体層及び前記第２誘電体層を前記第１貫通穴に充填する、請求項３に記載の前記パッケージ構造の製造方法。
  5. 前記第１基板を提供する前記ステップが、
    前記第１導電層を前記第１金属層及び前記第２金属層に電気的に結合する複数の第１導電ビアを形成することをさらに含む、請求項３に記載の前記パッケージ構造の製造方法。
  6. 前記第１基板を提供する前記ステップが、
    前記コア層を貫通する第２貫通穴を形成することと、
    前記第２貫通穴を広範囲に充填して、前記第３金属層と前記第４金属層を接続する第２導電層を形成することと、
    をさらに含む、請求項２に記載の前記パッケージ構造の製造方法。
  7. 前記第１基板を提供する前記ステップが、
    前記第２導電層を前記第１金属層及び前記第２金属層に電気的に接続する複数の第２導電ビアを形成することをさらに含む、請求項６に記載の前記パッケージ構造の製造方法。
  8. 前記第１基板を提供する前記ステップが、
    前記コア層を貫通する第３貫通穴を形成することと、
    前記第３貫通穴の内壁を覆い、前記第３金属層と前記第４金属層を接続する第３導電層を形成することと、
    プラギングインクを前記第３貫通穴に充填することと、
    をさらに含む、請求項２に記載の前記パッケージ構造の製造方法。
  9. 前記第１基板を提供する前記ステップが、
    前記第３導電層を前記第１金属層及び前記第２金属層に電気的に接続する複数の第３導電ビアを形成することをさらに含む、請求項８に記載の前記パッケージ構造の製造方法。
  10. 前記第１基板を提供する前記ステップが、
    前記第１スタック層及び前記第２スタック層を貫通する第４貫通穴を形成することと、
    前記第４貫通穴の内壁を覆い、前記第１金属層と前記第２金属層を接続する第４導電層を形成することと、
    プラギングインクを前記第４貫通穴に充填することと、
    をさらに含む、請求項２に記載の前記パッケージ構造の製造方法。
  11. 前記パターン化はんだマスクによって露出した前記第１パターン化金属層及び前記第２パターン化金属層の部分を覆う表面仕上げ層を、前記第１パターン化金属層及び前記第２パターン化金属層上に形成することをさらに含む、請求項１に記載の前記パッケージ構造の製造方法。
  12. 前記表面仕上げ層が、有機はんだ付け性保存剤（ＯＳＰ）層、無電解ニッケル及び浸漬金（ＥＮＩＧ）層、浸漬銀（Ｉ−Ａｇ）層、浸漬スズ（Ｉ−Ｓｎ）層、浸漬ビスマス（Ｉ−Ｂｉ）層、熱空はんだレベリング（ＨＡＳＬ）層、ニッケル及び金電気めっき層、無電解Ｐｄ／Ｎｉ層、無電解Ｐｄ／Ｃｕ層又はＳｎＢｉ層を含む、請求項１１に記載の前記パッケージ構造の製造方法。
  13. 第１表面、前記第１表面に対向する第２表面、第１パターン化金属層及び第２パターン化金属層を含む第１基板を含み、前記第１パターン化金属層及び前記第２パターン化金属層が、それぞれ前記第１表面及び前記第２表面に配置され、さらに、
    前記第１パターン化金属層及び前記第２パターン化金属層上に配置され、前記第１パターン化金属層及び前記第２パターン化金属層の少なくとも一部を露出させるパターン化はんだマスクと、
    前記第１パターン化金属層の前記露出部分に配置されて、前記第１パターン化金属層に熱結合する複数の第１熱伝導ポストと、
    前記第１表面に配置され、前記第１パターン化金属層に電気的に接続して、前記第１熱伝導ポストに熱結合する第１半導体部品と、
    第２基板であって、前記第１半導体部品が前記第１基板と前記第２基板の間に位置し、前記第１熱伝導ポストが前記第２基板と熱結合するように、前記第１熱伝導ポストそれぞれの２つの対向する端部が、それぞれ前記第１基板及び前記第２基板に接続される第２基板と、を含み、
    前記第１基板が、
    キャビティ、第３パターン化金属層及び第４パターン化金属層を含むコア層であって、前記第３パターン化金属層及び前記第４パターン化金属層が、それぞれ前記コア層の２つの対向する表面を覆い、前記キャビティが前記コア層を貫通するコア層と、
    前記キャビティに配置された第３半導体部品と、
    前記コア層の前記２つの対向する表面にそれぞれ配置された第１スタック層及び第２スタック層であって、前記第１スタック層が第１誘電体層及び前記第１パターン化金属層を含み、前記第２スタック層が第２誘電体層及び前記第２パターン化金属層を備え、前記第１誘電体層及び前記第２誘電体層が共同して、前記第３半導体部品及び前記コア層を封止する第１スタック層及び第２スタック層と、
    前記第３半導体部品を前記第１パターン化金属層及び前記第２パターン化金属層に電気的に接続する複数の部品導通ビアと、
    を含む、パッケージ構造。
  14. 前記第２パターン化金属層の前記露出部分に配置され、前記第２パターン化金属層に熱結合する複数の第２熱伝導ポストと、
    前記第２表面に配置され、前記第２パターン化金属層に電気的に接続して、前記第２熱伝導ポストに熱結合する第２半導体部品と、
    第３基板であって、前記第２半導体部品が前記第１基板と前記第３基板の間に位置し、前記第２熱伝導ポストが前記第３基板と熱結合するように、前記第２熱伝導ポストそれぞれの２つの対向する端部が、それぞれ前記第１基板及び前記第３基板に接続される第３基板と、
    をさらに含む、請求項１３に記載のパッケージ構造。
  15. 前記第１基板が、
    前記コア層を貫通する第１貫通穴と、
    前記第１貫通穴の内壁を覆い、前記第３パターン化金属層と前記第４パターン化金属層を接続する第１導電層と、
    をさらに含む、請求項１３に記載のパッケージ構造。
  16. 前記第１誘電体層及び前記第２誘電体層を前記第１貫通穴に充填する、請求項１５に記載のパッケージ構造。
  17. 前記第１基板が、
    前記第１導電層を前記第１パターン化金属層及び前記第２パターン化金属層に電気的に接続する複数の第１導電ビアをさらに含む、請求項１５に記載のパッケージ構造。
  18. 前記第１基板が、
    前記コア層を貫通する第２貫通穴と、
    前記第２貫通穴を広範囲に充填し、前記第３パターン化金属層と前記第４パターン化金属層を接続する第２導電層と、
    をさらに含む、請求項１３に記載のパッケージ構造。
  19. 前記第１基板が、
    前記第２導電層を前記第１パターン化金属層及び前記第２パターン化金属層に電気的に接続する複数の第２導電ビアをさらに含む、請求項１８に記載のパッケージ構造。
  20. 前記第１基板が、
    前記コア層を貫通する第３貫通穴と、
    前記第３貫通穴の内壁を覆い、前記第３パターン化金属層と前記第４パターン化金属層を接続する第３導電層と、
    前記第３貫通穴を充填するプラギングインクと、
    をさらに含む、請求項１３に記載のパッケージ構造。
  21. 前記第１基板が、
    前記第３導電層を前記第１パターン化金属層及び前記第２パターン化金属層に電気的に接続する複数の第３導電ビアをさらに含む、請求項２０に記載のパッケージ構造。
  22. 前記第１基板が、
    前記第１スタック層及び前記第２スタック層を貫通する第４貫通穴と、
    前記第４貫通穴の内壁を覆い、前記第１パターン化金属層と前記第２パターン化金属層を接続する第４導電層と、
    前記第４貫通穴を充填するプラギングインクと、
    をさらに含む、請求項１３に記載のパッケージ構造。
  23. 前記第１パターン化金属層及び前記第２パターン化金属層に配置され、前記パターン化はんだマスクによって露出した前記第１パターン化金属層及び前記第２パターン化金属層の部分を覆う表面仕上げ層をさらに含む、請求項１３に記載のパッケージ構造。
  24. 前記表面仕上げ層が、有機はんだ付け性保存剤層、無電解ニッケル及び浸漬金層、浸漬銀層、浸漬スズ層、浸漬ビスマス層、熱空はんだレベリング層、ニッケル及び金電気めっき層、無電解Ｐｄ／Ｎｉ層、無電解Ｐｄ／Ｃｕ層又はＳｎＢｉ層を含む、請求項２３に記載のパッケージ構造。
  25. 前記少なくとも１つの第３半導体部品が、能動部品及び／又は受動部品を含む、請求項２３に記載のパッケージ構造。
JP2015096722A 2014-12-08 2015-05-11 パッケージ構造及びその製造方法 Active JP6019168B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103142586A TWI517321B (zh) 2014-12-08 2014-12-08 封裝結構及其製作方法
TW103142586 2014-12-08

Publications (2)

Publication Number Publication Date
JP2016111319A JP2016111319A (ja) 2016-06-20
JP6019168B2 true JP6019168B2 (ja) 2016-11-02

Family

ID=55640352

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015096722A Active JP6019168B2 (ja) 2014-12-08 2015-05-11 パッケージ構造及びその製造方法

Country Status (4)

Country Link
US (1) US9589942B2 (ja)
JP (1) JP6019168B2 (ja)
CN (1) CN105990157B (ja)
TW (1) TWI517321B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI542271B (zh) * 2015-02-11 2016-07-11 旭德科技股份有限公司 封裝基板及其製作方法
TWI612635B (zh) * 2016-08-22 2018-01-21 內埋式線路封裝之方法
TWI611538B (zh) 2016-10-25 2018-01-11 旭德科技股份有限公司 封裝載板及其製作方法
US20200075446A1 (en) * 2016-12-31 2020-03-05 Intel Corporation Electronic device package
CN108307591A (zh) * 2017-01-13 2018-07-20 奥特斯奥地利科技与系统技术有限公司 通过在安装于部件承载件材料之前用附着物覆盖部件制造的部件承载件
TWI645519B (zh) * 2017-06-02 2018-12-21 旭德科技股份有限公司 元件內埋式封裝載板及其製作方法
CN112086547A (zh) * 2019-06-13 2020-12-15 光宝光电(常州)有限公司 发光二极管封装结构
US11721632B2 (en) * 2019-10-28 2023-08-08 Intel Corporation Hybrid core substrate architecture for high speed signaling and FLI/SLI reliability and its making
CN112864022B (zh) * 2019-11-26 2024-03-22 天芯互联科技有限公司 封装结构的制作方法及封装结构

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW424308B (en) 1999-07-05 2001-03-01 Subtron Technology Co Ltd Substrate structure for chip packaging and the processing method
US6506632B1 (en) * 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
TWI245338B (en) 2003-04-17 2005-12-11 Hitachi High Tech Elect Eng Co Substrate treatment apparatus and substrate treatment method
TWI282160B (en) 2004-07-09 2007-06-01 Phoenix Prec Technology Corp Circuit board structure integrated with chip and method for fabricating the same
TWI260079B (en) 2004-09-01 2006-08-11 Phoenix Prec Technology Corp Micro-electronic package structure and method for fabricating the same
TWI241007B (en) 2004-09-09 2005-10-01 Phoenix Prec Technology Corp Semiconductor device embedded structure and method for fabricating the same
TWI249231B (en) 2004-12-10 2006-02-11 Phoenix Prec Technology Corp Flip-chip package structure with embedded chip in substrate
TWI290812B (en) 2005-05-04 2007-12-01 Phoenix Prec Technology Corp Passive component module and structure of passive component module embedded in circuit board
TWI324029B (en) 2006-10-14 2010-04-21 Unimicron Technology Corp Circuit board structure having embedded semiconductor chip
JP5221887B2 (ja) * 2007-03-22 2013-06-26 京セラＳｌｃテクノロジー株式会社 配線基盤の製造方法
JP5074089B2 (ja) * 2007-04-27 2012-11-14 株式会社Ｊｖｃケンウッド 電子部品収容基板及びその製造方法
TWI413223B (zh) 2008-09-02 2013-10-21 Unimicron Technology Corp 嵌埋有半導體元件之封裝基板及其製法
US8237257B2 (en) 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
CN102034768B (zh) * 2008-09-25 2012-09-05 金龙国际公司 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
JP2010245157A (ja) * 2009-04-02 2010-10-28 Kyushu Institute Of Technology 配線用部品及びその製造方法、並びに該配線用部品を組み込んで用いる電子デバイスパッケージ及びその製造方法
TWI411073B (zh) 2010-08-13 2013-10-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
TW201225761A (en) 2010-12-14 2012-06-16 Unimicron Technology Corp Package substrate having an opening and method of forming same
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
TWI446506B (zh) 2011-01-05 2014-07-21 Unimicron Technology Corp 具開口之封裝基板及其製法
TWI425886B (zh) 2011-06-07 2014-02-01 Unimicron Technology Corp 嵌埋有電子元件之封裝結構及其製法
TWI434382B (zh) 2011-07-06 2014-04-11 Unimicron Technology Corp 嵌埋有電子元件之封裝結構及其製法
TW201422083A (zh) 2012-11-16 2014-06-01 Samsung Electro Mech 焊球及使用其之印刷電路基板、以及半導體封裝件

Also Published As

Publication number Publication date
CN105990157A (zh) 2016-10-05
TWI517321B (zh) 2016-01-11
TW201622086A (zh) 2016-06-16
US20160163614A1 (en) 2016-06-09
JP2016111319A (ja) 2016-06-20
US9589942B2 (en) 2017-03-07
CN105990157B (zh) 2018-09-28

Similar Documents

Publication Publication Date Title
JP6019168B2 (ja) パッケージ構造及びその製造方法
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
JP5436614B2 (ja) パッケージ構造とその製造方法
JP6462480B2 (ja) 配線基板及び配線基板の製造方法
JP5945564B2 (ja) パッケージキャリアおよびその製造方法
JP6504665B2 (ja) 印刷回路基板、その製造方法、及び電子部品モジュール
JP6711509B2 (ja) プリント回路基板、半導体パッケージ及びその製造方法
US9338891B2 (en) Printed wiring board
JP2016207958A (ja) 配線基板及び配線基板の製造方法
JP6907442B2 (ja) プリント回路基板及びプリント回路基板の製造方法
US20160343645A1 (en) Package structure and method for manufacturing the same
CN103889168A (zh) 承载电路板、承载电路板的制作方法及封装结构
JP2008016844A (ja) プリント基板及びその製造方法
KR20160086181A (ko) 인쇄회로기판, 패키지 및 그 제조방법
KR102254874B1 (ko) 패키지 기판 및 패키지 기판 제조 방법
JP2016207959A (ja) 配線基板及び配線基板の製造方法
JP5462450B2 (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
JP6699043B2 (ja) 印刷回路基板、その製造方法、及び電子部品モジュール
TW201603665A (zh) 印刷電路板、用以製造其之方法及具有其之層疊封裝
JP2015228480A (ja) パッケージ基板、パッケージ、積層パッケージ、及びパッケージ基板の製造方法
US9433108B2 (en) Method of fabricating a circuit board structure having an embedded electronic element
JP5810206B1 (ja) 基板構造およびその製造方法
CN103857210A (zh) 承载电路板、承载电路板的制作方法及封装结构
JP2013098529A (ja) 電子部品埋込み型印刷回路基板及びその製造方法
JP2006339293A (ja) 回路モジュール

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160913

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161003

R150 Certificate of patent or registration of utility model

Ref document number: 6019168

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250