JP5810206B1 - 基板構造およびその製造方法 - Google Patents

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Abstract

【課題】チップパッケージング工程の際に基板とキャリアとを密着にボンディングさせ、尚且つ基板が容易にキャリアから分離出来る基板構造及びその製造方法を提供する。【解決手段】キャリアと基板を含む基板を提供する。キャリアはリリース層と、誘電層と、金属層とを含む。誘電層はリリース層と金属層との間に配置する。基板はパッケージング領域と周辺領域とを含む。周辺領域はパッケージング領域と連結し、パッケージング領域を取り囲む。周辺領域またはパッケージング領域に複数の貫通孔を有する。基板はキャリアに配置される。リリース層は基板と誘電層との間に配置する。基板がキャリアから分離可能なように、リリース層と誘電層を貫通孔に充填する。【選択図】図1D

Description

本発明は基板構造に関するものであり、特に、好ましいボンディング強度を有する、又はパッケージ構造の感知素子が必要とする感知空間を提供できると共に、パッケージ素子の充填ペースト、液体及び、換気の必要性を満たすことが出来る基板構造に関するものである。
回路基板は様々な電気製品の電気信号送信、電源や、アース接続に使われている。電気製品の小型化に伴い、回路基板もコンパクト、且つ密集した回路(Intensive circuit)の傾向に沿って開発されている。しかし、チップパッケージング工程において、小型化された基板は容易に破損したり或いは配線に不良が生じることがある。歩留まり率および工程の作業効率を向上させる為に、従来の方法では、リリース層を使って複数の良品基板をキャリアに取り付け、基板の全体構造の剛性を高めてから、取り付けられた基板とキャリアを次のチップパッケージング工程へ送っている。その後、チップと一緒にパッケージされた基板をキャリアから分離している。従って、リリース層の接着特性が基板とキャリアとのボンディング強度を影響する。
工程の際に、基板がキャリアから分離するのを防止する為には通常、より高い接着力を有するリリース層を使用し、基板とキャリアとが密着にボンディングを保証する。しかし、リリース層の過度に強力な接着力により、基板がキャリアから分離される際に、多少の接着材が基板の裏面に付着することがある。もし、接着材が基板に付着するのを避ける為、或いは、基板をキャリアから容易に分離する為に、より弱い接着力を有するリリース層を使用した場合、工程の際に基板がキャリアから分離する問題が生じる。
従って、産業ではチップパッケージング工程の際に基板とキャリアとを密着にボンディングさせ、尚且つ基板が容易にキャリアから分離出来る方法を必要としている。
本発明は基板とキャリアとの間のボンディング強度を高めると同時に基板とキャリアとを容易に分離出来る基板構造を提供する。
本発明は基板構造の製造方法を提供する。この製造方法で製造された基板構造は基板とキャリアとの間により高いボンディング強度を有する上に、基板を容易にキャリアから分離することが出来る。
本発明はパッケージ構造の感知素子に感知空間を提供できると共にパッケージ素子の充填ペースト、又は液体および、換気の必要性を満たすことが出来る基板構造を提供する。
本発明は基板構造の製造方法を提供する。この製造方法から製造された基板構造はパッケージ構造の感知素子に感知空間を提供できると共にパッケージ素子の充填ペースト、又は液体および、換気の必要性を満たすことが出来る。
本発明の基板構造はキャリア及び基板を含む。キャリアはリリース層と、誘電層と、金属層とを有し、誘電層はリリース層と金属層との間に配置される。基板はパッケージング領域と周辺領域とを含み、周辺領域はパッケージング領域と連結し、パッケージング領域を取り囲み、周辺領域は複数の貫通孔を有している。基板はキャリアに配置され、リリース層は基板と誘電層との間に位置し、基板がキャリアから分離可能なように、リリース層と誘電層を貫通孔に充填する。
本発明の基板構造の製造方法の工程を下記に提供する。始めに、基板が提供される。基板はパッケージング領域と周辺領域とを有し、周辺領域はパッケージング領域と連結し、パッケージング領域を取り囲み、複数の貫通孔が周辺領域に形成される。キャリアが提供される。キャリアはリリース層と、誘電層と、金属層とを有し、誘電層はリリース層と金属層との間に配置される。基板をキャリアから分離可能な様にリリース層と誘電層を貫通孔に充填して、基板をキャリアのリリース層に積層する。
本発明の基板構造はキャリアと基板を含む。キャリアはリリース層と、誘電層と、金属層とを有し、誘電層はリリース層と金属層との間に配置される。基板はパッケージング領域と周辺領域とを有し、周辺領域はパッケージング領域と連結し、パッケージング領域を取り囲み、パッケージング領域は複数の貫通孔を有している。基板はキャリアに配置され、リリース層は基板と誘電層との間に位置し、基板がキャリアから分離可能なように、リリース層と誘電層を貫通孔に充填する。
本発明の基板構造の製造方法の工程を下記に提供する。始めに、基板が提供される。基板はパッケージング領域と周辺領域とを有し、周辺領域はパッケージング領域と連結して、パッケージング領域を取り囲み、複数の貫通孔がパッケージング領域に形成される。キャリアが提供される。キャリアはリリース層と、誘電層と、金属層とを有し、誘電層はリリース層と金属層との間に配置される。基板をキャリアから分離可能な様にリリース層と誘電層を貫通孔に充填して、基板をキャリアのリリース層に積層する。
本発明の一つの実施形態において、リリース層の材料は、アルミホイル或いはポリイミド(Polymide)フィルムを含む。
本発明の一つの実施形態において、基板は、単層回路基板である。
本発明の一つの実施形態において、基板は、多層回路基板である。
本発明の一つの実施形態において、基板は更に、多数ののパッド及びパターン化されたはんだマスク(Patterned Solder Mask)を含む。パッドは、基板の上面に配置され、パッケージング領域内に位置する。パターン化されたはんだマスクは、基板の上面を覆い、パッドを露出している。
本発明の一つの実施形態において、基板は更に、パッドを覆う表面仕上げ層(surface finishing layer)を含む。
本発明の一つの実施形態において、基板が提供される工程が更に、基板の上面に複数のパッドを形成する工程を含む。パッドはパッケージング領域内に位置する。パターン化されたはんだマスクは基板の上面に形成される。パターン化されたはんだマスクはパッドを露出している。
本発明の一つの実施形態において、基板を形成する工程が更に、パッドを覆う表面仕上げ層を形成する工程を含む。
本発明の一つの実施形態において、基板構造が更に、リリース層と接触する、一つの貫通孔を覆うパッケージング領域に配置されたチップを含む。チップは複数の配線で電気的にパッドと接続している。
本発明の一つの実施形態において、基板構造の製造方法が更に、チップを基板のパッケージング領域に配置する工程を含む。チップは一つの貫通孔を覆い、リリース層と接触している。チップは複数の配線で電気的にパッドと接続している。
本発明では、基板をキャリアに積層し、キャリアのリリース層と誘電層とを基板の貫通孔に押し込み、基板とキャリアとの間のボンディング強度を向上させる。さらに、リリース層が容易に基板から分離する特質を利用して、次のパッケージング工程を終えた後、破損せずに基板をキャリアから分離出来る。従って、本発明は、基板構造の基板とキャリアとの間のボンディング強度を向上させるだけでは無く、製造の難易度を下げると共に製造歩留まり率を向上させる。
本発明の上述の特徴、及び利点をより分かり易くするために、図面と併せた幾つかの実施形態を以下に説明する。
本発明をより分かり易くするために添付図面を含み、本説明書の一部分として構成する。図面は本発明の実施形態を示し、説明と併せて、本発明の原則を説明する物である。
本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。 本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。 本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。 本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。 本発明の一つの実施形態において、基板を示す平面概略図である。 本発明の一つの実施形態において、基板を示す平面概略図である。 本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。 本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。 本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。 本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。 本発明の一つの実施形態において、基板構造の製造方法の工程を示す断面概略図である。
本発明の実施形態について図面を参照しながら説明する。説明及び図面では、可能な限り、同一又は同等の構成部分がある場合は、同一符号で記されている。
図1Aから図1Dは本発明の実施形態において、基板構造の製造方法の工程を示す断面概略図である。図2は本発明の一つの実施形態において、基板を示す平面概略図である。図1A及び図2を参照すると、本実施形態の基板構造の製造方法には下記の工程が含まれる。始めに、図1Aに示すように基板110が提供される。本実施形態の基板は、単層回路基板、又は多層回路基板であってもよい。さらに、基板110は図1Aに示すように、パッケージング領域A1と、周辺領域A2とを含んでもよい。本実施形態では、図2に示すように、周辺領域A2はパッケージング領域A1と連結し、パッケージング領域A1を取り囲んでもよい。ここで注意していただきたいのは、図2が示す周辺領域A2は、説明を目的とするだけであって、本発明はこれに限定されない。本発明の他の実施形態では、周辺領域A2はパッケージング領域A1の一端に位置するだけで、パッケージング領域A1全体を取り囲まなくても良い。
基板110の製造方法には、基板110の上面114に複数のパッド130を形成する工程を含んでもよい。例えば、パッド130はパッケージング領域A1内に位置し、基板110の対応するビア132と連結しても良く、ビア132を通じて、基板110の反対側の回路層134と電気的に接続している。そして、パターン化されたはんだマスク140が更に上面114に形成されても良い。パターン化されたはんだマスク140は複数の開口部142を含んでもよく、開口部142はそれぞれ対応するパッド130の少なくとも一部分を露出する。そして、表面仕上げ層150がパターン化されたはんだマスク140によって露出されたパッド130に形成され、図1Aに示す基板110が形成される。本実施形態の表面仕上げ層はゴールド、ニッケル、シルバー、又は他の適した材料であってもよい。
図1B及び図2を参照すると、図2に示されている基板110を形成するのに、周辺領域A2に複数の貫通孔112が形成される。本実施形態では、図1Bに示すように、基板110は向かい合う上面114と、下面116と、上面114と下面116を繋ぐ貫通孔112が含まれている。
次に、図1Cに示すキャリア120が提供される。ここで注意していただきたいのは、図1Cはキャリアの分解図を示している。キャリア120はリリース層122と、誘電層124と、金属層126とを含んでいる。さらに、誘電層124はリリース層122と金属層126との間に配置される。本実施形態の、リリース層の材料は、例として、アルミ箔或いはポリイミドフィルム、誘電層の材料は、例として、プリプレグ(Prepreg、PP)、金属層126の材料は、例として、コッパー箔を含む。当然、本実施形態は説明を目的とするのであって、本発明はこれに限定されない。
図1C及び図1Dを参照すると、図1Dに示すように、リリース層122及び誘電層124が貫通孔112に充填されるように、基板110はキャリア120のリリース層122に積層される。また、リリース層122は基板110と誘電層124との間に配置され、基板110がキャリヤ120と分離可能なように、各貫通孔112の内側の壁と接触する。この様に、基板構造100の製造が初歩的に完成する。
図1Dに示すように、この製造方法で形成された基板構造100は基板110及びキャリア120を含む。図2で示すように、基板110はパッケージング領域A1と周辺領域A2を含む。また、周辺領域A2は複数の貫通孔112を有し、パッケージング領域A1と連結し、周辺領域A2はパッケージング領域A1を取り囲む。本実施形態において、基板110は更に、複数のパッド130と、パターン化されたはんだマスク140と、表面仕上げ層150を含んでもよい。パッド130は基板110のパッケージング領域A1内に位置し、ビア132と連結し、ビア132を通じて基板110の反対側の回路層134と電気的に接続している。パターン化されたはんだマスク140は基板110の上面114を覆い、パッド130を露出する。表面仕上げ層150はパターン化されたはんだマスク140によって露出されたパッド130を覆う。本実施形態において、表面仕上げ層150の材料はゴールド、ニッケル、シルバー、又は他の適した材料でもよい。
上記に基づき、キャリア120はリリース層122と、誘電層124と、金属層126とを含む。また、誘電層124はリリース層122と金属層126との間に配置される。リリース層122を基板110と誘電層124との間に位置させ、かつ各貫通孔112の内側の壁にも接触させる様に、基板110はキャリア120のリリース層122に配置され、。リリース層122と誘電層124を貫通孔112に充填する。これにより、基板110をキャリア120から分離することが可能になる。
この配置によれば、基板110をキャリア120に積層させることにより、キャリア120のリリース層122及び誘電層124を基板110の貫通孔112に押し込んで充填し、そのため、基板110とキャリア120との間のボンディング強度を向上させる。また、リリース層122が容易に基板110から分離する特質を利用し、次のパッケージング工程を終えた後も破損せずに基板110を容易にキャリア120から分離出来る。従って、本実施形態は、基板構造100の基板110とキャリア120との間のボンディング強度を向上させるだけで無く、製造の難易度を下げると共に製造歩留まり率を向上させる。
図3は本発明の一つの実施形態において、基板を示す平面概略図である。図4Aから図4Eは本発明の一つの実施形態において、基板構造の製造方法の工程を示した断面概略図である。ここで注意して頂きたいのは本実施形態の基板100aは基板100と似た物である。従って、前記の実施形態の一部の内容及び符号を使用するにあたって、同一符号は同一または同等の構成部分であるため、同じ技術については繰り返し説明しない。省略された部分の詳細な説明については上述した実施形態を参照出来るため本実施形態には含まない。本実施形態の基板構造100aと前記実施形態の基板構造100との具体的な違いを以下に説明する。
図3及び図4Aを参照すると、本実施形態の基板構造の製造方法には下記の工程が含まれている。まず、図1Aに示すように、基板110aが提供される。本実施形態では、基板110aは、単層回路基板、又は、多層回路基板であってもよい。更に、図3で示す様に、基板110aはパッケージング領域A1と周辺領域A2とを含んでもよい。上述の実施形態で述べた様に、周辺領域A2はパッケージング領域A1と連結し、パッケージング領域A1を取り囲む。ここで注意して頂きたいのは、図4Aから図4Eはパッケージング領域A1の部分的断面図を示していて、周辺領域A2の部分的断面図は示していない。
本実施形態の基板110aの製造方法は基板110の製造方法と似ている。つまり、基板110aのパッケージング領域A1に複数のパッド130を形成しても良く、そして、パターン化されたはんだマスク140が基板110aに形成される。パターン化されたはんだマスク140は基板110aの上面114を覆い、パッド130を露出させる。次に、表面仕上げ層150が、パターン化されたはんだマスク140によって露出されたパッド130に形成される。しかし、例として、本実施形態の貫通孔112aが基板110aのパッケージング領域A1内に形成され、パッド130が貫通孔112aの周りに配置されてもよい。
続いて、図4Bに示すキャリア120が提供される。前記実施形態のキャリア120と同様に、本実施形態のキャリア120もリリース層122と、誘電層124と、金属層126を有する。技術面に関する説明は上述の実施形態を参照することが出来るため、ここでは繰り返し説明しない。そして、図4Cに示す様に、リリース層122と誘電層124をパッケージング領域A1内の貫通孔112aに押し込んで充填する様にして、基板110aはキャリア120のリリース層122に積層される。さらに、図4Cで示すように、リリース層122は基板110aと誘電層124との間に配置され、基板110aとキャリア120とが分離可能な様に、各貫通孔112aの内側の壁と接触させる。この様に基板110aの製造が初歩的に完成する。
この製造方法で形成された基板構造100aは前記実施形態の基板構造100とほぼ相似しているが、貫通孔112aは基板110aのパッケージング領域A1に配置されている。従って、本実施形態では、キャリア120のリリース層122及び誘電層124を基板110aのパッケージング領域A1の貫通孔112aに押し込んで充填することにより、例えば、放熱ペーストまたは液体を充填する空間を保留でき、或いは換気路の空間を保留でき、或いは基板構造100aのチップの感知素子の感知空間を保留できる。
例えば、本実施形態において、図4Dに示す様に、チップ160は更にの基板110aのパッケージング領域A1に配置されてもよい。チップ160は一つの貫通孔112aを覆い、貫通孔112a内のリリース層122と接触する。そして、チップ160を基板110aに固定させ、かつ基板110aと電気的に接続するように、チップ160は複数の配線170で電気的にパッド130と接続している。本実施形態で、チップ160は能動面162(Active Surface)と能動面162に対する裏面164を含む。配線170はチップ160の能動面162と接続している。
そして、図4Eに示すように、リリース層122が容易に基板110aから分離できる特質を利用し、チップ160の裏面164を露出する為にキャリア120を外す。よって、チップ160の裏面164が露出されることで、上述の製造方法で形成されたチップパッケージはチップ160の感知素子に感知空間を提供出来る。例えば、チップ160は光感知素子、音感知素子、或いは感触感知素子を含んでもよい。それによって、裏面164に位置する光感知素子の光感知空間、音感知素子の共振空間(振動空間)、或いは感触感知素子の感触感知空間が、基板110aの貫通孔112aから露出され、チップの性能を高める。又、チップ160は貫通孔112aによって露出された裏面164を換気、又は放熱にも利用できる。或いは、貫通孔112aに放熱ペースト又は液体を充填すると、放熱の効果を向上させる。従って、本実施形態はチップ160の機能を増やすことができる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
本発明では、基板とキャリアとのボンディング強度を高めるために、キャリアのリリース層及び誘電層を基板の貫通孔に押し込んで充填し、基板をキャリアに積層する。又、リリース層が基板から容易に分離できる特質を利用し、次のパッケージング工程を終えた後も破損せずに基板を容易にキャリアから分離出来る。従って、本発明は、基板構造の基板とキャリアとの間のボンディング強度を向上させるだけで無く、製造の難易度を下げると共に製造歩留まり率を向上させる。
さらに、基板の貫通孔が基板のパッケージング領域内に位置し、チップがパッケージング領域に配置され、貫通孔を覆う場合には、リリース層を利用してキャリアと基板とを分離した後、基板の貫通孔はチップ表面を露出させる。それによって、チップの感知素子の感知空間は、光感知素子の光感知空間、音感知素子の共振空間(振動空間)、或いは感触感知素子の感触感知空間として提供できる。又、チップは貫通孔から露出された表面を放熱或いは換気の為に利用してもよい。他にも、貫通孔に放熱ペーストを充填すると、放熱の効果を向上させる。従って、本発明はチップの機能を増すことができる。
100、100a 基板構造
110、110a 基板
112、112a 貫通孔
114 上面
116 下面
120 キャリア
122 リリース層
124 誘電層
126 金属層
130 パッド
132 ビア
134 回路層
140 パターン化されたはんだマスク(Patterned Solder Mask)
142 開口部
150 表面仕上げ層
160 チップ
162 能動面
164 裏面
170 配線
A1 パッケージング領域
A2 周辺領域

Claims (20)

  1. リリース層と、金属層と、前記リリース層と前記金属層との間に配置される誘電層とを有するキャリアと、
    前記キャリアに配置され、パッケージング領域と複数の貫通孔が設けられた周辺領域とを有する基板とを含み、
    前記周辺領域が前記パッケージング領域と連結し、前記パッケージング領域を取り囲み、
    前記リリース層が前記基板と前記誘電層との間に位置し、前記基板と前記キャリアとが分離可能なように、前記リリース層と前記誘電層が前記複数の貫通孔に充填される基板構造。
  2. 前記リリース層の材料はアルミホイル、或いはポリイミド(Polymide)フィルムを含む請求項1に記載の基板構造。
  3. 前記基板が単層回路基板である請求項1或いは請求項2に記載する基板構造。
  4. 前記基板が多層回路基板である請求項1或いは請求項2に記載する基板構造。
  5. 前記基板がさらに複数のパッドとパターン化されたはんだマスクを含み、前記複数のパッドが前記基板の前記パッケージング領域の上面に配置され、前記パターン化されたはんだマスクが前記上面を覆い、前記複数のパッドを露出する請求項1〜請求項4のいずれか1項に記載の基板構造。
  6. 前記基板が前記パッドを覆う表面仕上げ層を含む請求項5に記載の基板構造。
  7. パッケージング領域と、前記パッケージング領域と連結し前記パッケージング領域を取り囲む周辺領域とを有する基板を提供する工程と、
    前記周辺領域に複数の貫通孔を形成する工程と、
    リリース層と、金属層と、前記リリース層と前記金属層との間に配置された誘電層とを有するキャリアを提供する工程と、
    前記基板と前記キャリアとが分離可能なように、前記リリース層と前記誘電層を前記複数の貫通孔に充填し、前記基板を前期キャリアの前期リリース層に積層する工程と、
    を含む基板構造の製造方法。
  8. 前記基板が単層回路基板である請求項7に記載の基板構造の製造方法。
  9. 前記基板が多層回路基板である請求項7に記載の基板構造の製造方法。
  10. 前記基板を提供する工程が更に、前記基板の前記パッケージング領域の上面に複数のパッドを形成する工程と、
    前記複数のパッドを露出するパターン化されたはんだマスクを前記上面に形成する工程と、を含む請求項7〜請求項9のいずれか一項に記載の基板構造の製造方法。
  11. 前記基板を提供する工程が更に、前記パッドを覆う表面仕上げ層を形成する工程を含む請求項10に記載の基板構造の製造方法。
  12. リリース層と、金属層と、前記リリース層と前期金属層との間に配置された誘電層とを有するキャリアと、
    周辺領域と、複数の貫通孔が設けられたパッケージング領域とを有する、前記キャリアに配置される基板とを含み、
    前記周辺領域が前記パッケージング領域と連結し、前記パッケージング領域を取り囲み、
    前記リリース層が前記基板と前記誘電層との間に位置し、前記基板と前記キャリアとが分離可能なように、前記リリース層と前記誘電層とが前記パッケージング領域に位置する前記複数の貫通孔に充填される、基板構造。
  13. 前記基板が複数のパッドとパターン化されたはんだマスクを更に含み、前記複数のパッドが前記基板の前記パッケージング領域の上面の前記複数の貫通孔の周囲に配置され、パターン化されたはんだマスクが前記上面を覆い、前記複数のパッドを露出する、請求項12に記載の基板構造。
  14. 前記パッケージング領域に配置し、前記複数の貫通孔の一つを覆い、前記リリース層と接触するチップを更に含み、前記チップが複数の配線で電気的に前記パッドと接続する、請求項12或いは請求項13に記載する基板構造。
  15. 前記リリース層の材料はアルミホイル、或いはポリイミド(Polymide)フィルムを含む、請求項12〜請求項14のいずれか一項に記載の基板構造。
  16. 前記基板が単層回路基板である、請求項12〜請求項15のいずれか一項に記載の基板構造。
  17. 前記基板が多層回路基板である、請求項12〜請求項15のいずれか一項に記載の基板構造。
  18. パッケージング領域と、前記パッケージング領域と連結し、前記パッケージング領域を取り囲む周辺領域とを有する基板を提供する工程と、
    前記パッケージング領域に複数の貫通孔を形成する工程と、
    リリース層と、金属層と、前記リリース層と前記金属層との間に配置される誘電層と、を有するキャリアを提供する工程と、
    前記基板と前記キャリアとが分離可能なように、前記リリース層と前記誘電層を前記複数の貫通孔に充填し、前記基板を前期キャリアの前期リリース層に積層する工程と、
    を含む基板構造の製造方法。
  19. 前記基板を提供する工程が更に、前記基板の前記パッケージング領域内の上面の前記複数の貫通孔の周囲に複数のパッドを形成する工程と、前記複数のパッドを露出する図面化されたはんだマスクを前記上面に形成する工程と、を含む請求項18に記載の基板構造の製造方法。
  20. チップを前記基板の前記パッケージング領域に配置する工程と、
    前記チップを複数の配線で電気的に前記パッドと接続する工程とを更に含み、
    前記チップが前記複数の貫通孔の一つを覆い、前記リリース層と接触する、請求項18〜請求項19のいずれかの一項に記載の基板構造の製造方法。
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TW563233B (en) * 2002-09-11 2003-11-21 Advanced Semiconductor Eng Process and structure for semiconductor package
TWI264805B (en) * 2005-02-14 2006-10-21 Phoenix Prec Technology Corp Method for fabricating carrier embedded with semiconductor chip
TWI303146B (en) * 2006-11-23 2008-11-11 Subtron Technology Co Ltd Wiring board with high thermal conductivity and process thereof
TWI394245B (zh) * 2009-02-05 2013-04-21 Unimicron Technology Corp 封裝基板及其製法
TWI399140B (zh) * 2009-06-12 2013-06-11 Unimicron Technology Corp 內埋式封裝結構的製作方法
CN102376677B (zh) * 2010-08-20 2013-07-10 旭德科技股份有限公司 半导体封装结构及半导体封装结构的制作方法
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