TWI612635B

TWI612635B - 內埋式線路封裝之方法

Info

Publication number: TWI612635B
Application number: TW105126817A
Authority: TW
Inventors: Zhi-Gui Yang; Jin-Ming Liu; zhe-wei Xu; shi-bin Xu; zhu-qing Hu
Priority date: 2016-08-22
Filing date: 2016-08-22
Publication date: 2018-01-21
Also published as: TW201810578A

Abstract

本發明係揭示一種內埋式線路封裝之方法，其步驟包含：提供一載板；設置一內埋元件於載板上；形成數個導柱於內埋元件之兩側；電鍍一第一導線層於內埋元件上；形成一圖案化第一介電層包覆導柱、內埋元件及第一導線層並顯露出部分第一導線層與導柱之一端面；電鍍一第二導線層於自圖案化第一介電層顯露出之第一導線層及該些導柱上；形成一第二介電層包覆第二導線層並顯露出第二導線層之端面；形成一第三導線層於顯露於第二介電層外之第二導線層端面上；形成一第三介電層包覆第三導線層；移除載板而露出該些導柱之另ㄧ端面。由於本發明之封裝方法以電鍍取代焊接接合，使整個晶片模組電阻值大幅降低，因而可提升其效能及穩定性。

Description

內埋式線路封裝之方法

本發明係關於一種封裝方法，尤指用於內埋式線路封裝之方法。

IC封裝係以塑膠/陶瓷或金屬之物質，覆蓋於IC晶片外部，保護晶片而免於受外部環境因素破壞，且能避免溼氣滲透至晶片內部，並將晶片上功能訊號引接至外部達到電性連接、實體支撐、耐熱與散熱之目的及效果，搭配不同終端電子產品類型，可選擇不同種類之封裝技術。

隨著終端電子產品之發展日益輕薄短小、高速及多功能性之趨勢，傳統導線架封裝產品與封裝技術日漸無法滿足現有IC技術及電子產品之要求，除了將電子零組件縮小化以減少體積外，減少使用電子零組件數量亦為一發展策略，然而，為了避免因減少零組件數量而影響終端電子產品之功能及穩定性，將元件整合為一整合性基板即成為重要的發展方向，因此，許多新世代封裝技術陸續被開發。

整合型元件之發展尚須仰賴整合技術，在市場需求促使下，使得系統級封裝(System in Package, SiP)成為發展趨勢。系統級封裝係於一基板上，透過堆疊或連接至少一種不同功能之元件，以達到終端電子產品所需之系統性功能，意即將不同功能之晶片整合於同一封裝模組中。系統級封裝以結構外觀而言，可分為二維及三維封裝，其中，三維系統級封裝包含晶片堆疊(Stack Die)、PoP (Package on Package)、PiP (Package in Package)及內埋式元件(Embedded component)等技術，目前系統級封裝以整合主動及被動元件為發展方向，藉由不同形式之封裝技術，將主動及被動元件埋入基板內，使系統封裝產品更能符合下游產品之需求。以內埋式被動元件為例，其係將原本設置於印刷電路板基板表面之電阻、電感及電容等被動元件埋入基板之中，意即，將習知以表面黏著技術(SMD)貼合於基板表面之被動元件整合到印刷電路板中，如此可減少單一電路板所需要之使用面積，達到縮小產品尺寸、減少電路板的焊錫點、提升電性且降低雜訊。由於其係將被動元件內埋於電路板中，因此可以減少濕度、腐蝕等問題，而延長使用年限。三維系統級封裝因具有薄型、系統成本低、效能高，且容許高度異質晶片整合等優勢，近年來受到業界所青睞，並致力於優化現有之系統級封裝技術，或結合不同種類之系統級封裝技術使用。

然而，目前內埋元件技術多以焊接方式接合晶片與導線層，或導線層與導柱等結構，導致整個模組電阻值提高，此外，習知PoP封裝技術，需焊接一中介層以保留打線空間並且保護元件，除增加封裝厚度外，亦提高電阻值。有鑒於此些缺點，本發明係提出一種嶄新的內埋式線路封裝之方法，將內埋元件技術現有之問題進行優化，並結合PoP封裝技術，降低電阻值，改善繁複之製程。

本發明之主要目的，係提供一種內埋式線路封裝之方法，其係將一第一導線層直接電鍍於一內埋元件上，取代習知以焊接接合之方法，以降低電阻值，提高效能及穩定性。

本發明之另一目的，係提供一種內埋式線路封裝之方法，係將一第二導線層直接電鍍於數個導柱上，而非焊接接合，如此可降低整個模組之電阻值，並提升電性。

為了達到上述之目的，本發明揭示了一種內埋式線路封裝之方法，其係包含：提供一載板，且設置一內埋元件於該載板上，並於該內埋元件之至少一側形成數個導柱；電鍍一第一導線層於該內埋元件上；形成一圖案化第一介電層用以包覆該些導柱、該內埋元件及該第一導線層，並顯露出該些導柱之一第一端面與部分該第一導線層；隨後電鍍一第二導線層於自該圖案化第一介電層所顯露出之第一導線層及該些導柱之該第一端面；接續形成一位於圖案化第一介電層上之一第二介電層，並包覆該第二導線層，並顯露出部分該第二導線層之端面；形成一第三導線層於自該第二介電層顯露出之該第二導線層的端面上；接續形成一位於該第二介電層上之一第三介電層以包覆該第三導線層；最後移除該載板並露出該些導柱之一第二端面。由於本發明之封裝方法以電鍍取代焊接接合，使整個晶片模組電阻值大幅降低，因而可提升其效能及穩定性。

而利用上述內埋式線路封裝之方法所製成之內埋式封裝結構係包括一第一導線層，係設置於該內埋元件上；一圖案化第一介電層，係包覆該內埋元件、該第一導線層及該些導柱，並顯露出該第一導線層之部分區域與該些導柱之一端面；一第二導線層，係設置於自該圖案化第一介電層所顯露出之該第一導線層之部分區域及該些導柱之端面上；一第二介電層，係設置於該圖案化第一介電層上並且包覆該第二導線層，並露出部分該第二導線層之端面；一第三導線層，係設置於自該第二介電層所顯露出之該第二導線層之端面上；及一第三介電層，係包覆該第三導線層。

本發明之一實施例中，其亦揭露於完成移除該載板之步驟後，進一步包括提供一外接模組並電性連接至該些導柱之該第二端面上及/或該第三介電層顯露出該第三導線層一端面，並且形成複數個金屬球於自該第三介電層所顯露出之該第三導線層之端面上。

本發明之一實施例中，其亦揭露於設置該內埋元件之步驟前，進一步包含電鍍一散熱層於該載板上。

本發明之一實施例中，其亦揭露於設置該內埋元件之步驟中，該內埋元件係透過一黏膠層黏附於該載板上。

本發明之一實施例中，其亦揭露該黏膠層係接合膠或接合膜。

本發明之一實施例中，其亦揭露該些導柱係包含銅。

本發明之一實施例中，其亦揭露於電鍍該第二導線層之步驟前，係以雷射處理該第一介電層而露出該第一導線層。

本發明之一實施例中，其亦揭露該內埋元件係一主動元件、一被動元件、一半導體晶片或一電路板。

為使　貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：

本實施案例提供一種封裝方法，係用於內埋式線路之封裝，因應終端電子產品日益輕薄短小，遂以減少電子元件體積、達到高效能及多功能為目的，發展出系統級封裝技術，其包含內埋式線路封裝及PoP封裝等技術，為能使封裝成品更符合下游產品需求，並降低製程成本，優化封裝方法或結合不同封裝技術也因應而生。本發明內埋式線路封裝之方法，利用電鍍接合取代焊接，大幅降低整個晶片模組之電阻值，藉此提高產品效能及穩定性，此外，該方法之封裝結構應用於PoP封裝技術時，無需設置中介層即可直接進行外接模組之封裝，除可減少電阻值外，亦簡化封裝流程，降低製程成本。

請參閱第一圖，其係本發明之第一施例之結構示意圖，如圖所示，一封裝結構20係包含一內埋元件202，內埋元件202之一表面上設置有一黏膠層200，此黏膠層200是封裝過程中用以將內埋元件202貼合於一載板10(請參閱第三A圖)上，如後續製程步驟所述；數個導柱204，係設置於該內埋元件202之兩側；一第一導線層206，電鍍於內埋元件200之另一側面上並與內埋元件202電性連接；一圖案化第一介電層209，其包覆該些導柱204、該內埋元件202，並顯露出部分該第一導線層206與該些導柱204之上下端面(也就是後續所說的一第一端面2042與一第二端面2044)；一第二導線層210電鍍於自上述之該圖案化第一介電層209所顯露出之該第一導線層206上並與該第一導線層206電性連接，且一第二導線層212電鍍於自該圖案化第一介電層209所顯露出之該些導柱204的一端面(該第一端面2042)上並與該些導柱204電性連接；一第二介電層214位於該圖案化第一介電層209上並且包覆該第二導線層210、212，並顯露出部分該第二導線層210、212之一端面；一第三導線層216，形成於自該第二介電層214所顯露出之該第二導線層210、212端面上並與該第二導線層210、212電性連接；以及一第三介電層218，位於第二介電層214上並且包覆該第三導線層216，並顯露出部分該第三導線層216之一端面。

其中，該封裝裝置20可進一步將複數個金屬球224焊接於自第三介電層218所顯露出之該第三導線層216的端面上；以及將一外接模組220電性連接於自該圖案化第一介電層209所顯露出之該些導柱204的另一端面(該第二端面2044)上。

請參閱第二圖及第三圖，其係本發明之第一實施例之方法流程圖及本發明之第一實施例之封裝方法示意圖，該封裝裝置20之封裝方法步驟包括：

步驟S200：如第三A圖所示，提供一載板10；

步驟S202：如第三B圖所示，設置一內埋元件202於該載板10上；該內埋元件202係透過一黏膠層200貼合於該載板10上；其中，該內埋元件202係可以是一主動元件、一被動元件、一半導體晶片或一電路板等功能性元件，但並不因此侷限本發明所使用之該內埋元件202僅能上述之形態，再者，上述之該黏膠層200係可選自於接合膠或接合膜；

步驟S204：如第三C圖所示，形成數個導柱204於該內埋元件202之至少一側，其中，該些導柱204之材質係可包含銅；

步驟S206：如第三D圖所示，形成一第一導線層206於該內埋元件202上，其中，該第一導線層206係包含電阻值較低之銅等金屬，但並不在此限。該第一導線層206可以電鍍法形成於該內埋元件202上，習知係以焊接方式連接元件及導線層，由於焊接材料與電鍍材料純度之差異，使焊接相較於電鍍有較高電阻值，於此，本發明之封裝方法以電鍍取代焊接，降低電阻值並提升效能；

步驟S208：如第三E圖所示，形成一第一介電層208包覆該些導柱204、該內埋元件202及該第一導線層206，且該第一介電層208之高度本質上與該些導柱204相同，以顯露出導柱204之一第一端面2042，接著，以雷射對該第ㄧ介電層208進行鑽孔，以形成一圖案化第一介電層209，而露出部分該第一導線層206(如第三F圖所示)。但形成圖案化第一介電層209之處理方法並不侷限於僅能使用雷射進行鑽孔；

步驟S210：如第三G圖所示，形成一第二導線層210、212於自該圖案化第一介電層209所顯露出之第一導線層206及該些導柱204之第一端面2042，並與自該圖案化第一介電層209所顯露出之第一導線層206及該些導柱204電性連接，其中，該第二導線層210、212係包含電阻值較低之銅等金屬而不在此限，為能使整個模組效能提升，該步驟S210同樣以電鍍取代焊接，以排除因焊接所造成之電阻；

步驟S212：如第三H圖所示，形成一位於該圖案化第一介電層209上且包覆該第二導線層210、212之第二介電層214，該第二介電層212之高度本質上與該第二導線層210、212最高者相同，以顯露出後續欲進行電線連接之該第二導線層210、212之端面；

步驟S214：如第三I圖所示，形成一第三導線層216於自該第二介電層214顯露出之該第二導線層210、212上，以及部分該第二介電層214上，並與自該第二介電層214顯露出之該第二導線層210、212電性連接，且該第三導線層216係以電鍍方式沉積形成；其中，該第三導線層216係包含電阻值較低之銅等金屬，但不在此限；

步驟S216：如第三J圖所示，形成一位於第二介電層214上且包覆該第三導線層216之一第三介電層218，該第三介電層218之高度本質上與該第三導線層216之最高者相同，以顯露出欲進行電性連接之該第三導線層216之端面；以及

步驟S218：如第三K圖所示，移除該載板10而露出該些導柱204一第二端面2044。

上述之該第一介電層208該第二介電層214或該第三介電層218是利用模鑄方法所形成，模鑄介電層之材質係可選用晶片封裝用之模鑄化合物(Molding Compound），其例如但不限於具有酚醛基樹脂（Novolac-Based Resin）、環氧基樹脂（Epoxy-Based Resin）、矽基樹脂(Silicone-Based Resin）或其他適當之模鑄化合物，且模鑄化合物亦可包含適當之填充劑，例如是粉狀二氧化矽。更者，因為是採模鑄方法，所以介電層將包覆原先存在之元件，舉例來說，如第一圖所示，該第一介電層208將包覆位於載板10上之黏膠層200、內埋元件202、第一導線層206與該些導柱204，再藉由控制第一介電層208之高度或者圖案化來使後續欲進行電性連接之導體部分顯露出來，例如該些導柱204之該些端面。

請復參閱第一圖及第六圖，其係本發明之第一施例之結構示意圖及習知Package on Package(PoP)封裝結構示意圖，如第一圖所示，本發明經由上述方法流程所獲得之封裝裝置，可進一步應用於PoP封裝技術。如圖六之習知PoP封裝結構可以發現，其需焊接一中介層302以保留打線空間並保護一線路基板300，再將一外接模組306焊接於該中介層302上，然而，本發明之封裝裝置20，可直接設置一外接模組220於該些導柱204上，而毋需設置該中介層302，如此，不僅減少焊接所造成之電阻值，更可簡化製程步驟，降低成本。

請參閱第四圖，其係本發明之第二實施例之結構示意圖，上述方法流程中，於執行該步驟S202前，亦可設置一散熱層226於該載板10上，再形成該黏膠層200於該散熱層226上，以優化該內埋元件202之散熱效果，該散熱層226可以電鍍方法設置於該載板10，但不在此限。

請參閱第五圖，其係本發明之第三實施例之結構示意圖，上述方法流程中，執行該步驟S212前，可依據模組之功能需求，進一步設置一內埋元件228於該第二介電層210上，其設置方法可為表面黏合技術(SMT)，但不在此限，其中該內埋元件228係一主動元件、一被動元件、一半導體晶片或一電路板等功能性元件，然不在此限。

綜合上述內容，本發明之內埋線路封裝之方法，以電鍍方式形成連接該內埋元件與導柱之第一導線層、第二導線層與第三導線層，習知內埋式技術係以焊接連接元件及導線層，然而，焊接材料之純度較電鍍材料為低，造成其電阻值相對提高，本發明以電鍍取代焊接，使整個模組之電阻值大幅降低，藉此提高電性、效能及穩定性。此外，本發明之封裝裝置可進一步應用於PoP封裝技術，且可省略設置該中介層，簡化製程步驟並降低成本。

惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

10‧‧‧載板
20‧‧‧封裝結構
200‧‧‧黏膠層
202‧‧‧內埋元件
204‧‧‧導柱
2042‧‧‧第一端面
2044‧‧‧第二端面
206‧‧‧第一導線層
208‧‧‧第一介電層
209‧‧‧圖案化第一介電層
210‧‧‧第二導線層
212‧‧‧第二導線層
214‧‧‧第二介電層
216‧‧‧第三導線層
218‧‧‧第三介電層
220‧‧‧外接模組
222‧‧‧焊接點
224‧‧‧金屬球
226‧‧‧散熱層
228‧‧‧內埋元件
30‧‧‧封裝結構
300‧‧‧線路基板
302‧‧‧中介層
304‧‧‧焊接點
306‧‧‧外接模組

第一圖：其係本發明之第一施例之結構示意圖；第二圖：其係本發明之第一施例之方法流程圖；第三A至第三K圖：其係本發明之第一實施例之封裝方法示意圖；第四圖：其係本發明之第二實施例之結構示意圖；第五圖：其係本發明之第三實施例之結構示意圖；以及第六圖：其係習知Package on Package(PoP)封裝結構示意圖。

20‧‧‧封裝結構

200‧‧‧黏膠層

202‧‧‧內埋元件

204‧‧‧導柱

206‧‧‧第一導線層

209‧‧‧圖案化第一介電層

210‧‧‧第二導線層

212‧‧‧第二導線層

214‧‧‧第二介電層

216‧‧‧第三導線層

218‧‧‧第三介電層

220‧‧‧外接模組

222‧‧‧焊接點

224‧‧‧金屬球

Claims

一種內埋式線路封裝之方法，其步驟係包括：提供一載板；設置一內埋元件於該載板上；形成數個導柱於該內埋元件之至少一側；形成一第一導線層於該內埋元件上；形成一圖案化第一介電層，其包覆該些導柱與該內埋元件，並顯露出部分該第一導線層與該導柱之一第一端面；形成一第二導線層於該自該圖案化第一介電層所顯露出之該第一導線層及該些導柱之該第一端面上；形成一第二介電層，其包覆該第二導線層，並顯露出部分該第二導線層之端面；形成一第三導線層於自該第二介電層所顯露出之該第二導線層的端面上；形成一第三介電層，其包覆該第三導線層；及移除該載板而露出該些導柱之一第二端面。
如申請專利範圍第1項所述之內埋式線路封裝之方法，其中於完成移除該載板之步驟後，進一步包括：提供一外接模組並電性連接至該些導柱之該第二端面上；及/或該第三介電層顯露出該第三導線層一端面，並且形成複數個金屬球於自該第三介電層所顯露出之該第三導線層之端面上。
如申請專利範圍第1項所述之內埋式線路封裝之方法，其中於設置該內埋元件之步驟前，進一步包含設置一散熱層於該載板上。
如申請專利範圍第1項所述之內埋式線路封裝之方法，其中於設置該內埋元件之步驟中，該內埋元件係透過一黏膠層黏附於該載板上。
如申請專利範圍第4項所述之內埋式線路封裝之方法，其中該黏膠層係接合膠或接合膜。
如申請專利範圍第1項所述之內埋式線路封裝之方法，其中該些導柱之材質係包含銅。
如申請專利範圍第1項所述之內埋式線路封裝之方法，其中該圖案化第一介電層係以雷射鑽孔而顯露出該第一導線層。
如申請專利範圍第1項所述之內埋式線路封裝之方法，其中該內埋元件係一主動元件、一被動元件、一半導體晶片或一電路板。
如申請專利範圍第1項所述之內埋式線路封裝之方法，其中該第一導線層、該第二導線層與該第三導線層之任一為電鍍方式所形成。
一種使用請求項1所述之內埋式線路封裝之方法所製得之封裝結構，其包括：一內埋元件；數個導柱，係設置於該內埋元件之至少一側；一第一導線層，係設置於該內埋元件上；一圖案化第一介電層，係包覆該內埋元件、該第一導線層及該些導柱，並顯露出該第一導線層之部分區域與該些導柱之一端面；一第二導線層，係設置於自該圖案化第一介電層所顯露出之該第一導線層之部分區域及該些導柱之端面上；一第二介電層，係設置於該圖案化第一介電層上並且包覆該第二導線層，並露出部分該第二導線層之端面；一第三導線層，係設置於自該第二介電層所顯露出之該第二導線層之端面上；及一第三介電層，係包覆該第三導線層。