CN112447534B - 封装体及其制备方法 - Google Patents

封装体及其制备方法 Download PDF

Info

Publication number
CN112447534B
CN112447534B CN201911201211.0A CN201911201211A CN112447534B CN 112447534 B CN112447534 B CN 112447534B CN 201911201211 A CN201911201211 A CN 201911201211A CN 112447534 B CN112447534 B CN 112447534B
Authority
CN
China
Prior art keywords
substrate
packaging
pins
semi
package body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911201211.0A
Other languages
English (en)
Other versions
CN112447534A (zh
Inventor
郭文龙
张强波
宋关强
柳仁辉
余晋磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sky Chip Interconnection Technology Co Ltd
Original Assignee
Sky Chip Interconnection Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sky Chip Interconnection Technology Co Ltd filed Critical Sky Chip Interconnection Technology Co Ltd
Publication of CN112447534A publication Critical patent/CN112447534A/zh
Application granted granted Critical
Publication of CN112447534B publication Critical patent/CN112447534B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本申请公开了一种封装体及其制备方法，其中封装体的制备方法包括：制备封装半成品，包括基板、第一器件、第二器件、第一塑封体和第二塑封体，第一器件和第二器件分别设置在基板的第一表面和第二表面上，第一塑封体和第二塑封体分别将第一器件和第二器件包裹在基板上；将多个封装半成品固定在第一支撑板的同一侧上，其中，第二器件裸露出的引脚朝向第一支撑板；放置中间层支架和第二支撑板；压合第一支撑板、第二支撑板、中间层支架以及多个封装半成品而使之成为整体结构；对第一支撑板进行处理，以形成连接第二器件的引脚的焊盘。本申请所提供的制备方法既能够解决封装体制备过程中的对位问题，也能够实现封装体的尺寸小型化。

Description

封装体及其制备方法
技术领域
本申请涉及封装技术领域，特别是涉及一种封装体及其制备方法。
背景技术
近年来，随着芯片封装高密度、多功能、小型化的快速发展，芯片平铺的封装方式已经不能满足需求，有鉴于此，目前已经出现了芯片堆叠的封装结构。
本申请的发明人发现，目前芯片堆叠的封装结构中，尤其对于大功率模块而言，通流能力、散热处理和高可靠性成为了业内技术难点。
发明内容
本申请主要解决的技术问题是提供一种封装体及其制备方法，既能够解决封装体制备过程中的对位问题，也能够实现封装体的尺寸小型化。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种封装体的制备方法，所述制备方法包括：制备封装半成品，其中，所述封装半成品包括基板、第一器件、第二器件、第一塑封体和第二塑封体，所述基板包括相对的第一表面和第二表面，所述第一器件和所述第二器件分别设置在所述基板的第一表面和第二表面上，所述第一塑封体和所述第二塑封体分别将所述第一器件和所述第二器件包裹在所述基板的第一表面和第二表面上，且所述第二塑封体裸露出所述第二器件的引脚；将多个所述封装半成品固定在第一支撑板的同一侧上，其中，所述第二器件裸露出的所述引脚朝向所述第一支撑板；放置中间层支架和第二支撑板，其中，所述中间层支架设置在所述支撑板设置有多个所述封装半成品的一侧上，所述中间层支架具有多个与所述封装半成品对应的通槽，所述封装半成品分别位于对应的所述通槽中，所述第二支撑板设置在所述封装半成品远离所述第一支撑板的一侧；压合所述第一支撑板、所述第二支撑板、所述中间层支架以及多个所述封装半成品而使之成为整体结构；对所述第一支撑板进行处理，以形成连接所述第二器件的所述引脚的焊盘，其中，所述焊盘作为所述封装体的引脚。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种封装体，所述封装体包括：基板，包括相对设置的第一表面以及第二表面；第一器件，设置于所述基板的第一表面；第二器件，设置于所述基板的第二表面；第一塑封体，用于将所述第一器件包裹在所述基板的第一表面；第二塑封体，用于将所述第二器件包裹在所述基板的第二表面，其中，所述第二塑封体裸露出所述第二器件的引脚；重布线层，设置于所述第二塑封体裸露出所述引脚一侧，所述重布线层包括连接所述引脚的焊盘，所述焊盘作为所述封装体的引脚。
本申请的有益效果是：本申请封装体的制备方法先封装多个封装半成品，而后再将多个封装半成品通过第一支撑板、中间层支架以及第二支撑板压合固定在一起后加工形成焊盘，即先对单个单元进行塑封，然后将多个封装后的单元固定在一起后再进行加工，从而相比现有技术中将所有器件固定在基板上后塑封形成整体结构再加工焊盘的方式，本实施方式由于是对单个单元进行塑封，在塑封过程中基板受到的应力较小，从而形成的封装半成品发生形变翘曲的程度较小，后续再形成焊盘的过程中对位更加准确，另外本申请制备的封装体中将第一器件以及第二器件相对基板纵向空间布局，能够实现封装尺寸小型化。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请封装体的制备方法一实施方式的流程示意图；
图2是对应图1制备方法的部分制备过程图；
图3是一应用场景中封装半成品的结构示意图；
图4是一应用场景中图2的后续制备过程图；
图5是另一应用场景中图2的后续制备过程图；
图6是本申请封装体一实施方式的结构示意图；
图7是本申请封装体另一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参阅图1，图1是本申请封装体的制备方法一实施方式的流程示意图。结合图2，该封装体的制备方法包括：
S110：制备封装半成品1000，其中，封装半成品1000包括基板1100、第一器件1200、第二器件1300、第一塑封体1400和第二塑封体1500，基板1100包括相对的第一表面1110和第二表面1120，第一器件1200和第二器件1300分别设置在基板1100的第一表面1110和第二表面1120上，第一塑封体1400和第二塑封体1500分别将第一器件1200和第二器件1300包裹在基板1100的第一表面1110和第二表面1120上，且第二塑封体1500裸露出第二器件1300的引脚1310。
在本实施方式中，将第一器件1200封装在基板1100的一侧，将第二器件1300封装在基板1100的另一侧，即，将第一器件1200以及第二器件1300相对基板1100纵向空间布局，能够实现封装尺寸小型化。
基板1100可以是印刷电路板、框架类基板等任何具有支撑作用的板件，其第一表面1110和第二表面1120上均设有输入/输出端口(图未示)，第一器件1200和第一表面1110上的输入/输出端口电连接，第二器件1300和第二表面1120上的输入/输出端口电连接。
在本实施方式中，第一器件1200为裸芯片，即未经过封装的芯片，第一器件1200包括功能面1210以及非功能面1220，功能面1210上设有输入/输出端口，非功能面1220上不设有输入/输出端口。在一应用场景中，如图2所示，第一器件1200以倒装的方式设置于基板1100的第一表面1110而实现与基板1100的电连接，即，第一器件1200的功能面1210朝向基板1100，且第一器件1200通过设置在功能面1210和基板1100之间的第一导电件1600而实现与基板1100的电连接，其中，第一导电件1600可以是锡球或者铜柱，在此不做限制。在另一应用场景中，如图3所示，第一器件1200以传统键合的方式设置于基板1100的第一表面1110而实现与基板1100的电连接，即，第一器件1200的功能面1210背向基板1100，且第一器件1200通过连接功能面1210与基板1100之间的焊线1230而实现与基板1100的电连接。其中，焊线1230可以是铜线、金线等具有导电性能的连接线。
同时为了提高后续制成的封装体的散热性能，第一器件1200远离基板1100一侧还可以设有散热片1700，例如在图3应用场景中，第一器件1200的功能面1210上设有散热片1700。当然在某些应用场景中，例如图2应用场景中，也可以不设置散热片1700，在此不做限制。
其中在其他实施方式中，第一器件1200的数量可以不止一个，其中除了裸芯片外，第一器件1200还可以是经过封装过的器件，例如，第一器件1200是经过封装过的电阻、电容或电感等器件。
第二器件1300设置于基板1100的第二表面1120且与基板1100电连接，可选的，第二器件1300可以采用表面贴的方式安装于基板1100的第二表面1120。同时在本实施方式中，第二器件1300远离基板1100一侧的表面上设有引脚1310，第二塑封体1500裸露第二器件1300的引脚1310。当然在其他实施方式中，第二塑封体1500可以裸露的是第二器件1300其他表面的引脚1310，在此不做限制。
继续参阅图2，封装半成品1000的制备过程是：提供基板1100；在基板1100的第一表面1110上设置第一器件1200；用塑封料对基板1100具有第一器件1200的一侧进行塑封，而形成包裹第一器件1200的第一塑封体1400；在基板1100的第二表面1120上设置第二器件1300；用塑封料对基板1100具有第二器件1300的一侧进行塑封，而形成包裹第二器件1300的第二塑封体1500；研磨第二塑封体1500而裸露出第二器件1300的引脚1310。
在一应用场景中，为了后续能够引出基板1100上更多的输入/输出端口，在形成第二塑封体1500之前，还包括：在基板1100的第二表面1120上形成第二导电件1800，第二导电件1800与基板1100电连接，而后研磨第二塑封体1500而同时裸露第二导电件1800的另一端以及第二器件1300的引脚1310。其中，第二导电件1800可以是铜柱或铜球等，在此不做限制。
S120：将多个封装半成品1000固定在第一支撑板2000的同一侧上，其中，第二器件1300裸露出的引脚1310朝向第一支撑板2000。
S130：放置中间层支架3000和第二支撑板4000，其中，中间层支架3000设置在支撑板2000设置有多个封装半成品1000的一侧上，中间层支架3000具有多个与封装半成品1000对应的通槽3100，封装半成品1000分别位于对应的通槽3100中，第二支撑板4000设置在封装半成品1000远离第一支撑板2000的一侧。
S140：压合第一支撑板2000、第二支撑板4000、中间层支架3000以及多个封装半成品1000而使之成为整体结构。
S150：对第一支撑板2000进行处理，以形成连接第二器件1300的引脚1310的焊盘5200，其中，焊盘5200作为封装体6000的引脚。
其中，第二支撑板4000为钢板等具有一定支撑强度的支撑板，中间层支架3000为具有一定支撑作用的框架。
结合图4，在第一应用场景中，第一支撑板2000为钢板等具有一定支撑强度的支撑板，第一支撑板2000的一侧覆盖有重布线层5000，步骤S120具体包括：将多个封装半成品1000固定于重布线层5000上，第二器件1300裸露出的引脚1310朝向重布线层5000，且第二器件1300裸露出的引脚1310通过锡膏5100与重布线层5000电连接，也就是说，将第二器件1300裸露出的引脚1310通过锡膏5100焊接在重布线层5000上。其中，重布线层5000可以为铜箔。在一应用场景中，也将第二导电件1800的一端通过锡膏5100焊接在重布线层5000上。
具体地，通过印刷锡膏5100、贴片以及回流焊等操作而将将多个封装半成品1000固定于重布线层5000上。
在该应用场景中，步骤S130中还包括：在中间层支架3000与封装半成品1000之间的缝隙中填充绝缘材料4100，以便于后续在压合第一支撑板2000、第二支撑板4000、中间层支架3000以及多个封装半成品1000时能够使之成为整体结构。其中绝缘材料4100可以是半固化片等具有粘性的材料，在此不做限制。
在该应用场景中，步骤S150具体包括：去除第一支撑板2000，图案重布线层5000而形成连接第二器件1300的引脚1310的焊盘5200。
其中，图案重布线层5000的具体过程为：蚀刻以及对重布线层5000进行表面处理而形成焊盘5200。
在第二应用场景中，如图5所示，第一支撑板2000也为钢板等具有一定支撑强度的支撑板，与第一应用场景不同的是，此时第一支撑板2000不覆盖有重布线层5000，此时步骤S120具体包括：将多个封装半成品1000通过绝缘胶2100(其他应用场景中也可以是绝缘膜，例如为DAF膜)固定在第一支撑板2000的同一侧上。
步骤S150具体包括：去除第一支撑板2000以及绝缘胶2100；在多个封装半成品1000暴露第二器件1300的引脚1310一侧形成重布线层5000；图案重布线层5000而形成连接第二器件1300的引脚1310的焊盘5200。
其中，形成重布线层5000的方式可以是将预先制备好的重布线层5000压合在封装半成品1000暴露引脚1310的一侧，或者，采用溅射、气相沉积等方式在封装半成品1000暴露引脚1310的一侧形成重布线层5000，在此不做限制。其中，重布线层5000的材料可以是铜、铝等导电材料，在此不做限制。
可以理解的是，分别采用上述第一应用场景和第二应用场景的制备方法制备的封装体6000结构不同，具体为：采用第一应用场景制备的封装体6000包括设置在第二塑封体1500和重布线层5000之间的锡膏5100以及围绕锡膏5100的绝缘材料4100，采用第二应用场景制备的封装体6000则不包括锡膏5100以及围绕锡膏5100的绝缘材料4100，此时第二器件1300的引脚1310直接与重布线层5000电连接。
结合图4和图5，在本实施方式中，在形成焊盘5200后，还包括：去除第二支撑板4000；研磨多个封装半成品1000的第一塑封体1400而暴露第一器件1200的非功能面1220；切割中间层支架3000以及图案后的重布线层5000而得到多个封装体6000。
具体地，通过暴露第一器件1200的非功能面1220能够实现封装体6000的双面垂直散热：一面是通过第一器件1200的非功能面1220进行散热，另一面是通过与第二器件1300电连接的焊盘5200进行散热，散热效果更佳。
可以理解的是，在其他实施方式中，也可以不用研磨多个封装半成品1000的第一塑封体1400而暴露第一器件1200的非功能面1220，即此时，第一器件1200的各个表面均被第一塑封体1400包裹。
可以理解的是，当第一器件1200远离基板1100一侧设有散热片1700时，在研磨第一塑封体1400后，最终暴露的是散热片1700远离第一器件1200一侧表面。
从上述内容可以看出，在本实施方式中，先封装多个封装半成品1000，而后再将多个封装半成品1000通过第一支撑板2000、中间层支架3000以及第二支撑板4000压合固定在一起后加工形成焊盘5200，即先对单个单元进行塑封，然后将多个封装后的单元固定在一起后再进行加工，从而相比现有技术将所有器件固定在基板上后整体塑封形成整体结构再加工焊盘的方式，本实施方式由于是对单个单元进行塑封，在塑封过程中基板1100受到的应力较小，从而形成的封装半成品1000发生形变翘曲的程度较小，后续再形成焊盘5200的过程中对位更加准确，保证形成的封装体6000通流能力更好。
同时在本实施方式中，通过重新形成焊盘5200而作为封装体6000的引脚，相比直接将第二器件1300的引脚1310作为封装体6000的引脚，本实施方式可以扩大封装体6000引脚的面积，从而当封装体6000通过引脚焊接于其他元件上时，可以增大封装体6000与其他元件的结合力，提高焊接可靠性。
同时在本实施方式中，在形成焊盘5200之前，压合第一支撑板2000、第二支撑板4000、中间层支架3000以及多个封装半成品1000而使之成为整体结构，可以保证后续形成的焊盘5200与第二器件1300的结合力，也能保证后续焊接封装体6000的可靠性。
其中，在其他实施方式中，在步骤S150中也可以是直接对第一支撑板2000进行蚀刻、表面处理而得到连接第二器件1300的引脚1310的焊盘5200，此时第一支撑板2000的材料为导电材料，例如铜等，且在步骤S120中需要将第二器件1300裸露出的引脚1310与第一支撑板2000电连接。
其中，在其他实施方式中，在步骤S150之后还可以不对中间层支架3000等元件进行切割，也就是说，最后形成的封装体6000中包括多个封装体半成品1000。
参阅图6，图6是本申请封装体一实施方式的结构示意图。该封装体7000包括：基板7100、第一器件7200、第二器件7300、第一塑封体7400、第二塑封体7500以及重布线层7600。
基板7100包括相对设置的第一表面7110以及第二表面7120；第一器件7200设置于基板7100的第一表面7110；第二器件7300设置于基板7100的第二表面7120；第一塑封体7400用于将第一器件7200包裹在基板7100的第一表面7110；第二塑封体7500用于将第二器件7300包裹在基板7100的第二表面7120，其中，第二塑封体7500裸露出第二器件7300的引脚7310；重布线层7600设置于第二塑封体7500裸露出引脚7310一侧，重布线层7600包括连接引脚7310的焊盘7610，焊盘7610作为封装体7000的引脚7310。
在一应用场景中，继续参阅图6，封装体7000还包括：焊接层7700。
焊接层7700设置于第二塑封体7500与重布线层7600之间，焊接层7700包括锡膏7710以及围绕锡膏7710的绝缘材料7720，锡膏7710电连接第二器件7300的引脚7310与重布线层7600的焊盘7610。
在其他实施方式中，如图7所示，封装体7000也可以不包括焊接层7700，此时第二器件7300的引脚7310直接与重布线层7600的焊盘7610连接。
继续参阅图6和图7，在一应用场景中，第二塑封体7500远离基板7100一侧裸露第二器件7300的引脚7310。当然在其他应用场景中，第二塑封体7500也可以是裸露第二器件7300其他表面的引脚7310，在此不做限制。
继续参阅图6和图7，封装体7000还包括：第一导电件7800。
第一导电件7800的一端设置于基板7100的第二表面7120而实现第一导电件7800与基板7100的电连接，第一导电件7800的另一端连通至第二塑封体7500的外部。
第一器件7200为裸芯片，第一器件7200包括相对设置的功能面7210以及非功能面7220，在一应用场景中，如图6所示，第一器件7200的功能面7210朝向基板7100，第一器件7200通过设置在功能面7210和基板7100之间的第二导电件7900而实现与基板7100的电连接，其中，第一塑封体7400暴露第一器件7200的非功能面7220，其中，第二导电件7900为锡球或铜柱；在另一应用场景中，如图7所示，第一器件7200的功能面7210背离基板7100，第一器件7200通过连接功能面7210和基板7100的焊线7240而实现与基板7100的电连接，同时在该应用场景中，封装体7000还包括散热片7230，散热片7230设置于第一器件7200的功能面7210上，第一塑封体7400暴露散热片7230远离第一器件7200一侧的表面。
其中，在一应用场景中，第一器件7200的数量为多个，除了裸芯片外，多个第一器件7200还包括经过封装过的器件，例如经过封装过的电阻、电容或电感等器件。
其中，本实施方式中的封装体采用上述实施方式中的封装体的制备方法制备，详细的制备方法可参见上述实施方式，在此不再赘述。
总而言之，本申请封装体的制备方法先封装多个封装半成品，而后再将多个封装半成品通过第一支撑板、中间层支架以及第二支撑板压合固定在一起后加工形成焊盘，即先对单个单元进行塑封，然后将多个封装后的单元固定在一起后再进行加工，从而相比现有技术中，将所有器件固定在基板上后塑封形成整体结构而加工的方式，本实施方式由于是对单个单元进行塑封，在塑封过程中基板受到的应力较小，从而形成的封装半成品发生形变翘曲的程度较小，后续再形成焊盘的过程中对位更加准确，另外本申请制备的封装体中将第一器件以及第二器件相对基板纵向空间布局，能够实现封装尺寸小型化。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (13)

1.一种封装体的制备方法，其特征在于，包括：
制备封装半成品，其中，所述封装半成品包括基板、第一器件、第二器件、第一塑封体和第二塑封体，所述基板包括相对的第一表面和第二表面，所述第一器件和所述第二器件分别设置在所述基板的第一表面和第二表面上，所述第一塑封体和所述第二塑封体分别将所述第一器件和所述第二器件包裹在所述基板的第一表面和第二表面上，且所述第二塑封体裸露出所述第二器件的引脚；
将多个所述封装半成品固定在第一支撑板的同一侧上，其中，所述第二器件裸露出的所述引脚朝向所述第一支撑板；
放置中间层支架和第二支撑板，其中，所述中间层支架设置在所述支撑板设置有多个所述封装半成品的一侧上，所述中间层支架具有多个与所述封装半成品对应的通槽，所述封装半成品分别位于对应的所述通槽中，所述第二支撑板设置在所述封装半成品远离所述第一支撑板的一侧；
压合所述第一支撑板、所述第二支撑板、所述中间层支架以及多个所述封装半成品而使之成为整体结构；
对所述第一支撑板进行处理，以形成连接所述第二器件的所述引脚的焊盘，其中，所述焊盘作为所述封装体的引脚。
2.根据权利要求1所述的制备方法，其特征在于，所述第一支撑板一侧覆盖有重布线层；
所述将多个所述封装半成品固定在第一支撑板的同一侧上的步骤，包括：
将多个所述封装半成品均固定于所述重布线层上，其中，所述第二器件裸露出的所述引脚朝向所述重布线层，且所述第二器件裸露出的所述引脚与所述重布线层电连接；
所述对所述第一支撑板进行处理，以形成连接所述第二器件的所述引脚的焊盘的步骤，包括：
去除所述第一支撑板；
图案所述重布线层而形成连接所述第二器件的所述引脚的所述焊盘。
3.根据权利要求1所述的制备方法，其特征在于，
所述将多个所述封装半成品固定在第一支撑板的同一侧上的步骤，包括：
将多个所述封装半成品通过绝缘膜或绝缘胶固定在所述第一支撑板的同一侧上；
所述对所述第一支撑板进行处理，以形成连接所述第二器件的所述引脚的焊盘的步骤，包括：
去除所述第一支撑板以及所述绝缘膜或所述绝缘胶；
在多个所述封装半成品暴露所述第二器件的所述引脚一侧形成重布线层；
图案所述重布线层而形成连接所述第二器件的所述引脚的所述焊盘。
4.根据权利要求3所述的制备方法，其特征在于，所述在多个所述封装半成品暴露所述第二器件的所述引脚一侧形成重布线层的步骤，包括：
采用溅射或气相沉积工艺在多个所述封装半成品暴露所述第二器件的所述引脚一侧形成所述重布线层，或，将预先制备的所述重布线层压合在多个所述封装半成品暴露所述第二器件的所述引脚一侧。
5.根据权利要求2或3所述的制备方法，其特征在于，所述方法还包括：
去除所述第二支撑板；
切割所述中间层支架以及图案后的所述重布线层而得到多个所述封装体。
6.根据权利要求1所述的制备方法，其特征在于，所述第二塑封体远离所述基板一侧裸露出所述第二器件的所述引脚，以及，所述第一器件为裸芯片，所述第一器件包括相对设置的功能面以及非功能面，所述第一器件的所述功能面朝向所述基板，所述第一器件通过设置在所述功能面和所述基板之间的第一导电件而实现与所述基板的电连接；
所述方法还包括：
去除所述第二支撑板；
研磨多个所述封装半成品的所述第一塑封体而暴露所述第一器件的所述非功能面。
7.根据权利要求1所述的制备方法，其特征在于，所述制备封装半成品的步骤，包括：
提供所述基板；
在所述基板的所述第一表面上设置所述第一器件；
用塑封料对所述基板具有所述第一器件的一侧进行塑封，而形成包裹所述第一器件的第一塑封体；
在所述基板的所述第二表面上设置所述第二器件；
用塑封料对所述基板具有所述第二器件的一侧进行塑封，而形成包裹所述第二器件的第二塑封体；
研磨所述第二塑封体而裸露出所述第二器件的所述引脚。
8.根据权利要求7所述的制备方法，其特征在于，所述第二塑封体远离所述基板一侧裸露出所述第二器件的所述引脚，
在所述用塑封料对所述基板具有所述第二器件的一侧进行塑封，而形成包裹所述第二器件的第二塑封体之前，还包括：
在所述基板的所述第二表面上形成与所述基板电连接的第二导电件；
所述研磨所述第二塑封体而裸露出所述第二器件的所述引脚的步骤，包括：
研磨所述第二塑封体而裸露出所述第二器件的所述引脚以及所述第二导电件。
9.根据权利要求1所述的制备方法，其特征在于，所述放置中间层支架和第二支撑板的步骤，包括：
放置所述中间层支架，并在所述中间层支架与所述封装半成品之间填充绝缘材料；
放置所述第二支撑板。
10.根据权利要求1所述的制备方法，其特征在于，所述第二塑封体远离所述基板一侧裸露出所述第二器件的所述引脚，以及，所述封装半成品还包括散热片，设置于所述第一器件远离所述基板一侧；
所述方法还包括：
去除所述第二支撑板；
研磨多个所述封装半成品的所述第一塑封体而暴露散热片。
11.一种封装体，其特征在于，包括：
基板，包括相对设置的第一表面以及第二表面；
第一器件，设置于所述基板的第一表面；
第二器件，设置于所述基板的第二表面；
第一塑封体，用于将所述第一器件包裹在所述基板的第一表面；
第二塑封体，用于将所述第二器件包裹在所述基板的第二表面，其中，所述第二塑封体裸露出所述第二器件的引脚；
重布线层，设置于所述第二塑封体裸露出所述引脚一侧，所述重布线层包括连接所述引脚的焊盘，所述焊盘作为所述封装体的引脚；
其中，所述封装体还包括：焊接层，设置于所述第二塑封体与所述重布线层之间，所述焊接层包括锡膏以及围绕所述锡膏的绝缘材料，所述锡膏电连接所述第二器件的所述引脚与所述重布线层的所述焊盘；
所述第二塑封体远离所述基板一侧裸露所述第二器件的所述引脚，其中，所述封装体还包括：第一导电件，所述第一导电件的一端设置于所述基板的第二表面而实现所述第一导电件与所述基板的电连接，所述第一导电件的另一端连通至所述第二塑封体的外部。
12.根据权利要求11所述的封装体，其特征在于，所述第一器件为裸芯片，所述第一器件包括相对设置的功能面以及非功能面，所述第一器件的所述功能面朝向所述基板，所述第一器件通过设置在所述功能面和所述基板之间的第二导电件而实现与所述基板的电连接，其中，所述第一塑封体暴露所述第一器件的所述非功能面。
13.根据权利要求11所述的封装体，其特征在于，所述第一器件为裸芯片，所述第一器件包括相对设置的功能面以及非功能面，所述第一器件的所述功能面背离所述基板，所述第一器件通过连接所述功能面和所述基板的焊线而实现与所述基板的电连接，同时所述封装体还包括：
散热片，设置于所述第一器件的所述功能面上，所述第一塑封体暴露所述散热片远离所述第一器件一侧的表面。
CN201911201211.0A 2019-08-30 2019-11-29 封装体及其制备方法 Active CN112447534B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201910818512 2019-08-30
CN2019108185121 2019-08-30

Publications (2)

Publication Number Publication Date
CN112447534A CN112447534A (zh) 2021-03-05
CN112447534B true CN112447534B (zh) 2023-12-15

Family

ID=71776129

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201911201211.0A Active CN112447534B (zh) 2019-08-30 2019-11-29 封装体及其制备方法
CN201922119174.0U Active CN211150513U (zh) 2019-08-30 2019-11-29 封装体

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201922119174.0U Active CN211150513U (zh) 2019-08-30 2019-11-29 封装体

Country Status (2)

Country Link
CN (2) CN112447534B (zh)
WO (1) WO2021037233A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447534B (zh) * 2019-08-30 2023-12-15 天芯互联科技有限公司 封装体及其制备方法
WO2021120837A1 (zh) * 2019-12-17 2021-06-24 天芯互联科技有限公司 封装结构的制作方法及封装结构
CN111977609A (zh) * 2020-08-28 2020-11-24 青岛歌尔智能传感器有限公司 传感器封装结构及传感器封装工艺
CN114698235A (zh) * 2020-12-31 2022-07-01 广州金升阳科技有限公司 一种双面塑封电源产品及其连接方法
CN114050111A (zh) * 2021-11-16 2022-02-15 江苏芯德半导体科技有限公司 一种扇出型封装方法及扇出型封装结构
CN115863304A (zh) * 2023-02-07 2023-03-28 北京唯捷创芯精测科技有限责任公司 双面塑封的封装结构、封装方法、电路结构及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103632988A (zh) * 2012-08-28 2014-03-12 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
CN104701272A (zh) * 2015-03-23 2015-06-10 矽力杰半导体技术(杭州)有限公司 一种芯片封装组件及其制造方法
CN108109973A (zh) * 2016-11-25 2018-06-01 同欣电子工业股份有限公司 芯片封装结构及其制造方法
CN108807325A (zh) * 2017-05-04 2018-11-13 无锡天芯互联科技有限公司 一种新型的芯片封装结构及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011204765A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US8810012B2 (en) * 2011-11-15 2014-08-19 Xintec Inc. Chip package, method for forming the same, and package wafer
US10141276B2 (en) * 2016-09-09 2018-11-27 Powertech Technology Inc. Semiconductor package structure and manufacturing method thereof
CN107564825B (zh) * 2017-08-29 2018-09-21 睿力集成电路有限公司 一种芯片双面封装结构及其制造方法
CN107644867A (zh) * 2017-09-07 2018-01-30 维沃移动通信有限公司 一种PoP封装件及其制作方法
CN107749411B (zh) * 2017-09-25 2019-11-01 江苏长电科技股份有限公司 双面SiP的三维封装结构
CN112447534B (zh) * 2019-08-30 2023-12-15 天芯互联科技有限公司 封装体及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103632988A (zh) * 2012-08-28 2014-03-12 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
CN104701272A (zh) * 2015-03-23 2015-06-10 矽力杰半导体技术(杭州)有限公司 一种芯片封装组件及其制造方法
CN108109973A (zh) * 2016-11-25 2018-06-01 同欣电子工业股份有限公司 芯片封装结构及其制造方法
CN108807325A (zh) * 2017-05-04 2018-11-13 无锡天芯互联科技有限公司 一种新型的芯片封装结构及其制作方法

Also Published As

Publication number Publication date
WO2021037233A1 (zh) 2021-03-04
CN211150513U (zh) 2020-07-31
CN112447534A (zh) 2021-03-05

Similar Documents

Publication Publication Date Title
CN112447534B (zh) 封装体及其制备方法
US10170458B2 (en) Manufacturing method of package-on-package structure
US8188585B2 (en) Electronic device and method for producing a device
US8168475B2 (en) Semiconductor package formed within an encapsulation
US20130069218A1 (en) High density package interconnect with copper heat spreader and method of making the same
EP2513968B1 (en) Panel based lead frame packaging method and device
US20140367850A1 (en) Stacked package and method of fabricating the same
EP3147942B1 (en) Semiconductor package, semiconductor device using the same and manufacturing method thereof
US20090243079A1 (en) Semiconductor device package
US12040304B2 (en) Semiconductor package and method of fabricating the same
TW202220151A (zh) 電子封裝件及其製法
TWI416700B (zh) 晶片堆疊封裝結構及其製造方法
US6858932B2 (en) Packaged semiconductor device and method of formation
KR101685068B1 (ko) 시스템 인 패키지 및 이의 제조방법
KR101474189B1 (ko) 집적회로 패키지
US20080185737A1 (en) Integrated circuit system with pre-configured bond wire ball
KR101078722B1 (ko) 스택 패키지 및 그의 제조방법
CN108242434B (zh) 基板结构及其制造方法
US8558380B2 (en) Stack package and method for manufacturing the same
KR101432486B1 (ko) 집적회로 패키지 제조방법
CN219457613U (zh) 封装结构
KR100437821B1 (ko) 반도체 패키지 및 그 제조방법
KR20040059741A (ko) 반도체용 멀티 칩 모듈의 패키징 방법
CN215266271U (zh) 基于铜箔载板的正反面芯片集成封装结构
JP2004087895A (ja) パッケージ部品およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant