KR20160000869A - 반도체 소자 및 그 제조 방법 - Google Patents

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차오웬 시
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Abstract

반도체 소자는 상부에 패드와 정렬 특징부가 배치된 기판과, 상기 기판과 상기 패드의 외주 위에 배치된 패시베이션과, 상기 패드를 전도성 범프와 전기적으로 연결하기 위해 상기 패드 상에 배치된 비아부와 상기 전도성 범프를 수용하는 연장부를 포함하는 사후 패시베이션 배선(PPI)과, 상기 PPI를 피복하는 중합체와, 상기 중합체 위와 상기 전도성 범프 둘레에 배치된 성형 재료를 포함하고, 상기 성형 재료는 상기 정렬 특징부와 수직으로 정렬되고 상기 반도체 소자의 엣지에 인접한 제1 부분과 상기 반도체 소자의 상기 엣지에서 멀리 있는 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 실질적으로 작아서 상기 정렬 특징부는 미리 정해진 방사광 하에서 상기 성형 재료를 통해 관찰 가능한 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자를 사용하는 전자 장비는 다양한 현대적인 용례에 필수적이다. 전가 기술의 발전에 따라 반도체 소자는 더 큰 기능성과 더 많은 집적 회로를 가지면서도 점차적으로 크기가 작아지고 있다. 반도체 소자의 소형화된 규모에 기인하여, 웨이퍼 레벨 패키징(wafer level packaging: WLP)이 그 낮은 비용과 비교적 단순한 제조 조작 때문에 널리 사용된다. WLP 조작 중에는 다수의 반도체 부품이 반도체 소자 상에 조립된다. 또한, 이러한 작은 반도체 소자 내에서 다수의 제조 조작이 구현된다.
그러나, 반도체 소자의 제조 조작은 이러한 소형의 얇은 반도체 소자에 대한 다수의 단계와 조작을 포함한다. 반도체 소자를 소형화된 규모로 제조하는 것은 더 복잡화된다. 반도체 소자의 제조의 복잡성의 증가는 부정확한 부품 배치, 전기적 상호 연결의 불량, 균열의 생성, 부품의 박리, 또는 반도체 소자의 높은 수율 손실과 같은 결함을 야기할 수 있다. 반도체 소자는 원치 않는 구성으로 생산되는데, 이는 재료 낭비를 더 악화시켜서 제조 원가를 증가시킬 수 있다. 이로써, 반도체 소자의 구조를 변형시켜 제조 조작을 개선하기 위한 많은 도전이 존재한다.
다양한 재료를 갖는 보다 다양한 부품이 포함되기 때문에, 반도체 소자의 제조 단계의 복잡성이 증대된다. 반도체 소자의 구조를 변형하고 제조 단계를 향상시키기 위한 많은 요구가 있다. 따라서, 반도체 소자의 제조 향상과 상기 결함의 해결을 위한 요구가 계속적으로 존재한다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것임을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 발명의 일부 실시예에 따른 반도체 소자의 개략도이다.
도 1a는 본 발명의 일부 실시예에 따른 반도체 소자의 엣지를 따른 성형 재료의 제1 부분을 포함하는 도 1의 반도체 소자의 상면도이다.
도 1b는 본 발명의 일부 실시예에 따른 반도체 소자의 코너부의 성형 재료의 제1 부분을 포함하는 도 1의 반도체 소자의 상면도이다.
도 2는 본 발명의 일부 실시예에 따라 다른 기판과 접합되는 도 1의 반도체 소자의 단면도이다.
도 3은 본 발명의 일부 실시예에 따른 반도체 소자의 개략도이다.
도 3a는 본 발명의 일부 실시예에 따른 반도체 소자의 엣지를 따른 성형 재료의 제1 부분을 포함하는 도 3의 반도체 소자의 상면도이다.
도 3b는 본 발명의 일부 실시예에 따른 반도체 소자의 코너부의 성형 재료의 제1 부분을 포함하는 도 3의 반도체 소자의 상면도이다.
도 4는 본 발명의 일부 실시예에 따라 다른 기판과 접합되는 도 3의 반도체 소자의 단면도이다.
도 5는 본 발명의 일부 실시예에 따라 소정의 정렬로 배열된 반도체 소자의 상면도이다.
도 5a는 본 발명의 일부 실시예에 따른 도 5의 인접한 반도체 소자들의 AA'를 따른 단면도이다.
도 5b는 본 발명의 일부 실시예에 따라 기판의 일부에 성형 재료가 배치된 인접하는 반도체 소자들의 개략도이다.
도 6은 본 발명의 일부 실시예에 따른 반도체 소자의 제조 방법의 흐름도이다.
도 6a는 본 발명의 일부 실시예에 따른 기판의 개략도이다.
도 6b는 본 발명의 일부 실시예에 따라 기판 위에 배치된 패드 및 정렬 특징부의 개략도이다.
도 6c는 본 발명의 일부 실시예에 따라 패드를 둘러싸는 패시베이션(passivation)의 개략도이다.
도 6d는 본 발명의 일부 실시예에 따라 패시베이션 위에 배치된 사후 패시베이션 배선(post passivation interconnect: PPI)의 개략도이다.
도 6e는 본 발명의 일부 실시예에 따라 사후 패시베이션 배선(PPI) 위에 배치된 중합체의 개략도이다.
도 6f는 본 발명의 일부 실시예에 따라 사후 패시베이션 배선(PPI)의 연장부 위에 배치된 전도성 범프의 개략도이다.
도 6g는 본 발명의 일부 실시예에 따라 중합체를 피복하고 전도성 범프를 둘러싸는 성형 재료의 개략도이다.
도 6h는 본 발명의 일부 실시예에 따라 감소된 높이의 성형 재료의 개략도이다.
도 7은 본 발명의 일부 실시예에 따라 반도체 소자를 제조하는 방법의 흐름도이다.
도 8a는 본 발명의 일부 실시예에 따라 여러 개의 소자 영역으로 형성된 반도체 웨이퍼의 상면도이다.
도 8b는 본 발명의 일부 실시예에 따라 성형 재료에 의해 실질적으로 피복된 반도체 웨이퍼의 상면도이다.
도 8c는 본 발명의 일부 실시예에 따른 도 8b의 반도체 웨이퍼의 AA'를 따른 단면도이다.
도 8d는 본 발명의 일부 실시예에 따라 여러 개의 스크라이브 라인 영역을 따라 절단된 반도체 웨이퍼의 상면도이다.
도 8e는 본 발명의 일부 실시예에 따라 도 8d의 인접한 반도체 소자의 AA'를 따른 단면도이다.
도 8f는 본 발명의 일부 실시예에 따라 감소된 높이의 성형 재료를 갖는 여러 개의 반도체 소자의 상면도이다.
도 8g는 본 발명의 일부 실시예에 따라 도 8f의 인접한 반도체 소자의 AA'를 따른 단면도이다.
도 8h는 본 발명의 일부 실시예에 따라 성형 재료의 제1 부분 및 제2 부분을 갖는 도 8f의 반도체 소자의 상면도이다.
도 8i는 본 발명의 일부 실시예에 따른 도 8h의 반도체 소자의 단면도이다.
도 8j는 본 발명의 일부 실시예에 따라 다른 기판과 접합되는 도 8i의 반도체 소자의 단면도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위해 다수의 상이한 실시예 또는 실례를 제공한다. 본 발명을 단순화하기 위해 구성 부품 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하기 위해 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치가 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
반도체 웨이퍼로부터 다이들이 제조된다. 반도체 웨이퍼는 다수의 다이 영역을 포함한다. 전도성 트레이스, 중합체, 전도성 범프 등의 다양한 종류의 부품은 제조 중에 다이 영역의 전방 측면 위에 배치된다. 전체 반도체 웨이퍼 위에는 성형 재료가 배치되어 반도체 웨이퍼의 상부면을 피복함으로써 각각의 다이 영역의 전방 측면과 상기 부품들을 보호한다. 다이 영역은 여러 개의 스크라이브 라인 영역에 의해 분리되는데, 해당 스크라이브 라인 영역은 절단 작업을 용이하게 하기 위해 반도체 웨이퍼의 상부면에 형성된다. 또한, 절단 작업 중에 반도체 웨이퍼의 정렬을 보조하기 위해 각각의 다이 영역 위에 또는 각각의 다이 영역 내에 특징부 또는 마크가 배치된다.
그러나, 전체 반도체 웨이퍼 위에 배치된 성형 재료는 불투명해서 광이 투과될 수 없다. 이로써, 반도체 웨이퍼의 상부면 상에 형성된 스크라이브 라인 영역과 상기 특징부는 성형 재료를 통해 볼 수 없다. 다이 절단 작업시 스크라이브 라인 영역 또는 정렬 및 교정을 위한 특징부를 조금도 참고하지 않고 웨이퍼로부터 다이를 절단하는 것은 바람직하지 않다. 다이는 반도체 웨이퍼로부터 정확하게 절단 분리되지 않을 수 있으므로 각각의 다이의 신뢰성이 감소될 것이다. 그러므로, 반도체 웨이퍼 위에 불투명한 성형 재료를 배치한 후에는 정확하고 정밀한 다이 절단 작업이 수행되지 않을 수 있다.
본 발명에서, 구조적으로 개선된 반도체 소자가 개시된다. 반도체 소자는 정렬 특징부 위로 감소된 높이를 갖는 불투명 성형물을 포함한다. 정렬 특징부 위에 배치된 불투명 성형물은 일부가 제거되어 불투명 성형물이 얇게 됨으로써 미리 정해진 방사광 하에서 반도체 소자의 전방 측면의 상부로부터 정렬 특징부를 볼 수 있다. 관찰 가능한 정렬 특징부를 참조로 반도체 소자는 비록 불투명 성형물의 배치 후에 수행되더라도 반도체 웨이퍼로부터 정확하게 개편화(singulation)될 수 있다. 또한, 반도체 소자의 엣지에 인접하게 감소된 높이의 불투명 성형물이 배치된다. 다시 말해, 엣지에 인접하게 배치된 불투명 성형물의 부피가 더 작다. 결국, 엣지에 인접하게 배치된 불투명 성형물로부터의 응력이 감소됨으로써 반도체 소자의 신뢰성 또는 성능이 향상된다.
도 1은 본 발명의 다양한 실시예에 따른 반도체 소자(100)이다. 도 1은 반도체 소자(100)의 단면도를 보여준다. 일부 실시예에서, 반도체 소자(100)는 반도체 다이이다. 일부 실시예에서, 반도체 소자(100)는 기판(101), 패드(102), 정렬 특징부(101a), 패시베이션(passivation)(103), 사후 패시베이션 배선(PPI)(104), 중합체(105), 성형 재료(106) 및 전도성 범프(107)를 포함한다.
일부 실시예에서, 기판(101)은 실리콘과 같은 반도체 재료를 포함하는 부재이고, 포토리소그래피 조작, 식각 등과 같은 다양한 방법에 의해 제조된 기판 위에 미리 정해진 기능 회로와 함께 제조된다. 일부 실시예에서, 트랜지스터와 같은 능동 소자(도시 생략)가 기판(101)의 표면에 형성된다. 금속 라인을 포함하는 일부 배선 구조체(도시 생략)가 기판(101) 위에 형성된다.
일부 실시예에서, 기판(101)은 정렬 특징부(101a)를 포함한다. 일부 실시예에서, 정렬 특징부(101a)는 기판(101) 내에 또는 위에 그리고 기판(101)의 엣지(101b)에 인접하게 배치된다. 정렬 특징부(101a)는 다양한 구성과 형태로 존재할 수 있다. 일부 실시예에서, 정렬 특징부(101a)는 반도체 웨이퍼로부터 반도체 소자(100)를 개편화할 때 반도체 웨이퍼의 정렬 또는 교정을 보조하기 위해 기판(101) 상부 또는 내부에 배치된 정렬 마크이다. 일부 실시예에서, 반도체 소자(100)의 상부로부터의 단면은 직사각형, 삼각형, 사변형 또는 다각형 형태로 존재한다.
일부 실시예에서, 정렬 특징부(101a)는 반도체 웨이퍼로부터 반도체 소자(100)를 개편화할 때 반도체 웨이퍼의 정렬을 보조하도록 구성된 밀봉 링 구조체이다. 일부 실시예에서, 밀봉 링 구조체는 원치 않는 수분과 가동성의 이온 오염물이 기판(101) 내로 침투되는 것을 방지한다. 일부 실시예에서, 밀봉 링 구조체는 기판(101) 내에 전체적으로 또는 부분적으로 매립된다.
도 1a는 밀봉 링 구조체로 구성된 정렬 특징부(101a)를 보여주는 도 1의 반도체 소자(100)의 상면도이다. 일부 실시예에서, 밀봉 링 구조체는 패시베이션(103), 중합체(105) 및 성형 재료(106)로 피복됨으로써 밀봉 링 구조체는 통상적인 광(파선으로 나타냄) 아래에서는 반도체 소자(100)의 상부로부터 볼 수 없다. 일부 실시예에서, 밀봉 링 구조체는 기판(101)의 엣지(101b)를 따라 연장된다. 일부 실시예에서, 반도체 소자(100)의 상부로부터의 밀봉 링 구조체의 단면은 직사각형, 삼각형, 사변형 또는 다각형 형태로 존재한다. 밀봉 링 구조체는 연속적인 라인 형태로 연장된다. 일부 실시예에서, 밀봉 링 구조체는 금속 또는 금속 합금 중 적어도 하나를 포함한다.
다시 도 1을 참조하면, 기판(101)은 기판(101) 상에 배치된 패드(102)를 포함한다. 일부 실시예에서, 패드(102)는 기판의 능동 소자 또는 배선 구조체와 전기적으로 연결된다. 일부 실시예에서, 패드(102)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 다른 전도성 재료, 또는 이들의 합금 또는 다중층으로 제조된다.
일부 실시예에서, 기판(101)과 패드의 외주(102a) 위에 패시베이션(103)이 배치된다. 일부 실시예에서, 패시베이션(103)은 패드(102)가 배선 구조체와 전기적으로 이어지도록 패드(102)의 일부를 노출시키는 개구(103a)를 포함한다. 일부 실시예에서, 패시베이션(103)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 폴리이미드(PI), 벤조시클로부텐(BCB), 폴리벤족사졸(PBO), 또는 다른 절연 재료와 같은 유전 재료를 포함한다.
일부 실시예에서, 패시베이션(103)과 해당 패시베이션(103)으로부터 노출된 패드(102)의 일부 위에 사후 패시베이션 배선(PPI)(104)이 배치된다. 일부 실시예에서, PPI(104)는 패드(102)와 전기적으로 연결된다. 일부 실시예에서, PPI(104)는 구리, 알루미늄, 또는 다른 전도성 재료를 포함한다. 일부 실시예에서, PPI(104)는 패드(102)와 해당 전도성 라인의 일부에 안착된 전도성 범프(107)를 전기적으로 연결하는 전도성 라인이다.
일부 실시예에서, PPI(104)는 패드(102)와 전도성 범프(107)를 전기적으로 연결하기 위해 패드(102) 위에 배치된 비아부(104a)와 전도성 범프(107)를 수용하는 연장부(104b)를 포함한다. 일부 실시예에서, 비아부(104a)는 개구부(103a) 내에 배치되고 패시베이션(103)으로부터 노출된 패드(102)의 일부와 접촉된다. 일부 실시예에서, 비아부(104a)는 개구부(103a)의 측벽에 순응하여 따른다.
일부 실시예에서, 연장부(104b)는 패시베이션(103) 위에 배치된다. 일부 실시예에서, 연장부(104b)는 패시베이션(103)의 표면(103b)에 순응하여 따른다. 일부 실시예에서, 연장부(104b)는 전도성 범프(107)가 그 위에 안착하도록 구성됨으로써 패드(102)는 PPI(104)에 의해 전도성 범프(107)와 전기적으로 연결된다. 일부 실시예에서, 언더 범프 금속층(under bump metallurgy: UBM) 패드와 같은 범프 패드가 PPI(104)의 연장부(104b) 상에 배치되고 전도성 범프(107)를 수용하도록 구성됨으로써 패드(102)는 PPI(104)와 UBM 패드에 의해 전도성 범프(107)와 전기적으로 연결된다.
일부 실시예에서, 전도성 범프(107)는 솔더 볼로서 반구형 형태로 존재한다. 일부 실시예에서, 전도성 범프(107)는 납, 주석, 구리, 금, 니켈 등의 금속 또는 납, 주석-구리, 금, 니켈 등의 조합과 같은 금속 합금을 포함한다.
일부 실시예에서, PPI(104)는 중합체(105)로 피복된다. 일부 실시예에서, 중합체(105)는 PPI(104)와 패시베이션(103) 위에 배치된다. 일부 실시예에서, 중합체(105)는 PPI(104)를 보호하도록 구성된다. 일부 실시예에서, 중합체(105)는 PPI(104)와 패시베이션(103)의 표면(103b)에 일치한다. 일부 실시예에서, 중합체(105)는 폴리이미드(PI), 벤조시클로부텐(BCB), 폴리벤족사졸(PBO) 등을 포함한다.
일부 실시예에서, 중합체(105) 위와 전도성 범프(107) 둘레로 성형 재료(106)가 배치된다. 일부 실시예에서, 성형 재료(106)는 중합체(105)의 표면과 전도성 범프(107)의 외부면의 일부(107a)를 따른다. 전도성 범프(107)는 성형 재료(106)에 의해 부분적으로 피복된다.
일부 실시예에서, 성형 재료(106)는 에폭시, 수지, 페놀 경화제, 실리카, 촉매, 염료 및 몰드 이형제를 포함하는 복합체 재료로 형성된다. 일부 실시예에서, 성형 재료(106)는 기판 장착 온도(board-mounting temperature)에서 높은 열전도성, 낮은 수분 흡수율, 높은 굽힘 강도 또는 이들의 조합을 가진다. 일부 실시예에서, 성형 재료(106)는 액체 성형 화합물(liquid molding compound: LMC)이다. 일부 실시예에서, 성형 재료(106)는 불투명하거나 검정 색상이다. 일부 실시예에서, 성형 재료(106)는 전도성 범프(107)를 둘러싸는 불투명한 성형물이다.
일부 실시예에서, 반도체 소자(100)의 엣지(100a)에 인접한 성형 재료(106)는 계단형 구성으로 존재한다. 일부 실시예에서, 성형 재료(106)는 제1 부분(106a)과 제2 부분(106b)을 포함한다. 일부 실시예에서, 제1 부분(106a)은 정렬 특징부(101a)와 직각으로 정렬된다. 일부 실시예에서, 성형 재료(106)의 제1 부분(106a)은 약 10 마이크로미터 내지 약 30 마이크로미터의 두께(Tfirst)를 가진다. 일부 실시예에서, 제1 부분(106a)은 약 20 마이크로미터 내지 약 40 마이크로미터의 길이(Lfirst)를 가진다.
일부 실시예에서, 제1 부분(106a)은 정렬 특징부(101a) 위에 배치된다. 일부 실시예에서, 제1 부분(106a)은 반도체 소자(100)의 엣지(100a)에 인접한다. 일부 실시예에서, 도 1a에 도시된 바와 같이 제1 부분(106a)은 엣지(100a)를 따라 연장되고 직사각형 또는 사변형 형태로 연장된다. 일부 실시예에서, 제1 부분(106a)의 표면적은 정렬 특징부(101a)의 표면적보다 상당히 크다.
도 1b는 제1 부분(106a)이 반도체 소자(100)의 코너(100b)에 배치된 반도체 소자(100)의 상면도이다. 일부 실시예에서, 제1 부분(106a)은 코너(100b)에 배치되고 정렬 특징부(101a)의 일부와 수직으로 정렬된다.
다시 도 1을 참조하면, 정렬 특징부(101a)와 성형 재료(106)의 제1 부분(106a)의 상부면(106c) 사이에 거리(D1)가 존재한다. 일부 실시예에서, 정렬 특징부(101a)는 제1 부분(106a)의 상부면(106c)으로부터 약 20 마이크로미터의 거리(D1)에 떨어져 배치된다. 일부 실시예에서, 정렬 특징부(101a)는 반도체 소자(100)의 엣지(100a)로부터 거리(D2)를 두고 떨어져 배치된다. 일부 실시예에서, 정렬 특징부(101a)와 엣지(100a) 간의 거리(D2)는 약 20 마이크로미터이다.
일부 실시예에서, 성형 재료(106a)의 제2 부분(106b)은 반도체 소자(100)의 엣지(100a)에서 멀리 있는 쪽에 배치된다. 일부 실시예에서, 제2 부분(106b)은 정렬 특징부(101a) 위에 배치되지 않거나 정렬 특징부(101a)와 수직으로 정렬되지 않는다. 일부 실시예에서, 성형 재료(106)의 제2 부분(106b)은 불투명하므로 적외선(IR)과 같은 미리 정해진 방사광에 의해 투과될 수 없다. 제2 부분(106b)은 제2 부분(106b)의 두께(Tsecond)가 약 40 마이크로미터보다 클 때 IR에 의해 투과될 수 없다. 일부 실시예에서, 제2 부분(106b)은 약 100 마이크로미터 내지 약 120 마이크로미터의 두께(Tsecond)를 가진다.
일부 실시예에서, 제1 부분(106a)의 두께(Tfirst)는 제2 부분(106b)의 두께(Tsecond)보다 상당히 작다. 일부 실시예에서, 제1 부분(106a)의 두께(Tfirst)는 제2 부분(106b)의 두께(Tsecond)보다 약 90 마이크로미터 미만이다. 제1 부분(106a)은 제2 부분(106b)보다 얇기 때문에, 제1 부분(106a)의 하부에 배치된 정렬 특징부(101a)는 미리 정해진 방사광 아래에서 성형 재료(106)를 통해 볼 수 있다.
일부 실시예에서, 정렬 특징부(101a)는 반도체 소자(100)의 상부로부터 제1 부분(106a)을 통해 IR 하에서 관찰될 수 있다. IR 하에서 정렬 특징부(101a)는 반도체 웨이퍼로부터 반도체 소자(100)를 개편화하는 중에 정렬 조작을 보조할 수 있으므로, 정렬 조작은 정확하게 수행될 수 있고 반도체 소자(100)는 반도체 웨이퍼로부터 정확하게 개편화될 수 있다.
도 2는 다른 반도체 소자(200)와 접합되는 반도체 소자(200)의 실시예이다. 일부 실시예에서, 반도체 소자(100)는 반도체 소자(100)의 전도성 범프(107)를 반도체 소자(200)의 접합 패드(200a)에 접합하는 것에 의해 다른 반도체 소자(200)와 전기적으로 연결된다. 그러므로, 기판(101), 패드(102), PPI(104)는 전도성 범프(107)와 접합 패드(200a)에 의해 반도체 소자(200)의 회로와 전기적으로 연결된다.
도 3은 본 발명의 다양한 실시예에 따른 반도체 소자(300)의 실시예이다. 도 3은 반도체 소자(300)의 단면도이다. 일부 실시예에서, 반도체 소자(300)는 기판(101), 패드(102), 정렬 특징부(101a), 패시베이션(103), 사후 패시베이션 배선(PPI)(104), 중합체(105), 성형물(106) 및 전도성 범프(107)를 포함하는데, 이들은 도 1에서와 유사한 구성을 가진다.
일부 실시예에서, 성형물(106)은 도 3의 반도체 소자(300)의 상면도인 도 3a에 도시된 바와 같이 반도체 소자(300)의 엣지(100a)를 따라 감소된 높이(Tfirst)를 가진다. 일부 실시예에서, 감소된 높이(Tfirst)의 성형물(106)은 정렬 특징부(101a) 위에 배치되거나 정렬 특징부(101a)와 수직으로 정렬된다. 일부 실시예에서, 감소된 높이(Tfirst)의 성형물(106)은 약 20 마이크로미터이다.
도 3a에 나타낸 바와 같은 일부 실시예에서, 감소된 높이(Tfirst)의 성형물(106)은 도 1a에서와 유사한 방식으로 일관된 폭(Lfirst)으로 엣지(100a)을 따라 연장된다. 도 3b에 나타낸 바와 같은 일부 실시예에서, 감소된 높이(Tfirst)의 성형물(106)은 도 1b에서와 유사한 방식으로 반도체 소자(300)의 코너(100b)에 배치된다. 각 코너(100b)에서 정렬 특징부(101a)의 일부 위에 있는 성형물(106)은 감소된 높이(Tfirst)로 존재한다. 정렬 특징부(101a) 또는 정렬 특징부(101a)의 일부의 위의 성형물(106)은 성형물(106)의 나머지의 높이(Tsecond)보다 얇은 감소된 높이(Tfirst)로 존재하므로, 정렬 특징부(101a)는 IR과 같은 미리 정해진 방사광 하에서 성형물(106)을 통해 관찰될 수 있다.
도 4는 다른 반도체 소자(400)와 접합된 반도체 소자(300)의 실시예이다. 일부 실시예에서, 반도체 소자(300)는 도 2에서와 유사한 방식으로 반도체 소자(300)의 전도성 범프(107)를 반도체 소자(400)의 대응하는 접합 패드(400a)에 접합시키는 것에 의해 다른 반도체 소자(400)와 전기적으로 연결된다.
도 5는 규칙적인 정렬로 배열된 여러 개의 반도체 소자(300)를 포함하는 실시예의 상면도이다. 일부 실시예에서, 반도체 소자들은 서로 수평 및 수직으로 배열 및 정렬된다. 도 5a는 도 5의 인접한 반도체 소자들(300)의 AA'를 따른 단면도이다. 일부 실시예에서, 반도체 소자(300)들은 L2의 길이로 서로 분리된다. 일부 실시예에서, 길이(L2)는 인접하는 반도체 소자(300)들의 엣지(100a) 간 거리이다. 일부 실시예에서, 길이(L2)는 약 25 마이크로미터 내지 약 35 마이크로미터이다.
일부 실시예에서, 반도체 소자(300) 각각은 제1 부분(106a)과 제2 부분(106b)을 포함한다. 일부 실시예에서, 제1 부분(106a)과 제2 부분(106b)은 서로 인접하게 배치되며, 제1 부분(106a)의 두께(Tfirst)는 제2 부분(106b)의 두께(Tsecond)와 다르고 이보다 작다. 따라서, 성형물(106)은 반도체 소자(300)의 엣지(100a)에 인접하게 계단형 구성으로 되어 있다.
일부 실시예에서, 반도체 소자(300)들의 제2 부분(106b)들은 서로 대향하며 L1의 거리로 서로 거리를 두고 있다. 일부 실시예에서, 거리(L1)는 반도체 소자(300)들의 제2 부분(106b)들의 측벽 간 수평 거리이다. 일부 실시예에서, 거리(L1)는 약 100 마이크로미터보다 크다. 일부 실시예에서, 거리(L1)는 약 80 마이크로미터 내지 약 120 마이크로미터이다.
도 5b는 도 5의 인접 반도체 소자(300)의 AA'를 따른 다른 실시예의 단면도이다. 일부 실시예에서, 각각의 반도체 소자(300)의 제1 부분(106a)은 도 5b에 나타낸 바와 같이 불균일한 두께를 가진다. 기판(101) 내의 금속간 절연막(inter-metal dielectric: IMD) 또는 극저 유전율(ELK) 재료와 같은 부품을 더 보호하기 위해 기판(101) 위에는 성형물(106)의 일부가 배치된다.
일부 실시예에서, 성형물(106)의 제1 부분(106a)은 엣지(100a)와 패시베이션(103)의 측벽(103c) 또는 중합체(105)의 측벽(105b) 사이에 배치된 두께(T)를 가진다. 일부 실시예에서, 두께(T)는 정렬 특징부(101a) 위에 배치된 제1 부분(106a)의 두께(Tfirst)보다 크다. 일부 실시예에서, 기판(101)과 성형물(106) 간의 계면(106d)은 엣지(100a) 측으로 경사져서, 제1 부분(106a)의 두께(T)는 엣지(100a) 측으로 증가된다.
본 발명에서는 반도체 소자의 제조 방법도 개시된다. 일부 실시예에서, 반도체 소자는 방법(300)에 의해 형성된다. 방법(300)은 다수의 단계를 포함하며, 설명과 예시는 단계의 순서로서 한정하는 것으로 간주되지 않는다.
도 6은 본 발명의 다양한 실시예에 따라 반도체 소자를 제조하는 방법(600)의 다이어그램이다. 방법(600)은 다수의 단계(601, 602, 603, 604, 605, 606, 607, 608)를 포함한다.
601 단계에서, 도 6a에서와 같이 기판(101)이 수용 또는 제공된다. 일부 실시예에서, 기판(101)은 실리콘 기판이다. 일부 실시예에서, 기판(101)은 도 1 또는 도 3에서와 유사한 구성을 가진다.
602 단계에서, 도 6b에서와 같이 기판(101) 위에 패드(102)와 정렬 특징부(101a)가 형성된다. 일부 실시예에서, 패드(102)는 기판(101)의 내부에 있는 배선 구조체 또는 회로와 전기적으로 연결된다. 일부 실시예에서, 패드(102)는 전해 도금 또는 무전해 도금과 같은 다양한 적절한 조작에 의해 기판(101) 위에 배치된다. 일부 실시예에서, 패드(102)는 도 1 또는 도 3에서와 유사한 구성을 가진다. 일부 실시예에서, 정렬 특징부(101a)는 기판(101) 상부 또는 내부에 배치된다. 일부 실시예에서, 정렬 특징부(101a)는 밀봉 링 구조체이다. 일부 실시예에서, 기판(101)과 정렬 특징부(101a)는 도 1 또는 도 3에서와 유사한 구성을 가진다.
603 단계에서, 도 6c에서와 같이 기판(101)과 패드(102)의 외주 위에 패시베이션(passivation)(103)이 배치된다. 패시베이션(103)은 기판(101)을 피복하고 패드(102)를 둘러싼다. 일부 실시예에서, 패시베이션(103)은 패드(102)의 상부면(102b)의 일부를 노출시키도록 마스크 형성된 포토레지스트 식각을 이용하여 패시베이션(103)의 일부를 제거하는 것에 의해 형성된 개구부(103a)를 포함한다. 일부 실시예에서, 패시베이션(103)은 도 1 또는 도 3에서와 유사한 구성을 가진다.
604 단계에서, 도 6d에서와 같이 패시베이션(103) 위에 사후 패시베이션 배선(PPI)(104)이 형성된다. 일부 실시예에서, PPI(104)는 패시베이션(103)의 개구부(103a)와 표면(103b)에 일치되게 배치된다. 일부 실시예에서, PPI(104)는 전해 도금 또는 무전해 도금과 같은 다양한 적절한 조작에 의해 형성된다. 일부 실시예에서, 개구부(103a) 내에 PPI(104)의 비아부(via portion)(104a)가 형성되고, 표면(103b)을 따라서 연장부(104b)가 형성된다. 일부 실시예에서, 비아부(104a)는 패드(102)의 상부(102b)의 노출부와 접촉된다. 일부 실시예에서, PPI(104)는 도 1 또는 도 3에서와 유사한 구성을 가진다.
605 단계에서, 도 6e에서와 같이 PPI(104) 위에 중합체(105)가 배치된다. 일부 실시예에서, 중합체(105)는 스핀 코팅과 같은 다양한 적절한 방법에 의해 배치된다. 일부 실시예에서, 중합체(105)는 일부가 제거되어 PPI(104)의 연장부(104b)의 일부를 노출시킨다. 일부 실시예에서, 중합체(105)는 포토리소그래피, 식각 또는 레이저 드릴링과 같은 다양한 적절한 조작에 의해 형성되는 개구부(105c)를 포함한다. 일부 실시예에서, 개구부(105c)는 중합체(105)로부터 PPI(104)의 연장부(104b)의 일부를 노출시킨다. 일부 실시예에서, 중합체(105)는 도 1 또는 도 3에서와 유사한 구성을 가진다.
606 단계에서, 도 6f에서와 같이 전도성 범프(107)가 장착된다. 일부 실시예에서, 전도성 범프(107)는 중합체(105)로부터 노출된 연장부(104b) 상에 배치된다. 일부 실시예에서, 전도성 범프(107)는 연장부(104b) 상에 솔더 재료를 부착한 후 솔더 재료를 리플로우 납땜하는 것에 의해 형성된다. 일부 실시예에서, 전도성 범프(107)는 솔더 재료를 스텐실 위에 부착하는 것에 의해 연장부(104b) 상에 형성된다. 일부 실시예에서, 전도성 범프(107)는 도 1 또는 도 3에서와 유사한 구성을 가진다.
607 단계에서, 도 6g에서와 같이 성형물을 형성하기 위해 중합체(105) 위와 전도성 범프(107) 둘레에 성형 재료(106)가 배치된다. 일부 실시예에서, 성형 재료(106)는 배치된 후 경화됨으로써 성형물을 형성한다. 일부 실시예에서, 성형물은 트랜스퍼 성형 또는 임의의 다른 적절한 조작에 의해 형성된다. 일부 실시예에서, 성형물은 전도성 범프(107)의 외부면(107a)의 일부에 일치되게 형성되므로, 전도성 범프(107)는 성형물의 상부면(106c)으로부터 부분적으로 돌출된다. 일부 실시예에서, 성형 재료(106)는 도 1 또는 도 3에서와 유사한 구성을 가진다.
608 단계에서, 도 6h에서와 같이 성형 재료(106)의 미리 정해진 부분이 제거된다. 일부 실시예에서, 도 1의 반도체 소자(100) 또는 도 3의 반도체 소자(300)와 유사한 구성을 가지는 반도체 소자(700)가 성형 재료(106)의 미리 정해진 부분의 제거 후에 형성된다. 일부 실시예에서, 정렬 특징부(101a)와 수직으로 정렬되고 반도체 소자(700)의 엣지(100a)에 인접한 성형 재료(106)의 미리 정해진 부분이 제거됨으로써 정렬 특징부(101a)는 IR과 같은 미리 정해진 방사광 하에서 성형 재료(106)를 통해 볼 수 있다.
일부 실시예에서, 미리 정해진 부분은 성형 재료(106)의 상부면(106c')(도 6g 참조)로부터 성형 재료(106)를 연마하는 것에 의해 제거된다. 일부 실시예에서, 성형 재료(106)의 미리 정해진 부분은 상부면(106c')(도 6g 참조)으로부터 상부면(106c)까지 정렬 특징부(101a) 측으로 성형 재료(106)의 높이를 감소시키는 것에 의해 제거됨으로써 제1 부분(106a)과 제2 부분(106b)을 형성한다.
일부 실시예에서, 성형 재료(106)의 제1 부분(106a)은 정렬 특징부(101a)의 위치에 대응하여 배치된다. 일부 실시예에서, 제1 부분(106a)은 정렬 특징부(101a)의 상부에 배치된다. 일부 실시예에서, 성형 재료(106)의 제2 부분(106b)은 제1 부분(106a)보다 큰 두께를 가지므로 미리 정해진 방사광에 의해 투과될 수 없다.
일부 실시예에서, 성형 재료(106)의 미리 정해진 부분은 연마, 커프(kerf) 절단, 레이저 절단 등과 같은 임의의 적절한 조작에 의해 제거된다. 일부 실시예에서, 성형 재료(106)의 미리 정해진 부분은 약 80 마이크로미터보다 큰 폭을 갖는 커프(kerf)에 의해 제거된다.
도 7은 본 발명의 다양한 실시예에 따라 반도체 소자를 제조하는 방법(800)의 다이어그램이다. 방법(800)은 다수의 단계(801, 802, 803, 804, 805, 806, 807, 808, 809)를 포함한다.
801 단계에서, 도 8a에서와 같이 반도체 웨이퍼(900)가 수용된다. 일부 실시예에서, 반도체 웨이퍼(900)는 여러 개의 소자 영역(901)으로 구획된다. 일부 실시예에서, 소자 영역(901)은 소정의 정렬로 배열되고 줄과 열로 서로 정렬된다. 일부 실시예에서, 소자 영역(901)은 다수의 스크라이브 라인 영역(902)에 의해 분할된다. 일부 실시예에서, 각각의 소자 영역(901)은 기판(101)을 포함한다. 일부 실시예에서, 기판(101)은 도 1 또는 도 3에서와 유사한 구성을 가진다.
802-807 단계에서, 도 6의 602-607 단계와 유사하게 패드(102), 정렬 특징부(101a), 패시베이션(103), PPI(104), 중합체(105), 전도성 범프(107) 및 성형 재료(106)가 각각 배치 및 형성된다. 일부 실시예에서, 각각의 소자 영역(901)은 기판(101)의 상부 또는 내부에 정렬 특징부(101a)를 포함한다. 일부 실시예에서, 정렬 특징부(101a)는 밀봉 링 구조체이다. 일부 실시예에서, 패드(102), 정렬 특징부(101a), 패시베이션(103), PPI(104), 중합체(105), 전도성 범프(107) 및 성형 재료(106)는 도 1 또는 도 3에서와 유사한 구성을 가진다. 807 단계에서, 반도체 웨이퍼(900)는 성형 재료(106)에 의해 실질적으로 피복되고 도 8b에서와 같이 성형 재료(106)로부터 여러 개의 전도성 범프(107)가 부분적으로 돌출된다. 도 8c는 도 8b의 AA'를 따른 반도체 웨이퍼(900)의 단면도이다. 일부 실시예에서, 반도체 웨이퍼(900)의 후면에는 후속의 절단 단계를 위한 다이 부착 필름(DAF) 또는 다이스 절단 테이프(903)가 부착된다.
808 단계에서, 반도체 웨이퍼(900)는 도 8d에서와 같이 스크라이브 라인 영역(902)을 따라 스크라이브 라인 영역 내에서 절단된다. 일부 실시예에서, 절단 단계 후에 여러 개의 반도체 소자(904)가 형성된다. 도 8e는 도 8d의 AA'를 따른 인접한 반도체 소자(904)의 단면도이다. 일부 실시예에서, 반도체 웨이퍼(900)는 스크라이브 라인 영역(902)에 따라 성형 재료(106)의 상부면(106c')으로부터 기판(101)까지 커프(kerf) 또는 다른 적절한 도구에 의해 절단된다. 일부 실시예에서, 인접한 반도체 소자(904)들은 L2 거리로 서로 분리된다. 일부 실시예에서, 인접하는 반도체 소자(904)의 엣지(100a) 간의 거리(L2)는 약 25 마이크로미터 내지 약 35 마이크로미터이다.
809 단계에서, 도 8f에서와 같이 성형 재료(106)의 여러 곳의 미리 정해진 부분이 제거된다. 도 8g는 도 8f의 AA'를 따른 인접한 반도체 소자(904)의 단면도이다. 일부 실시예에서, 정렬 특징부(101a)와 수직으로 정렬된 성형 재료(106)의 미리 정해진 부분이 제거됨으로써 성형 재료(106)의 제1 부분(106a)과 제2 부분(106b)이 형성된다. 일부 실시예에서, 성형 재료(106)의 미리 정해진 부분은 스크라이브 라인 영역(902)보다 큰 폭의 커프를 사용하여 스크라이브 라인 영역(902)을 따라 상부면(106c')(도 8e 참조)으로부터 기판(101) 측으로 성형 재료(106)를 연마하는 것에 의해 제거된다. 일부 실시예에서, 성형 재료(106)는 IR과 같은 미리 정해진 방사광 하에서 정렬 특징부(101a)를 성형 재료(106)를 통해 볼 수 있을 때까지 상부면(106c')으로부터 연마된다. 성형 재료(106)의 미리 정해진 부분이 제거되어 제1 부분(106a)과 제2 부분(106b)이 형성됨으로써 정렬 특징부(101a)는 미리 정해진 방사광 하에서 성형 재료(106)를 통해 볼 수 있다.
일부 실시예에서, 인접한 반도체 소자(904)들의 제2 부분(106b)은 L1 거리로 서로 분리된다. 일부 실시예에서, 측벽(106f) 사이의 거리(L1)는 역 80 마이크로미터 내지 약 120 마이크로미터이다. 일부 실시예에서, 거리(L1)는 스크라이브 라인 영역(902)(도 8c 참조)보다 상당히 크다.
일부 실시예에서, 도 8h 및 도 8i에서와 같이 제1 부분(106a)과 제2 부분(106b)을 갖는 반도체 소자(904)가 형성된다. 도 8h는 반도체 소자(904)의 상면도이고, 도 8i는 반도체 소자(904)의 단면도이다. 일부 실시예에서, 반도체 소자(904)는 도 3 및 도 3a의 반도체 소자(300)와 유사한 구성을 가진다.
일부 실시예에서, 도 4와 유사하게 도 8j에 도시된 바와 같이 반도체 소자(904)는 반도체 소자(904)의 전도성 범프(107)를 다른 기판(400) 상의 접합 패드(400)와 접합하는 것에 의해 다른 기판(400) 또는 회로 기판과 전기적으로 연결된다.
본 발명은 구조적으로 향상된 반도체 소자를 제공한다. 반도체 소자는 미리 정해진 방사광 하에서 정렬 특징부가 반도체 소자의 전방 측면의 상부로부터 관찰 가능하도록 정렬 특징부 위로 낮은 높이를 갖는 불투명한 성형물을 포함한다. 관찰 가능한 정렬 특징부를 참고로, 반도체 소자는 비록 불투명한 성형물의 배치 후에 수행되더라도 반도체 웨이퍼로부터 정확하게 개편화될 수 있다. 또한, 엣지에 인접하게 배치된 불투명한 성형물의 부피가 감소됨으로써 엣지에 인접한 불투명한 성형물로부터의 응력이 감소되어 반도체 소자의 신뢰성 또는 성능이 향상된다.
일부 실시예에서, 반도체 소자는 상부에 패드와 정렬 특징부가 배치된 기판, 기판과 패드의 외주 위에 배치된 패시베이션, 패드를 전도성 범프와 전기적으로 연결하기 위해 패드 상에 배치된 비아부와 전도성 범프를 수용하는 연장부를 갖는 사후 패시베이션 배선(PPI), PPI를 피복하는 중합체, 및 중합체 위와 전도성 범프 둘레에 배치된 성형 재료를 포함하고, 상기 성형 재료는 상기 정렬 특징부와 수직으로 정렬되고 상기 반도체 소자의 엣지에 인접한 제1 부분과 상기 반도체 소자의 엣지에서 멀리 있는 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 실질적으로 작아서 정렬 특징부는 미리 정해진 방사광 하에서 상기 성형 재료를 통해 관찰 가능하다.
일부 실시예에서, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 약 90 마이크로미터 미만이다. 일부 실시예에서, 상기 반도체 소자의 엣지에 인접한 성형 재료는 계단형 구성으로 존재한다. 일부 실시예에서, 상기 성형 재료의 제1 부분은 반도체 소자의 코너에 배치된다. 일부 실시예에서, 미리 정해진 방사광은 적외선(IR)이다. 일부 실시예에서, 성형 재료의 제1 부분의 두께는 약 10 마이크로미터 내지 약 30 마이크로미터이다. 일부 실시예에서, 성형 재료의 제2 부분의 두께는 약 100 마이크로미터 내지 약 120 마이크로미터이다. 일부 실시예에서, 정렬 특징부는 성형 재료의 제1 부분의 상부면으로부터 약 20 마이크로미터 떨어져 배치된다. 일부 실시예에서, 정렬 특징부는 반도체 소자의 엣지로부터 약 20 마이크로미터 떨어져 배치된다. 정렬 특징부는 밀봉 링 구조체 또는 정렬 마크이다. 일부 실시예에서, 성형 재료의 제2 부분은 불투명하고 미리 정해진 방사광에 의해 투과될 수 없다.
일부 실시예에서, 반도체 소자는 상부에 패드와 정렬 특징부가 배치된 기판, 기판과 패드의 외주 위에 배치된 패시베이션, 패드와 해당 전도성 라인의 일부 위에 안착된 전도성 범프를 전기적으로 연결시키는 전도성 라인, 및 전도성 범프를 둘러싸는 불투명한 성형물을 포함하고, 감소된 높이를 갖는 상기 불투명한 성형물이 상기 정렬 특징부의 일부에 대응되게 배치됨으로써 정렬 특징부는 미리 정해진 방사광 하에서 상기 불투명한 성형물을 통해 관찰 가능하다.
일부 실시예에서, 감소된 높이의 상기 불투명한 성형물은 약 20 마이크로미터이고, 정렬 특징부는 기판에 매립된 밀봉 링 구조체이다. 일부 실시예에서, 불투명한 성형물은 액체 성형 화합물(LMC)이다.
일부 실시예에서, 반도체 소자의 제조 방법은 기판을 수용하는 단계와, 기판 상에 패드 및 정렬 특징부를 형성하는 단계와, 기판과 패드의 외주 위에 패시베이션을 배치하는 단계와, 패시베이션 위에 사후 패시베이션 배선(PPI)을 형성하는 단계와, PPI 위에 중합체를 배치하는 단계와, 패드와 전기적으로 연결되도록 중합체로부터 노출된 PPI의 연장부 상에 전도성 범프를 장착하는 단계와, 중합체 위와 전도성 범프 둘레에 성형 재료를 배치하는 단계와, 정렬 특징부가 미리 정해진 방사광 하에서 성형 재료를 통해 관찰 가능하도록 상기 정렬 특징부와 수직으로 정렬되고 상기 반도체 소자의 엣지에 인접한 성형 재료의 미리 정해진 부분을 제거하는 단계를 포함한다.
일부 실시예에서, 성형 재료의 미리 정해진 부분을 제거하는 단계는 성형 재료의 높이를 정렬 특징부 측으로 감소시키는 것을 포함한다. 일부 실시예에서, 성형 재료의 미리 정해진 부분을 제거하는 단계는 성형 재료의 상부면으로부터 성형 재료를 연마하는 것을 포함한다. 일부 실시예에서, 성형 재료의 미리 정해진 부분은 약 80 마이크로미터보다 큰 폭의 커프(kerf)에 의해 제거된다. 일부 실시예에서, 성형 재료의 미리 정해진 부분은 정렬 특징부의 위치에 대응되게 배치된 성형 재료의 제1 부분을 형성하는 것을 포함한다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 반도체 소자로서,
    상부에 패드와 정렬 특징부가 배치된 기판;
    상기 기판과 상기 패드의 외주 위에 배치된 패시베이션;
    상기 패드를 전도성 범프와 전기적으로 연결하기 위해 상기 패드 상에 배치된 비아부와 상기 전도성 범프를 수용하는 연장부를 포함하는 사후 패시베이션 배선(PPI);
    상기 PPI를 피복하는 중합체;
    상기 중합체 위와 상기 전도성 범프 둘레에 배치된 성형 재료
    를 포함하고,
    상기 성형 재료는 상기 정렬 특징부와 수직으로 정렬되고 상기 반도체 소자의 엣지에 인접한 제1 부분과 상기 반도체 소자의 상기 엣지에서 멀리 있는 제2 부분을 포함하고, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 작아서, 상기 정렬 특징부는 미리 정해진 방사광 하에서 상기 성형 재료를 통해 관찰 가능한 것인 반도체 소자.
  2. 제1항에 있어서, 상기 제1 부분의 두께는 상기 제2 부분의 두께보다 90 마이크로미터 미만인 것인 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 소자의 엣지에 인접한 상기 성형 재료는 계단형 구성으로 있는 것인 반도체 소자.
  4. 제1항에 있어서, 상기 성형 재료의 상기 제1 부분은 상기 반도체 소자의 코너에 배치된 것인 반도체 소자.
  5. 제1항에 있어서, 상기 미리 정해진 방사광은 적외선(IR)인 것인 반도체 소자.
  6. 제1항에 있어서, 상기 성형 재료의 제1 부분의 두께는 10 마이크로미터 내지 30 마이크로미터인 것인 반도체 소자.
  7. 제1항에 있어서, 상기 성형 재료의 제2 부분의 두께는 100 마이크로미터 내지 120 마이크로미터인 것인 반도체 소자.
  8. 제1항에 있어서, 상기 정렬 특징부는 밀봉 링 구조체 또는 정렬 마크인 것인 반도체 소자.
  9. 반도체 소자로서,
    상부에 패드와 정렬 특징부가 배치된 기판;
    상기 기판과 상기 패드의 외주 위에 배치된 패시베이션;
    상기 패드와 전도성 라인의 일부 위에 안착된 전도성 범프를 전기적으로 연결하는 전도성 라인;
    상기 전도성 범프를 둘러싸는 불투명한 성형물
    을 포함하고,
    감소된 높이를 갖는 상기 불투명한 성형물이 상기 정렬 특징부의 일부에 대응되게 배치됨으로써 상기 정렬 특징부는 미리 정해진 방사광 하에서 상기 불투명한 성형물을 통해 관찰 가능한 것인 반도체 소자.
  10. 반도체 소자를 제조하는 방법으로서,
    기판을 수용하는 단계;
    상기 기판 위에 패드 및 정렬 특징부를 형성하는 단계;
    상기 기판과 상기 패드의 외주 위에 패시베이션을 배치하는 단계;
    상기 패시베이션 위에 사후 패시베이션 배선(PPI)을 형성하는 단계;
    상기 PPI 위에 중합체를 배치하는 단계;
    상기 패드와 전기적으로 연결되도록 상기 중합체로부터 노출된 상기 PPI의 연장부 상에 전도성 범프를 장착하는 단계;
    상기 중합체 위와 상기 전도성 범프 둘레에 성형 재료를 배치하는 단계와;
    상기 정렬 특징부와 수직으로 정렬되고 상기 반도체 소자의 엣지에 인접한 상기 성형 재료의 미리 정해진 부분을 제거하여, 상기 정렬 특징부가 미리 정해진 방사광 하에서 상기 성형 재료를 통해 관찰 가능하게 하는 단계
    를 포함하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660809A (zh) * 2018-06-28 2020-01-07 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899285B2 (en) * 2015-07-30 2018-02-20 Semtech Corporation Semiconductor device and method of forming small Z semiconductor package
US10163807B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment pattern for package singulation
CN106847783B (zh) * 2017-01-19 2020-03-27 通富微电子股份有限公司 制作凸点封装结构的方法及凸点封装结构
CN108987377B (zh) * 2018-07-20 2021-06-04 上海华虹宏力半导体制造有限公司 一种定位场区域的边界的方法
US10784222B2 (en) * 2018-10-31 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-bump sidewall protection
US11791192B2 (en) * 2020-01-19 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Workpiece holder, wafer chuck, wafer holding method
US11682626B2 (en) * 2020-01-29 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chamfered die of semiconductor package and method for forming the same
US20220165694A1 (en) * 2020-11-26 2022-05-26 Mediatek Inc. Semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080213976A1 (en) * 2007-03-02 2008-09-04 Micron Technology,Inc. Methods for fabricating semiconductor components and packaged semiconductor components
US20130341800A1 (en) * 2012-06-21 2013-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Packages and Methods for Forming the Same
KR20140035786A (ko) * 2012-09-14 2014-03-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 포스트 패시베이션 상호연결 구조물들 및 그 형성 방법
WO2014046052A1 (ja) * 2012-09-23 2014-03-27 国立大学法人東北大学 チップ支持基板、チップ支持方法、三次元集積回路、アセンブリ装置及び三次元集積回路の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583966B1 (ko) * 2004-06-08 2006-05-26 삼성전자주식회사 재배치된 금속 배선들을 갖는 집적회로 패키지들 및 그제조방법들
US8901688B2 (en) * 2011-05-05 2014-12-02 Intel Corporation High performance glass-based 60 ghz / mm-wave phased array antennas and methods of making same
US9905520B2 (en) * 2011-06-16 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Solder ball protection structure with thick polymer layer
US9059109B2 (en) 2012-01-24 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and method of forming the same
US8785299B2 (en) * 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US9082761B2 (en) * 2013-06-01 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Polymer layers embedded with metal pads for heat dissipation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080213976A1 (en) * 2007-03-02 2008-09-04 Micron Technology,Inc. Methods for fabricating semiconductor components and packaged semiconductor components
US20130341800A1 (en) * 2012-06-21 2013-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Packages and Methods for Forming the Same
KR20140035786A (ko) * 2012-09-14 2014-03-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 포스트 패시베이션 상호연결 구조물들 및 그 형성 방법
WO2014046052A1 (ja) * 2012-09-23 2014-03-27 国立大学法人東北大学 チップ支持基板、チップ支持方法、三次元集積回路、アセンブリ装置及び三次元集積回路の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660809A (zh) * 2018-06-28 2020-01-07 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置
CN110660809B (zh) * 2018-06-28 2023-06-16 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置

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KR101712271B1 (ko) 2017-03-13

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