DE102010017371A1 - Teststrukturen und -verfahren für Halbleiterbauelemente - Google Patents

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Abstract

Es werden Teststrukturen (240) für Halbleiterbauelemente (200), Verfahren zum Ausbilden von Teststrukturen (240), Halbleiterbauelemente (200), Verfahren zum Herstellen davon und Testverfahren für Halbleiterbauelemente (200) offenbart. Bei einer Ausführungsform enthält eine Teststruktur (240) für ein Halbleiterbauelement (200) mindestens ein in einer ersten Materialschicht (M, M, M, M, M) in einem Ritzliniengebiet (202) des Halbleiterbauelements (200) angeordnetes erstes Kontaktpad (242a, 242b, 242c, 242d, 242e). Das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) weist eine erste Breite (d, d) auf. Die Teststruktur (240) enthält auch mindestens ein in einer zweiten Materialschicht (M, M, M) bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) in der ersten Materialschicht (M, M, M, M, M) angeordnetes zweites Kontaktpad (244a, 244b, 244c). Das mindestens eine zweite Kontaktpad (244a, 244b, 244c) weist eine zweite Breite (d) auf, die größer ist als die erste Breite (d, d).

Description

  • Die vorliegende Erfindung betrifft allgemein die Fabrikation von Halbleiterbauelementen und insbesondere Teststrukturen und -verfahren für Halbleiterbauelemente.
  • Halbleiterbauelemente werden beispielsweise in einer Vielzahl von Elektronikanwendungen wie PCs, Mobiltelefonen, Digitalkameras und anderem Elektronikgerät verwendet. Halbleiterbauelemente werden in der Regel hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und halbleitende Schichten aus Material sequentiell über einem Halbleitersubstrat abgeschieden und die verschiedenen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Auf einem einzelnen Halbleiterwafer werden in der Regel Dutzende oder Hunderte von integrierten Schaltungen hergestellt. Die individuellen Chips werden vereinzelt, indem die integrierten Schaltungen entlang einer Ritzlinie gesägt werden. Die individuellen Chips werden dann separat beispielsweise in Mehrchipmodulen oder in anderen Kapselungsarten gekapselt.
  • Eine jüngste Art von Kapselung für Halbleiterbauelemente wird als ein eWLP (embedded Wafer Level Package) beschrieben. Ein eWLP enthält eine Umverdrahtungsschicht (RDL – Re-Distribution Layer), die dazu verwendet wird, den Einzelchip mit Bondpads oder Bondkontakten auf dem eWLP zu verbinden. Die Verdrahtung für die RDL ist in unmittelbarer Nähe zu Leitungen auf dem Chip, das Kapseln des Chips in eWLPs kann zu Kurzschlüssen führen. Einige integrierte Schaltungen weisen Opferkontaktpads auf, die in Ritzliniengebieten für das Testen enthalten sind, wobei Abschnitte davon nach dem Vereinzelungsprozess auf dem Chip verbleiben. Die Abschnitte der Kontaktpads können in der Struktur verbleiben und Kurzschlüsse zu der RDL von eWLPs verursachen.
  • Was in der Technik benötigt wird, sind somit verbesserte Teststrukturen und Testverfahren für Halbleiterbauelemente, insbesondere für in eWLPs gekapselte Halbleiterbauelemente.
  • Diese und weitere Probleme werden im Allgemeinen gelöst oder umgangen und technische Vorteile werden im Allgemeinen erzielt durch bevorzugte Ausführungsformen der vorliegenden Erfindung, die neuartige Teststrukturen für Halbleiterbauelemente, Halbleiterbauelemente, Verfahren zu deren Fabrikation und Verfahren zum Testen von Halbleiterbauelementen bereitstellen.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung enthält eine Teststruktur für ein Halbleiterbauelement mindestens ein in einer ersten Materialschicht in einem Ritzliniengebiet des Halbleiterbauelements angeordnetes erstes Kontaktpad. Das mindestens eine erste Kontaktpad weist eine erste Breite auf. Die Teststruktur enthält auch mindestens ein in einer zweiten Materialschicht bei dem mindestens einen ersten Kontaktpad in der ersten Materialschicht angeordnetes zweites Kontaktpad. Das mindestens eine zweite Kontaktpad weist eine zweite Breite auf, die größer ist als die erste Breite.
  • In einer Ausgestaltung weist die erste Breite etwa eine Breite oder weniger eines Sägeblatts und/oder Laserstrahls zum Trennen von mehreren Chips des Halbleiterbauelements auf.
  • In noch einer Ausgestaltung weist die erste Materialschicht eine erste leitende Materialschicht des Halbleiterbauelements auf und die zweite Materialschicht weist eine zweite leitende Materialschicht des Halbleiterbauelements auf.
  • In noch einer Ausgestaltung weist die Teststruktur ferner mindestens ein drittes Kontaktpad auf, das bei dem mindestens einen zweiten Kontaktpad angeordnet ist, wobei das mindestens eine dritte Kontaktpad die erste Breite aufweist.
  • In noch einer Ausgestaltung weist die Teststruktur ferner mindestens ein viertes Kontaktpad auf, das bei dem mindestens einen dritten Kontaktpad angeordnet ist, wobei das mindestens eine vierte Kontaktpad die zweite Breite aufweist.
  • In noch einer Ausgestaltung ist das mindestens eine zweite Kontaktpad über dem mindestens einen ersten Kontaktpad angeordnet, das mindestens eine dritte Kontaktpad ist über dem mindestens einen zweiten Kontaktpad angeordnet, und das mindestens eine vierte Kontaktpad ist über dem mindestens einen dritten Kontaktpad angeordnet.
  • In noch einer Ausgestaltung weist die Teststruktur ferner mindestens ein drittes Kontaktpad auf, das bei dem mindestens einen ersten Kontaktpad angeordnet ist, wobei das mindestens eine dritte Kontaktpad die zweite Breite aufweist.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Ausbilden einer Teststruktur eines Halbleiterbauelements bereitgestellt. Das Verfahren kann aufweisen ein Ausbilden mindestens eines ersten Kontaktpad in einer ersten Materialschicht in einem Ritzliniengebiet zwischen mehreren Chips des Halbleiterbauelements, wobei das mindestens eine erste Kontaktpad eine erste Breite aufweist; und ein Ausbilden von mindestens einem zweiten Kontaktpad in einer zweiten Materialschicht bei dem mindestens einen ersten Kontaktpad in der ersten Materialschicht, wobei das mindestens eine zweite Kontaktpad eine zweite Breite aufweist, wobei dies zweite Breite größer ist als die erste Breite.
  • In einer Ausgestaltung weist das Ausbilden der Teststruktur das Ausbilden des mindestens einen ersten Kontaktpad und das Ausbilden des mindestens einen zweiten Kontaktpad bei einer Rissverhinderungsstruktur von mindestens einem der mehreren Chips auf.
  • In noch einer Ausgestaltung weist das Ausbilden der Teststruktur das Ausbilden der Teststruktur zwischen zwei Rissverhinderungsstrukturen des Halbleiterbauelements auf.
  • In noch einer Ausgestaltung weist das Ausbilden des mindestens einen zweiten Kontaktpad das Ausbilden von mindestens einem zweiten Kontaktpad auf, das mehrere mit Fahnen versehene Gebiete aufweist, die sich an einer Kante des mindestens einen ersten Kontaktpad vorbei erstrecken.
  • In noch einer Ausgestaltung weist das Ausbilden der Teststruktur ferner das Ausbilden von mehreren Vias zwischen dem mindestens einen ersten Kontaktpad und dem mindestens einen zweiten Kontaktpad auf.
  • In verschiedenen Ausführungsbeispielen wird ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement kann aufweisen eine integrierte Schaltung und einen Abschnitt einer Teststruktur, bei einem Umfang der integrierten Schaltung angeordnet, wobei der Abschnitt der Teststruktur einen Abschnitt von mindestens einem ersten Kontaktpad aufweist, das in einer ersten leitenden Materialschicht angeordnet ist, wobei kein Abschnitt von einem mindestens einen zweiten Kontaktpad in einer zweiten leitenden Materialschicht bei der ersten leitenden Materialschicht angeordnet ist.
  • In einer Ausgestaltung weist der Abschnitt des mindestens einen ersten Kontaktpad eine rechteckige oder quadratische Gestalt auf.
  • In noch einer Ausgestaltung weist der Abschnitt des mindestens einen ersten Kontaktpad mehrere rechteckige oder quadratische Gestalten auf.
  • In noch einer Ausgestaltung weist der Abschnitt der Teststruktur weiterhin einen Abschnitt von mindestens einem dritten Kontaktpad auf, wobei der Abschnitt des mindestens einen dritten Kontaktpad in einer dritten leitenden Materialschicht angeordnet ist, die um mindestens eine zweite leitende Materialschicht von der ersten leitenden Materialschicht weg in einem Abstand angeordnet ist.
  • In verschiedenen Ausführungsbeispielen wird eine gekapselte integrierte Schaltung mit einem Halbleiterbauelement gemäß verschiedenen Ausführungsbeispielen bereitgestellt.
  • In einer Ausgestaltung enthält die gekapselte integrierte Schaltung eine elektrisch an das Halbleiterbauelement gekoppelte Umverdrahtungsschicht.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Herstellen eines Halbleiterbauelements bereitgestellt. Das Verfahren kann aufweisen ein Ausbilden mehrerer integrierter Schaltungen über einem Werkstück und ein Ausbilden mindestens einer Teststruktur bei einem Umfang der mehreren integrierten Schaltungen auf einer Ritzlinie, wobei die mindestens eine Teststruktur mindestens ein erstes Kontaktpad und mindestens ein zweites Kontaktpad bei dem mindestens einen ersten Kontaktpad aufweist, wobei das mindestens eine erste Kontaktpad eine erste Breite aufweist, wobei das mindestens eine zweite Kontaktpad eine zweite Breite aufweist, wobei die zweite Breite größer ist als die erste Breite.
  • In einer Ausgestaltung kann das Verfahren ferner aufweisen das Vereinzeln der mehreren integrierten Schaltungen, wobei nach dem Vereinzeln der mehreren integrierten Schaltungen ein Abschnitt des mindestens einen ersten Kontaktpad in den mehreren integrierten Schaltungen zurückbleibt und kein Abschnitt des mindestens einen zweiten Kontaktpad in den mehreren integrierten Schaltungen zurückbleibt.
  • In noch einer Ausgestaltung weist das Ausbilden der mindestens einen Teststruktur das Ausbilden mindestens einer Teststruktur auf, die mehrere vertikal gestapelte, mindestens ein zweites Kontaktpads aufweist, wobei mindestens eine Leitungsschicht zwischen jedem von zwei des mindestens einen zweiten Kontaktpad angeordnet ist.
  • In noch einer Ausgestaltung weist das Ausbilden der mindestens einen Teststruktur das Ausbilden des mindestens einen ersten Kontaktpads oder des mindestens einen zweiten Kontaktpads unter Verwendung eines Einzel-Damaszener-Prozesses, eines Doppel-Damaszener-Prozesses, eines Mehrfach-Damaszener-Prozesses, eines subtraktiven Ätzprozesses oder von Kombinationen davon auf.
  • In noch einer Ausgestaltung weist das Ausbilden der mindestens einen Teststruktur das Ausbilden des mindestens einen ersten Kontaktpad oder das Ausbilden des mindestens einen zweiten Kontaktpad während der Fabrikation von anderen Materialschichten der mehreren integrierten Schaltungen oder nach der Fabrikation von anderen Materialschichten der mehreren integrierten Schaltungen auf.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Testen eines Halbleiterbauelements bereitgestellt. Das Verfahren kann aufweisen ein Bereitstellen des Halbleiterbauelements, wobei das Halbleiterbauelement mindestens eine Teststruktur bei einem Umfang von mehreren integrierten Schaltungen auf einer Ritzlinie aufweist, wobei die mindestens eine Teststruktur mindestens ein erstes Kontaktpad und mindestens ein zweites Kontaktpad, das bei dem mindestens einen ersten Kontaktpad angeordnet ist, aufweist, wobei das mindestens eine erste Kontaktpad eine erste Breite aufweist und in einer ersten Materialschicht angeordnet ist, wobei das mindestens eine zweite Kontaktpad eine zweite Breite aufweist und in einer zweiten, Materialschicht angeordnet ist, wobei die zweite Breite größer ist als die erste Breite; und ein Testen eines Parameters von mindestens einem der mehreren integrierten Schaltungen durch Herstellen eines elektrischen Kontakts zu einem mindestens einem zweiten Kontaktpad der mindestens einen Teststruktur.
  • In einer Ausgestaltung weist das Bereitstellen des Halbleiterbauelements das Bereitstellen eines Halbleiterbauelements auf, wobei das mindestens eine erste Kontaktpad oder das mindestens eine zweite Kontaktpad an einen aktiven Bereich des mindestens einen der mehreren integrierten Schaltungen gekoppelt ist oder das Testen des Parameters der mindestens einen der mehreren integrierten Schaltungen weist das Testen eines elektrischen Parameters der mindestens einen integrierten Schaltung oder das Testen auf eine Anwesenheit von Rissen in der mindestens einen integrierten Schaltung auf.
  • Das Obengesagte hat die Merkmale und technischen Vorteile von Ausführungsformen der vorliegenden Erfindung recht grob umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden möge. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden unten beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Der Fachmann versteht, dass die Konzeption und spezifischen Ausführungsformen, die offenbart sind, ohne Weiteres als Basis verwendet werden können, um andere Strukturen oder Prozesse zu modifizieren oder zu entwerfen, um die gleichen Zwecke der vorliegenden Erfindung auszuführen. Der Fachmann versteht außerdem, dass solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzbereich der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abweichen.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen.
  • Es zeigen:
  • 1 eine Draufsicht auf eine Teststruktur gemäß dem Stand der Technik für ein Halbleiterbauelement;
  • 2 eine Querschnittsansicht der in 1 gezeigten Teststruktur gemäß dem Stand der Technik;
  • 3 einen Querschnitt einer gekapselten integrierten Schaltung, die die Teststruktur gemäß dem Stand der Technik der 1 und 2 enthält, wobei Kurzschlüsse gezeigt werden, die zwischen Kontaktpads von Teststrukturen gemäß dem Stand der Technik und einer Umverdrahtungsschicht der gekapselten integrierten Schaltung auftreten können;
  • 4 eine Draufsicht auf einen Halbleiterwafer mit mehreren Chips gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 5 eine detailliertere Ansicht eines Ritzliniengebiets des in 4 gezeigten Wafer, die eine Draufsicht auf eine neuartige Teststruktur gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 6 eine Querschnittsansicht der in 5 gezeigten Teststruktur;
  • 7 eine Querschnittsansicht der in 6 gezeigten Teststruktur nach der Vereinzelung der mehreren Chips;
  • 8 eine Draufsicht auf eine Teststruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
  • 9 eine Querschnittsansicht einer gekapselten integrierten Schaltung, die eine neuartige Teststruktur gemäß einer Ausführungsform der vorliegenden Erfindung enthält.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren sind gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsformen klar darzustellen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielzahl spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Wege zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
  • 1 ist eine Draufsicht auf eine Teststruktur 118 gemäß dem Stand der Technik für ein Halbleiterbauelement. 2 ist eine Querschnittsansicht der in 1 gezeigten Teststruktur 118 gemäß dem Stand der Technik. Die Teststruktur 118 enthält mehrere Kontaktpads 104, die in Ritzliniengebieten 102 eines Halbleiterwafer 100 in einer oberen Metallisierungsschicht MX ausgebildet sind. Die Ritzliniengebiete 102 können den Sägegraben oder der Ritzrahmen der integrierten Schaltungen 101 aufweisen. Ein Abschnitt des Halbleiterwafer 100, der die Teststruktur 118 gemäß dem Stand der Technik aufweist, ist in den 1 und 2 gezeigt. Die Ritzliniengebiete 102 befinden sich zwischen Rissstoppern oder Rissverhinderungsstrukturen 106, die entlang einem Umfang von integrierten Schaltungen, Chips oder Einzelchips 101 des Halbleiterwafer 100 ausgebildet sind. Rissverhinderungsstrukturen 106 können leitende Strukturen enthalten, die in Metallisierungsschichten M1, M2, M3, M4, M5, M6, M7, MX, V1, V2, V3, V4, V5, V6, V7 und VY des Halbleiterbauelements ausgebildet sind.
  • Die Teststruktur 118 gemäß dem Stand der Technik enthält auch Kontaktpads 116a, 116b, 116c, 116d, 116e, 116f und 116g, die in Metallisierungsschichten wie etwa Leitungsschichten M1, M2, M3, M4, M5, M6 bzw. M7 des Halbleiterbauelements, über einem Halbleiterwerkstück 112, unter in der Metallisierungsschicht MX ausgebildeten Kontaktpads 104 ausgebildet sind. Vias 114a, 114b, 114c, 114d, 114e, 114f und 114g können optional in Metallisierungsschichten wie etwa Viasschichten V2, V3, V4, V5, V6, V7 bzw. VY ausgebildet sein, wie gezeigt. Die Vias 114a, 114b, 114c, 114d, 114e, 114f und 114g können die Kontaktpads 116a, 116b, 116c, 116d, 116e, 116f und 116g zusammenkoppeln, so dass ein oberes Kontaktpad 104 für das Testen eines darunterliegenden Abschnitts des Werkstücks 112 oder der integrierten Schaltung 101 angetastet werden kann.
  • Nachdem ein Halbleiterbauelement hergestellt ist und die Teststruktur 118 gemäß dem Stand der Technik verwendet ist, um die integrierten Schaltungen 101 zu testen, werden die integrierten Schaltungen 101 vereinzelt, wobei sie voneinander getrennt werden. Die integrierten Schaltungen 101 werden unter Verwendung einer Säge, Laser-Dicing oder Laser-Dicing gefolgt von Säge-Dicing vereinzelt. In den 1 und 2 ist die Breite eines Sägeblatts bei 108 im Umriss dargestellt, wobei der Abschnitt der Teststruktur 118 gemäß dem Stand der Technik angegeben ist, der während des Säge- oder Vereinzelungsprozesses entfernt wird. Ein Abschnitt 110 der Teststruktur 118 wird, wie gezeigt, an dem Umfang der integrierten Schaltungen 101 zurückgelassen.
  • Ein Problem bei der Teststruktur 118 gemäß dem Stand der Technik besteht darin, dass die verbleibenden Abschnitte der Teststruktur 118 in Gebieten 110 aufgrund der Delaminierung der Abschnitte der Teststruktur 118 in Gebieten 110 während des Zerlegungsprozesses Kurzschlüsse verursachen können. Beispielsweise zeigt 3 einen Querschnitt einer gekapselten integrierten Schaltung 124, die die Teststruktur 118 gemäß dem Stand der Technik von 1 und 2 enthält, wobei Kurzschlüsse gezeigt werden, die zwischen Kontaktpads 104, 116g, 116f und 116e in Gebieten 110 und in einer Umverdrahtungsschicht 120 der gekapselten integrierten Schaltung 124 auftreten können. Das Kapselungsmaterial der gekapselten integrierten Schaltung 124 ist bei 122 gezeigt. Die delaminierten Abschnitte der Kontaktpads 104, 116g, 116f und 116e in den Gebieten 110 können die Verdrahtung der Umverdrahtungsschicht 120 der gekapselten integrierten Schaltung 124 kontaktieren, was zu Ausfällen des Bauelements und zu verringerten Ausbeuten führen kann. Bei einem eWLP kann der Abstand oder die Abmessung d1 zwischen der Umverdrahtungsschicht 120 und den verbleibenden Kontaktpads 104, 116g, 116f und 116e in den Gebieten 110 sehr klein sein, zum Beispiel etwa 6 μm, was zu einer großen Wahrscheinlichkeit für Kurzschlüsse führt, wenn es zu einer Delaminierung von Abschnitten der Kontaktpads 104, 116g, 116f und/oder 116e von Teststrukturen 118 gemäß dem Stand der Technik kommt.
  • Somit werden in der Technik verbesserte Teststrukturdesigns für Halbleiterbauelemente benötigt, die nicht zu Kurzschlüssen bei nachfolgenden Kapselungsprozessen führen.
  • Ausführungsformen der vorliegenden Erfindung liefern neue Teststrukturen, die Kontaktpads mit variierenden Breiten aufweisen. Die vertikalen Stapel von Kontaktpads der Teststrukturen enthalten Kontaktpads in mindestens jeder zweiten leitenden Materialschicht, die eine Breite oder weniger eines Sägeblatts oder eines Laserstrahls aufweisen, das oder der zum Vereinzeln der Chips verwendet wird, so dass die breiteren Kontaktpads in benachbarten leitenden Materialschichten nicht zu Kurzschlüssen führen.
  • Die vorliegende Erfindung wird bezüglich bevorzugter Ausführungsformen in spezifischen Kontexten beschrieben, nämlich Teststrukturen für integrierte Schaltungen und Halbleiterbauelemente. Ausführungsformen der Erfindung können jedoch auch auf andere Anwendungen angewendet werden, die beispielsweise von Teststrukturen profitieren würden.
  • 4 zeigt eine Draufsicht auf einen Halbleiterwafer 200 mit mehreren Chips 201 gemäß einer Ausführungsform der vorliegenden Erfindung. Der Wafer 200 ist allgemein in einer Draufsicht rund und kann Justiermerkmale wie etwa Einkerbungen oder gerade Kanten enthalten, nicht gezeigt. Der Wafer 200 enthält mehrere über eine obere Oberfläche hinweg ausgebildete Chips 201. Der Halbleiterwafer 200 wird hierin auch als ein Halbleiterbauelement bezeichnet, zum Beispiel vor der Vereinzelung.
  • Die Chips 201 des Halbleiterwafers 200 können von quadratischer oder rechteckiger Gestalt sein. Jeder Chip 201 enthält ein integriertes Schaltungsgebiet 203 (siehe 5), das eine Schaltungsanordnung und/oder elektrische Komponenten oder Elemente enthält. Das integrierte Schaltungsgebiet 203 weist ein inneres Gebiet des Chips 201 auf, das ein aktives Gebiet aufweist, zum Beispiel eine funktionierende Schaltungsanordnung enthaltend. Die Chips 201 werden hierin auch als integrierte Schaltungen oder Halbleiterbauelemente bezeichnet, zum Beispiel nach der Vereinzelung.
  • Nach der Fabrikation werden die mehreren Chips 201 von anderen Chips 201 auf dem Wafer 200 bei zwischen den Chips 201 angeordneten Ritzliniengebieten 202 getrennt. Die Ritzliniengebiete 202 befinden sich am Umfang der Chips 201, zum Beispiel im Ritzrahmen. Die Ritzliniengebiete 202 können beispielsweise eine Breite von etwa 40 μm bis 180 μm aufweisen, wenngleich alternativ die Ritzliniengebiete 202 andere Abmessungen aufweisen können.
  • Am Ende des Herstellungsprozesses kann eine Säge und/oder ein Laser dazu verwendet werden, die Chips 201 in den Ritzliniengebieten 202 zu vereinzeln, wodurch der Chip 201 vom benachbarten Chip 201 gelöst wird. Die Säge und/oder der Laser schneiden/schneidet den Wafer 200 in den Ritzliniengebieten 202. Die Vereinzelung der Chips 201 kann auch durch Laser-Dicing oder durch Laser-Ritzen, gefolgt von Säge-Dicing, ausgeführt werden, als Beispiele. Nach dem Vereinzelungsprozess kann jeder Chip 201 optional eine an einem Umfang davon angeordnete Rissverhinderungsstruktur 206 und einen Abschnitt einer Teststruktur 240 im Gebiet 210 enthalten, wie in 5 gezeigt. Der Chipzerlegungsprozess des Chips 201 kann Risse oder Delaminierungen innerhalb der BEOL-Dielektrikumsmaterialien (Back End of the Line) und anderer Materialien erzeugen, die in das innere Gebiet des Chips 201 vordringen und Chipausfälle verursachen. Somit kann in dem Design der integrierten Schaltung 201 ein Rissstopper oder eine Rissverhinderungsstruktur 206 enthalten sein.
  • 5 ist eine detailliertere Ansicht eines Abschnitts des in 4 gezeigten Wafers 200, die eine Draufsicht auf einen Chip 201 von 4 darstellt, der eine neuartige Teststruktur 240 enthält, und zwar vor der Vereinzelung gemäß einer Ausführungsform der vorliegenden Erfindung. Die Teststruktur 240 ist beispielsweise in mindestens zwei leitenden Materialschichten der integrierten Schaltung oder des Chips 201 ausgebildet. Die Teststruktur 240 kann bei einer optionalen Rissbarriere, einer Rissverhinderungsstruktur oder einem Rissstopper 206 ausgebildet sein, die oder der entlang dem Umfangsgebiet des Chips 201 ausgebildet ist, wie gezeigt. Die Teststruktur 240 ist zwischen der Kante jedes Chips 201 und dem inneren integrierten Schaltungsgebiet 203 der integrierten Schaltung 201 ausgebildet. Bei einigen Ausführungsformen ist die Teststruktur 240 zwischen der Rissbarriere 206 und dem, was nach der Vereinzelung die Kante des Chips 201 sein wird, ausgebildet.
  • 6 zeigt eine Querschnittsansicht der in 5 gezeigten Teststruktur 240. Die Teststruktur 240 weist eine leitende Struktur auf und ist bei dem Umfangsgebiet der integrierten Schaltungen 201 angeordnet. Die Teststruktur 240 enthält mindestens ein erstes Kontaktpad 242a, 242b, 242c, 242d und/oder 242e, das in einer ersten Materialschicht M2, M3, M5, M6 und/oder M7 in dem Ritzliniengebiet 202 des Halbleiterbauelements 200 angeordnet ist. Die Teststruktur 240 enthält auch mindestens ein zweites Kontaktpad 244a, 244b und/oder 244c, das in einer zweiten Materialschicht M1, M4 und/oder MX bei dem mindestens einen Kontaktpad 242a, 242b, 242c, 242d und/oder 242e in den ersten Materialschichten M2, M3, M5, M6 und/oder M7 angeordnet ist, wie gezeigt. Das mindestens eine erste Kontaktpad 242a, 242b, 242c, 242d und/oder 242e und das mindestens eine zweite Kontaktpad 244a, 244b und/oder 244c der Teststruktur 240 kann innerhalb von einer oder mehreren isolierenden Materialschichten 246a, 246b, 246c, 246d, 246e, 246f, 246g und/oder 246h ausgebildet sein, die über einem Werkstück 212 angeordnet sind, als Beispiel. Die isolierenden Materialschichten 246a, 246b, 246c, 246d, 246e, 246f, 246g und 246h werden hierin auch als isolierende Materialien bezeichnet.
  • Das mindestens eine erste Kontaktpad 242a, 242b, 242c, 242d und/oder 242e weist eine erste Breite oder Abmessung d2 oder d4 auf, und das mindestens eine zweite Kontaktpad 244a, 244b und/oder 244c weist eine zweite Breite d3 auf. Die zweite Breite d3 des mindestens einen zweiten Kontaktpad 244a, 244b und/oder 244c ist größer als die erste Breite d2 oder d4 des mindestens einen ersten Kontaktpad 242a, 242b, 242c, 242d und/oder 242e. Die zweite Breite d3 kann um etwa 5 μm oder mehr bei einigen Ausführungsformen größer sein als die erste Breite d2 oder d4, als Beispiel.
  • Das mindestens eine Kontaktpad 242a, 242b, 242c, 242d und/oder 242e kann eine erste Abmessung d2 aufweisen, die etwa eine Breite eines Sägeblatts und/oder Laserstrahls aufweisen kann, das oder der dazu verwendet wird, die mehreren Chips 201 bei einigen Ausführungsformen zu trennen, als Beispiel. Das mindestens eine erste Kontaktpad 242a, 242b, 242c, 242d und/oder 242e kann alternativ eine erste Breite oder Abmessung d4 aufweisen, die kleiner ist als eine Breite eines Sägeblatts und/oder Laserstrahls, das oder der dazu verwendet wird, die mehreren Chips 201 bei anderen Ausführungsformen zu trennen, als weiteres Beispiel. Die erste Breite d2 oder d4 des mindestens einen ersten Kontaktpads 242a, 242b, 242c, 242d und/oder 242e ist so ausgewählt, dass es sich um eine Abmessung derart handelt, dass, wenn die Chips 201 vereinzelt werden, das ganze mindestens eine erste Kontaktpad 242a, 242b, 242c, 242d und/oder 242e bei einigen Ausführungsformen vollständig von dem Chip 201 entfernt ist. Bei anderen Ausführungsformen ist die erste Breite d2 oder d4 des mindestens einen ersten Kontaktpad 242a, 242b, 242c, 242d und/oder 242e so ausgewählt, dass es eine Abmessung ist derart, dass, wenn die Chips 201 vereinzelt werden, im Wesentlichen alle des mindestens einen ersten Kontaktpad 242a, 242b, 242c, 242d und/oder 242e vollständig von dem Chip 201 entfernt sind.
  • Die optionale Rissverhinderungsstruktur 206 ist in 6 ausführlicher gezeigt. Die Rissverhinderungsstruktur 206 kann eine Metallstruktur aufweisen, die in einer oder mehreren Metallisierungsschichten M1, M2, M3, M4, M5, M6, M7, MX, V1, V2, V3, V4, V5, V6, V7 und VY des Halbleiterbauelements 200 ausgebildet ist. Die Teststruktur 240 kann beispielsweise in den gleichen Materialschichten ausgebildet sein, in denen die Rissverhinderungsstruktur 206 ausgebildet ist.
  • Die Teststruktur 240 ist bei einigen Ausführungsformen in zwei oder mehr Materialschichten der integrierten Schaltung 201 ausgebildet. Die Teststruktur 240 ist bei anderen Ausführungsformen in zwei oder mehr Leitungsschichten der integrierten Schaltung 201 ausgebildet. Bei der in 6 gezeigten Ausführungsform ist die Teststruktur 240 in acht Leitungsschichten M1, M2, M3, M4, M5, M6, M7 und MX ausgebildet; alternativ kann die Teststruktur 240 in nur zwei Leitungsschichten M1, M2, M3, M4, M5, M6, M7 oder MX ausgebildet sein. Beispielsweise kann die Teststruktur 240 ein in der Leitungsschicht M7 ausgebildetes einzelnes erstes Kontaktpad 242e und ein in der Leitungsschicht MX ausgebildetes einzelnes zweites Kontaktpad 244c aufweisen. Alternativ kann, als weiteres Beispiel, die Teststruktur 240 einen in der Leitungsschicht M2 ausgebildeten einzelnen ersten Kontaktpad 242a und einen in der Leitungsschicht M1 ausgebildeten einzelnen zweiten Kontaktpad 244a aufweisen. Die ersten Kontaktpads 242a, 242b, 242c, 242d und/oder 242e und die zweiten Kontaktpads 244a, 244b und/oder 244c können in jeder Leitungsschicht M1, M2, M3, M4, M5, M6, M7 und MX eines Halbleiterbauelements oder in nur einigen Leitungsschichten M1, M2, M3, M4, M5, M6, M7 und MX eines Halbleiterbauelements ausgebildet sein. Bei einigen Ausführungsformen ist mindestens ein erstes Kontaktpad 242a, 242b, 242c, 242d und/oder 242e zwischen jeweils zwei benachbarten zweiten Kontaktpads 244a, 244b und/oder 244c ausgebildet.
  • Optional können mehrere Vias 248a, 248b, 248c, 248d, 248e, 248f, 248g und 248h zwischen einigen oder allen der Leitungsschichten M1, M2, M3, M4, M5, M6, M7 und MX, in Via-Schichten V1, V2, V3, V4, V5, V6, V7 und VY ausgebildet sein, wie gezeigt. Die optionalen Vias 248a, 248b, 248c, 248d, 248e, 248f, 248g und 248h können dazu verwendet werden, die ersten Kontaktpads und die zweiten Kontaktpads 242a, 242b, 242c, 242d, 242e, 244a, 244b und/oder 244c miteinander zu koppeln und/oder die ersten Kontaktpads und die zweiten Kontaktpads 242a, 242b, 242c, 242d, 242e, 244a, 244b und/oder 244c an aktive Bereiche 249 des Werkstücks 212 zu koppeln. Die Vias 248a, 248b, 248c, 248d, 248e, 248f, 248g und 248h können die gleiche Größe wie anderweitig in den Viasschichten V1, V2, V3, V4, V5, V6, V7 und VY ausgebildete Vias aufweisen, als Beispiel. Alternativ können die Vias 248a, 248b, 248c, 248d, 248e, 248f, 248g und 248h eine andere Größe als an anderen Stellen des Halbleiterbauelements 201 innerhalb der Schichten V1, V2, V3, V4, V5, V6, V7 und VY ausgebildete Vias aufweisen. Die Vias 248a, 248b, 248c, 248d, 248e, 248f, 248g und 248h können bei einigen Ausführungsformen beispielsweise eine Mindeststrukturmerkmalsgröße des Halbleiterbauelements 201 aufweisen.
  • Die leitenden Schichten M1, M2, M3, M4, M5, M6, M7 und MX und die Via-Schichten V1, V2, V3, V4, V5, V6, V7 und VY können beispielsweise Metallisierungsschichten in einem Mehrebenen-Zwischenverbindungssystem des Halbleiterbauelements 201 aufweisen. Die Leitungen für das Halbleiterbauelement 201 können beispielsweise anderweitig auf dem Halbleiterbauelement 201 innerhalb der Leitungsschichten M1, M2, M3, M4, M5, M6, M7 und MX ausgebildet sein, nicht gezeigt. Auch Vias können beispielsweise anderweitig auf dem Halbleiterbauelement 201 in den Via-Schichten V1, V2, V3, V4, V5, V6, V7 und VY ausgebildet sein, nicht gezeigt.
  • Die Teststruktur 240 kann ausgebildet werden, indem zuerst ein Werkstück 212 bereitgestellt wird, wie in der Querschnittsansicht von 6 gezeigt. Das Werkstück 212 kann ein Halbleitersubstrat, einen Halbleiterbody oder einen Halbleiterwafer enthalten, der Silizium oder andere Halbleitermaterialien enthält, von einer Isolierschicht bedeckt, als Beispiel. Das Werkstück 212 kann auch andere aktive Komponenten oder Schaltungen enthalten, nicht gezeigt. Das Werkstück 212 kann beispielsweise Siliziumoxid über einkristallinem Silizium aufweisen. Das Werkstück 212 kann andere leitende Schichten oder andere Halbleiterelemente aufweisen, zum Beispiel Transistoren, Dioden usw. Anstelle von Silizium können beispielsweise Verbundhalbleiter, GaAs, InP, Si/Ge oder SiC verwendet werden. Das Werkstück 212 kann beispielsweise ein Silizium-auf-Isolator-(SOI-)Substrat aufweisen.
  • Nachdem aktive Bereiche 249 wie etwa Transistoren, Speicherbauelemente, andere Schaltungsanordnungen und Elemente oder Isolationsgebiete in dem Werkstück 212 ausgebildet sind, kann ein isolierendes Material 246a über dem Werkstück 212 ausgebildet werden, und optionale Vias 248a und zweite Kontaktpads 244a können unter Verwendung eines Damaszener-Prozesses in dem isolierenden Material 246a ausgebildet werden. Bei einem Einzel-Damaszener-Prozess wird ein Abschnitt eines isolierenden Materials 246a über dem Werkstück 212 abgeschieden. Das isolierende Material 246a kann ein dielektrisches Material wie etwa Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, Low-k-Materialien mit einer Dielektrizitätskonstante oder einem k-Wert von unter etwa 3,9, High-k-Materialien mit einer Dielektrizitätskonstante oder einem k-Wert von über etwa 3,9 oder mehrere Schichten, Liner und/oder Kombinationen davon aufweisen, als Beispiele, wenngleich auch andere Materialien verwendet werden können.
  • Das isolierende Material 246a kann für die Struktur für den Teststruktur-240-Abschnitt für die jeweilige Materialschicht (z. B. Vias 248a oder zweite Kontaktpads 244a) strukturiert werden. Das isolierende Material 246a wird unter Verwendung von Lithographie strukturiert (z. B. unter Verwendung von Energie und einer Lithographiemaske, um ein über dem isolierenden Material 246a abgeschiedenes lichtempfindliches Material zu strukturieren), wodurch Räume in dem isolierenden Material 246a ausgebildet werden. Ein leitendes Material wird über dem strukturierten isolierenden Material 246a abgeschieden, um die Räume in dem isolierenden Material 246a zu füllen. Das leitende Material kann Kupfer, Aluminium, andere Metalle und/oder einen oder mehr Liner oder Barrierenschichten aufweisen, als Beispiele. Überschüssige Abschnitte des leitenden Materials werden über der oberen Oberfläche eines Abschnitts des isolierenden Materials 246a unter Verwendung beispielsweise eines Ätzprozesses und/oder eines chemisch-mechanischen Polierprozesses (CMP) entfernt, wodurch die innerhalb des Abschnitts des isolierenden Materials 246a ausgebildeten Vias 248a zurückbleiben.
  • Mehrere Einzel-Damaszener-Prozesse können wiederholt werden, um die anderen Metallisierungsschichten M1, M2, M3, M4, M5, M6, M7, MX, V1, V2, V3, V4, V5, V6, V7 und VY innerhalb der isolierenden Materialien 246a bis 246h auszubilden, als Beispiel.
  • Alternativ können zwei benachbarte Metallisierungsschichten wie etwa beispielsweise leitende Materialschichten V1 und M1 in einer einzelnen isolierenden Materialschicht 246a unter Verwendung eines Doppel-Damaszener-Prozesses ausgebildet werden, um das mindestens eine zweite Kontaktpad 244a und die Vias 248a auszubilden. Bei einer Doppel-Damaszener Technik werden zwei Metallisierungsschichten V1 und M1 sofort innerhalb der isolierenden Materialschicht 246a ausgebildet, indem die isolierende Materialschicht 246a unter Verwendung von zwei Lithographiemasken und Lithographieprozessen strukturiert und dann die Strukturen in dem isolierenden Material 246a mit einem leitenden Material gefüllt werden. Die Doppel-Damaszener-Prozesse können ein Via-Zuerst sein, wobei eine Via-Ebene wie etwa V1 strukturiert wird, bevor eine Leitungsschicht wie etwa M1 strukturiert wird, oder Via-Zuletzt, wobei eine Leitungsschicht wie etwa M1 strukturiert wird, bevor eine Via-Ebene wie etwa V1 strukturiert wird, als Beispiele. Eine benachbarte Leitungsschicht wie etwa M1 und eine Via-Ebene wie etwa V1 können in einer einzelnen isolierenden Materialschicht 246a simultan mit einem einzelnen Füllprozess unter Verwendung eines Doppel-Damaszener-Prozesses ausgebildet werden, als Beispiel. Die anderen leitenden Materialschichten V2 und M2, V3 und M3, V4 und M4, V5 und M5, V6 und M6, V7 und M7 und/oder VY und MX, können unter Verwendung von Doppel-Damaszener-Prozessen analog ausgebildet werden.
  • Alternativ können mindestens ein erstes Kontaktpad 242a, 242b, 242c, 242d und/oder 242e, das mindestens eine zweite Kontaktpad 244a, 244b und/oder 244c und die optionalen Vias 248a, 248b, 248c, 248d, 248e, 248f, 248g und 248h unter Verwendung eines subtraktiven Ätzprozesses strukturiert werden, indem leitende Materialschichten sequentiell über dem Werkstück 212 abgeschieden und die leitenden Materialschichten strukturiert werden, um das mindestens eine erste Kontaktpad 242a, 242b, 242c, 242d und/oder 242e, das mindestens eine zweite Kontaktpad 244a, 244b und/oder 244c und die optionalen Vias 248a, 248b, 248c, 248d, 248e, 248f, 248g und 248h auszubilden und dann die isolierenden Materialien 246a, 246b, 246c, 246d, 246e, 246f, 246g und 246h zwischen den strukturierten leitenden Materialien auszubilden, als Beispiel.
  • Bei einigen Ausführungsformen weisen die unteren leitenden Materialschichten V1 bis V7 und M1 bis M7 Kupfer auf, und die oberen leitenden Materialschichten VY und MX können Aluminium aufweisen. In die oberen leitenden Materialschichten VY und MX Aluminium aufzunehmen, kann bei einigen Anwendungen beispielsweise für Passivierungszwecke vorteilhaft sein.
  • Bei einigen Ausführungsformen kann das mindestens eine zweite Kontaktpad 244a, 244b und/oder 244c über dem mindestens einen ersten Kontaktpad 242a, 242b, 242c, 242d und/oder 242e angeordnet sein. Bei anderen Ausführungsformen kann das mindestens eine erste Kontaktpad 242a, 242b, 242c, 242d und/oder 242e über dem mindestens einen zweiten Kontaktpad 244a, 244b und/oder 244c angeordnet sein.
  • Mehrere erste Kontaktpads 242a, 242b, 242c, 242d und/oder 242e und mehrere zweite Kontaktpads 244a, 244b und/oder 244c können entlang einer oder mehrerer Kanten eines Chips 201 angeordnet sein. Zwei oder mehr, dutzende oder fünfzig oder mehr erste und zweite Kontaktpads 242a, 242b, 242c, 242d, 242e, 244a, 244b und/oder 244c können vertikal entlang einer Kante eines Chips 201 gemäß einigen Ausführungsformen der vorliegenden Erfindung vertikal gestapelt sein. Die mehreren ersten Kontaktpads 242a, 242b, 242c, 242d und/oder 242e und mehrere zweite Kontaktpads 244a, 244b und/oder 244c können in einer einzelnen Reihe vertikal gestapelt sein, wie in der Draufsicht von 5 gezeigt, oder in mehreren Reihen in dem Ritzliniengebiet 202, als Beispiel.
  • Das mindestens eine zweite Kontaktpad 244a, 244b und/oder 244c kann eine Breite in einer Draufsicht (siehe 5) aufweisen, die eine Dimension d3 aufweist, und eine Länge, die eine Dimension d5 aufweist. Die Dimension d3 kann bei einigen Ausführungsformen etwa 40 μm bis 100 μm oder weniger aufweisen, oder die Dimension d3 kann bei anderen Ausführungsformen größer als etwa 100 μm sein, als Beispiel. Die Dimension d5 kann bei einigen Ausführungsformen etwa 40 μm bis 100 μm oder weniger aufweisen, oder die Dimension d5 kann bei anderen Ausführungsformen größer als etwa 100 μm sein, als Beispiel. Alternativ können die Dimensionen d3 und d5 andere Werte aufweisen.
  • Das mindestens eine erste Kontaktpad 242a, 242b, 242c, 242d und/oder 242e kann in einer Draufsicht eine Breite aufweisen, die eine Dimension d2 oder d4 aufweist, und eine Länge, die eine Dimension d5 aufweist. Die Dimension d2 oder d4 kann bei einigen Ausführungsformen etwa 10 μm bis 30 μm oder weniger aufweisen, oder die Dimension d2 oder d4 kann bei anderen Ausführungsformen größer als etwa 30 μm sein, als Beispiel.
  • Alternativ können die Dimensionen d2 oder d4 andere Werte aufweisen. Die Breite d2 oder d4 des mindestens einen ersten Kontaktpads 242a, 242b, 242c, 242d und/oder 242e kann je nach der Breite des Sägeblatts und/oder des Laserstrahls variieren, das oder der zum Vereinzeln der Chips 201 verwendet werden soll, als Beispiel. Falls das Werkstück 212 unter Verwendung eines Schleifprozesses verdünnt werden soll, wird beispielsweise ein dünneres Sägeblatt benötigt, und die Breite des mindestens einen ersten Kontaktpad 242a, 242b, 242c, 242d und/oder 242e kann reduziert werden.
  • Das Halbleiterbauelement 201 und die Teststruktur 240 können weniger oder eine größere Anzahl von Via-Schichten V1 bis VY und Leitungsschichten M1 bis MX als die in 6 gezeigte Anzahl aufweisen, als Beispiel. Die Via-Schichten V1 bis VY und die Leitungsschichten M1 bis MX werden hierin beispielsweise auch als Metallisierungsschichten oder leitende Materialschichten bezeichnet.
  • Vor der Vereinzelung des Wafers 200 kann die Teststruktur 240 beispielsweise unter Verwendung eines Ohmmeters, eines Voltmeters, eines Amperemeters, eines Oszilloskops oder anderer Testinstrumente getestet werden, indem beispielsweise das obere mindestens eine zweite Kontaktpad 244c mit Testsonden oder -nadeln angetastet wird, nicht gezeigt. Während der Herstellung des Halbleiterbauelements 200 können auch die mindestens einen zweiten Kontaktpads 244a und 244b in anderen leitenden Materialschichten M1 und M4 zum Testen angetastet werden, um Tests durchzuführen, während das Halbleiterbauelement 200 hergestellt wird, als Beispiel.
  • 7 zeigt eine Querschnittsansicht des in 6 gezeigten Halbleiterbauelements 200 nach der Vereinzelung des Wafers 200, um die mehreren Chips 201 auszubilden. Ein Abschnitt der Teststruktur 240 ist bei einem Umfang der integrierten Schaltung 201 angeordnet, zum Beispiel im Gebiet 210. Der in der integrierten Schaltung 201 im Gebiet 210 zurückbleibende Abschnitt der Teststruktur 240 weist einen Abschnitt des mindestens einen zweiten Kontaktpads 244a, 244b und/oder 244c auf, der in leitenden Materialschichten M1, M4 und/oder MX angeordnet ist. Bei einigen Ausführungsformen wird, wie gezeigt, nach dem Vereinzelungsprozess kein Abschnitt eines mindestens einen ersten Kontaktpad 242a, 242b, 242c, 242d und/oder 242e in leitende Materialschichten M2, M3, M5, M6 und/oder M7 angeordnet gelassen.
  • Die Abschnitte der zweiten Kontaktpads 244a, 244b und/oder 244c der Teststruktur 240, die nach dem Vereinzelungsprozess in Gebieten 210 verbleiben, können in einer Draufsicht für jedes in dem Ritzgebiet 202 ausgebildete zweite Kontaktpad 244a, 244b und/oder 244c die Gestalt eines Rechtecks oder Quadrats aufweisen, als Beispiel.
  • 8 ist eine Draufsicht auf eine Teststruktur 240 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Um die Menge an Metall oder leitendem Material in der Teststruktur 240 zu reduzieren, weisen die Kanten der zweiten Kontaktpads 244a, 244b und/oder 244c in einer Draufsicht „Finger” oder mit Fahnen versehene Gebiete 252 auf. Die mit Fahnen versehenen Gebiete 252 der zweiten Kontaktpads 244a, 244b und/oder 244c sind durch ausgenommene Gebiete 254 voneinander getrennt. Die zweiten Kontaktpads 244a, 244b und/oder 244c können mehrere mit Fahnen versehene Gebiete 252 aufweisen, die sich an einer Kante der ersten Kontaktpads 242a, 242b, 242c, 242d und/oder 242e vorbei erstrecken. Die mit Fahnen versehenen Gebiete 252 reduzieren die Größe des Metalls, das nach dem Vereinzelungsprozess in der Teststruktur 240 in Gebieten 210 zurückbleibt, und reduzieren weiterhin die Wahrscheinlichkeit, dass Kurzschlüsse zu einer Umverdrahtungsschicht eines Kapselungssystems für die integrierte Schaltung 201 entstehen.
  • Die Abschnitte der zweiten Kontaktpads 244a, 244b und/oder 244c der Teststruktur 240, die in Gebieten 210 nach dem Vereinzelungsprozess verbleiben, können bei dieser Ausführungsform in einer Draufsicht für jedes in dem Ritzgebiet 202 ausgebildete zweite Kontaktpad 244a, 244b und/oder 244c die Gestalt von mehreren rechteckigen oder quadratischen Gestalten aufweisen, als Beispiel.
  • Ausführungsformen der vorliegenden Erfindung enthalten Teststrukturen 240 für integrierte Schaltungen 201, Verfahren zum Ausbilden von Teststrukturen 240, die Teststrukturen 240 aufweisende Halbleiterbauelemente 200 und Verfahren zum Herstellen von die hierin beschriebenen Teststrukturen 240 enthaltenden Halbleiterbauelementen 200. Ausführungsformen der vorliegenden Erfindung beinhalten auch die Halbleiterbauelemente 200 enthaltende gekapselte integrierte Schaltungen und hierin beschriebene integrierte Schaltungen 201.
  • Beispielsweise zeigt 9 eine Querschnittsansicht einer gekapselten integrierten Schaltung 260, die eine integrierte Schaltung 201 mit einem Abschnitt einer neuartigen Teststruktur 240 in Gebieten 210 einer Ausführungsform der vorliegenden Erfindung zeigt. Die gekapselte integrierte Schaltung 260 kann ein eWLP aufweisen, das eine Umverdrahtungsschicht 262 mit einer Metallisierung 220 enthält, die dafür ausgelegt ist, Abschnitte der integrierten Schaltung 201 an Lötkugeln 264 der gekapselten integrierten Schaltung 260 zu koppeln. Ein Kapselungsmaterial 222 ist, wie gezeigt, über der integrierten Schaltung 201 und der Umverdrahtungsschicht 262 angeordnet. Weil kein Abschnitt des mindestens einen ersten Kontaktpad 242a, 242b, 242c, 242d und 242e (siehe 6) der Teststruktur 240 in der integrierten Schaltung 201 verbleibt, werden vorteilhafterweise Kurzschlüsse zwischen der Teststruktur 240 und der Umverdrahtungsschicht 262 verhindert oder vermieden.
  • Ausführungsformen der vorliegenden Erfindung beinhalten auch Verfahren zum Testen von Halbleiterbauelementen 200 und 201 unter Verwendung der hierin beschriebenen neuartigen Teststrukturen 240. Bei einigen Ausführungsformen beinhaltet ein Verfahren zum Testen eines Halbleiterbauelements 200 das Bereitstellen eines die Teststrukturen 240 enthaltenden Halbleiterbauelements 200 und das Testen eines Parameters der integrierten Schaltungen 201 durch Herstellen eines elektrischen Kontakts zu einem mindestens einen zweiten Kontaktpad 244a, 244b und/oder 244c der Teststrukturen 240. Das mindestens eine erste Kontaktpad 242a, 242b, 242c, 242d oder 242e oder das mindestens eine zweite Kontaktpad 244a, 244b oder 244c kann bei einigen Ausführungsformen zum Beispiel durch optionale Vias 248a, 248b, 248c, 248d, 248e, 248f, 248g und/oder 248h an einen aktiven Bereich 249 der integrierten Schaltungen 201 gekoppelt sein. Das Testen des Parameters der integrierten Schaltungen 201 kann das Testen eines elektrischen Parameters der integrierten Schaltungen 201 oder das Testen auf ein Vorliegen von Rissen in den integrierten Schaltungen 201 beinhalten, als Beispiele.
  • Die neuartigen Teststrukturen 240 können innerhalb der Metallisierungsschichten V1 bis VY und M1 bis MX eines Halbleiterbauelements 200 ausgebildet werden und können unter Verwendung der gleichen Lithographiemasken und Lithographieprozesse ausgebildet werden, wie sie zum Ausbilden der Leitungen und Vias für die Halbleiterbauelemente 200 und 201 verwendet werden, als Beispiel. Somit werden vorteilhafterweise keine zusätzlichen Lithographiemasken oder Lithographieschritte benötigt, um die neuartigen Teststrukturen 240 gemäß einiger Ausführungsformen der vorliegenden Erfindung herzustellen. Die Struktur für die Teststrukturen 240 kann beispielsweise in existierenden Maskensätzen für Halbleiterbauelemente 200 und 201 enthalten sein.
  • Die Teststrukturen 240 sind Opferstrukturen, die zum Testen von Halbleiterbauelementen 200 in verschiedenen Stadien während des Herstellungsprozesses verwendet werden. Die Teststrukturen 240 können unter Verwendung von Damaszener-Prozessen, Doppel-Damaszener-Prozessen, Mehrfach-Damaszener-Prozessen, subtraktiven Ätzprozessen oder Kombinationen davon ausgebildet werden, als Beispiele. Die Teststrukturen 240 können beispielsweise in jeder Metallisierungsschicht V1 bis VY und M1 bis MX eines Halbleiterbauelements 200 oder in einigen der Metallisierungsschichten ausgebildet werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung können die Teststrukturen 240 während der Ausbildung von Metallisierungsschichten wie etwa Via-Schichten V1 bis VY und Leitungsschichten M1 bis MX ausgebildet werden. Alternativ können die hierin beschriebenen Teststrukturen 240 nach der Fabrikation der anderen Materialschichten der integrierten Schaltungen 201 ausgebildet werden.
  • Zu Vorteilen von Ausführungsformen der Erfindung zählt das Bereitstellen neuartiger Teststrukturen 240, durch die ein Testen der Halbleiterbauelemente 200 oder 201 bereitgestellt wird, ohne Kurzschlüsse zu Umverdrahtungsschichten 262 von Kapselungssystemen für Halbleiterbauelemente 201 zu riskieren. Die Teststrukturen 240 können leicht in existierende Herstellungsprozessflüsse und Halbleiterbauelementdesigns implementiert werden.
  • Bei einigen Ausführungsformen können die Teststrukturen 240 bei Rissbarrierenstrukturen 206 ausgebildet sein. Bei anderen Ausführungsformen können beispielsweise die Rissbarrierenstrukturen 206 nicht in den Halbleiterbauelementen 200 enthalten sein.
  • Wenngleich Ausführungsformen der vorliegenden Erfindung und ihre Vorteile ausführlich beschrieben worden sind, versteht sich, dass verschiedene Änderungen, Substitutionen und Abänderungen daran vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Beispielsweise versteht der Fachmann ohne weiteres, dass viele der hierin beschriebenen Merkmale, Funktionen, Prozesse und Materialien variiert werden können und dennoch innerhalb des Schutzbereichs der vorliegenden Erfindung bleiben. Zudem soll der Schutzbereich der vorliegenden Anmeldung nicht auf die besonderen Ausführungsformen des Prozesses, der Maschine, Herstellung, Materiezusammensetzung, Mittel, Verfahren und Schritte beschränkt sein, die in der Spezifikation beschrieben sind. Wie der Durchschnittsfachmann ohne weiteres anhand der Offenbarung der vorliegenden Erfindung erkennt, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte, die gegenwärtig existieren oder später zu entwickeln sind, die im Wesentlichen die gleiche Funktion ausführen oder im Wesentlichen das gleiche Ergebnis wie die hierin beschriebenen entsprechenden Ausführungsformen erzielen, verwendet werden. Dementsprechend sollen die beigefügten Ansprüche innerhalb ihres Schutzbereichs solche Prozesse, Maschinen, Herstellung, Materiezusammensetzungen, Mittel, Verfahren oder Schritte beinhalten.

Claims (25)

  1. Teststruktur (240) für ein Halbleiterbauelement (200), wobei die Teststruktur (240) Folgendes aufweist: mindestens ein in einer ersten Materialschicht (M2, M3, M5, M6, M7) in einem Ritzliniengebiet (202) des Halbleiterbauelements (200) angeordnetes erstes Kontaktpad (242a, 242b, 242c, 242d, 242e), wobei das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) eine erste Breite (d2, d4) aufweist; und mindestens ein in einer zweiten Materialschicht (M1, M4, MX) bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) in der ersten Materialschicht (M2, M3, M5, M6, M7) angeordnetes zweites Kontaktpad (244a, 244b, 244c), wobei das mindestens eine zweite Kontaktpad (244a, 244b, 244c) eine zweite Breite (d3) aufweist, wobei die zweite Breite (d3) größer ist als die erste Breite (d2, d4).
  2. Teststruktur (240) nach Anspruch 1, wobei die erste Breite (d2, d4) etwa eine Breite oder weniger eines Sägeblatts und/oder Laserstrahls zum Trennen von mehreren Chips (201) des Halbleiterbauelements (200) aufweist.
  3. Teststruktur (240) nach Anspruch 1 oder 2, wobei die erste Materialschicht (M2, M3, M5, M6, M7) eine erste leitende Materialschicht (M2, M3, M5, M6, M7) des Halbleiterbauelements (200) aufweist und wobei die zweite Materialschicht (M1, M4, MX) eine zweite leitende Materialschicht (M1, M4, MX) des Halbleiterbauelements (200) aufweist.
  4. Teststruktur (240) nach einem der Ansprüche 1 bis 3, ferner aufweisend: mindestens ein drittes Kontaktpad, das bei dem mindestens einen zweiten Kontaktpad (244a, 244b, 244c) angeordnet ist, wobei das mindestens eine dritte Kontaktpad die erste Breite (d2, d4) aufweist.
  5. Teststruktur (240) nach Anspruch 4, ferner aufweisend: mindestens ein viertes Kontaktpad, das bei dem mindestens einen dritten Kontaktpad angeordnet ist, wobei das mindestens eine vierte Kontaktpad die zweite Breite (d3) aufweist.
  6. Teststruktur (240) nach Anspruch 5, wobei das mindestens eine zweite Kontaktpad über dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) angeordnet ist, wobei das mindestens eine dritte Kontaktpad über dem mindestens einen zweiten Kontaktpad (244a, 244b, 244c) angeordnet ist, wobei das mindestens eine vierte Kontaktpad über dem mindestens einen dritten Kontaktpad angeordnet ist.
  7. Teststruktur (240) nach einem der Ansprüche 1 bis 6, ferner aufweisend: mindestens ein drittes Kontaktpad, das bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) angeordnet ist, wobei das mindestens eine dritte Kontaktpad die zweite Breite (d3) aufweist.
  8. Verfahren zum Ausbilden einer Teststruktur (240) eines Halbleiterbauelements (200), wobei das Verfahren Folgendes aufweist: Ausbilden mindestens eines ersten Kontaktpads (242a, 242b, 242c, 242d, 242e) in einer ersten Materialschicht (M2, M3, M5, M6, M7) in einem Ritzliniengebiet (202) zwischen mehreren Chips (201) des Halbleiterbauelements (200), wobei das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) eine erste Breite (d2, d4) aufweist; und Ausbilden von mindestens einem zweiten Kontaktpad (244a, 244b, 244c) in einer zweiten Materialschicht (M1, M4, MX) bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) in der ersten Materialschicht (M2, M3, M5, M6, M7), wobei das mindestens eine zweite Kontaktpad (244a, 244b, 244c) eine zweite Breite (d3) aufweist, wobei die zweite Breite (d3) größer ist als die erste Breite (d2, d4).
  9. Verfahren nach Anspruch 8, wobei das Ausbilden der Teststruktur (240) das Ausbilden des mindestens einen ersten Kontaktpads (242a, 242b, 242c, 242d, 242e) und das Ausbilden des mindestens einen zweiten Kontaktpads (244a, 244b, 244c) bei einer Rissverhinderungsstruktur (206) von mindestens einem der mehreren Chips (201) aufweist.
  10. Verfahren nach Anspruch 8 oder 9, wobei das Ausbilden der Teststruktur (240) das Ausbilden der Teststruktur (240) zwischen zwei Rissverhinderungsstrukturen (206) des Halbleiterbauelements (200) aufweist.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das Ausbilden des mindestens einen zweiten Kontaktpads (244a, 244b, 244c) das Ausbilden von mindestens einem zweiten Kontaktpad (244a, 244b, 244c) aufweist, das mehrere mit Fahnen versehene Gebiete aufweist, die sich an einer Kante des mindestens einen ersten Kontaktpads (242a, 242b, 242c, 242d, 242e) vorbei erstrecken.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Ausbilden der Teststruktur (240) ferner das Ausbilden von mehreren Vias zwischen dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) und dem mindestens einen zweiten Kontaktpad (244a, 244b, 244c) aufweist.
  13. Halbleiterbauelement (200), aufweisend: eine integrierte Schaltung und einen Abschnitt einer Teststruktur (240), bei einem Umfang der integrierten Schaltung angeordnet, wobei der Abschnitt der Teststruktur (240) einen Abschnitt von mindestens einem ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) aufweist, das in einer ersten leitenden Materialschicht (M2, M3, M5, M6, M7) angeordnet ist, wobei kein Abschnitt von einem mindestens einen zweiten Kontaktpad (244a, 244b, 244c) in einer zweiten leitenden Materialschicht (M1, M4, MX) bei der ersten leitenden Materialschicht (M2, M3, M5, M6, M7) angeordnet ist.
  14. Halbleiterbauelement (200) nach Anspruch 13, wobei der Abschnitt des mindestens einen ersten Kontaktpads (242a, 242b, 242c, 242d, 242e) eine rechteckige oder quadratische Gestalt aufweist.
  15. Halbleiterbauelement (200) nach Anspruch 13 oder 14, wobei der Abschnitt des mindestens einen ersten Kontaktpads (242a, 242b, 242c, 242d, 242e) mehrere rechteckige oder quadratische Gestalten aufweist.
  16. Halbleiterbauelement (200) nach einem der Ansprüche 13 bis 15, wobei der Abschnitt der Teststruktur (240) ferner einen Abschnitt von mindestens einem dritten Kontaktpad aufweist, wobei der Abschnitt des mindestens einen dritten Kontaktpad in einer dritten leitenden Materialschicht angeordnet ist, die um mindestens eine zweite leitende Materialschicht (M1, M4, MX) von der ersten leitenden Materialschicht (M2, M3, M5, M6, M7) weg in einem Abstand angeordnet ist.
  17. Gekapselte integrierte Schaltung mit einem Halbleiterbauelement (200) nach einem der Ansprüche 13 bis 16.
  18. Gekapselte integrierte Schaltung nach Anspruch 17, wobei die gekapselte integrierte Schaltung eine elektrisch an das Halbleiterbauelement (200) gekoppelte Umverdrahtungsschicht enthält.
  19. Verfahren zum Herstellen eines Halbleiterbauelements (200), wobei das Verfahren Folgendes aufweist: Ausbilden mehrerer integrierter Schaltungen (201) über einem Werkstück und Ausbilden mindestens einer Teststruktur (240) bei einem Umfang der mehreren integrierten Schaltungen (201) auf einer Ritzlinie (202), wobei die mindestens eine Teststruktur (240) mindestens ein erstes Kontaktpad (242a, 242b, 242c, 242d, 242e) und mindestens ein zweites Kontaktpad (244a, 244b, 244c) bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) aufweist, wobei das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) eine erste Breite (d2, d4) aufweist, wobei das mindestens eine zweite Kontaktpad (244a, 244b, 244c) eine zweite Breite (d3) aufweist, wobei die zweite Breite (d3) größer ist als die erste Breite (d2, d4).
  20. Verfahren nach Anspruch 19, ferner aufweisend: das Vereinzeln der mehreren integrierten Schaltungen (201), wobei nach dem Vereinzeln der mehreren integrierten Schaltungen (201) ein Abschnitt des mindestens einen ersten Kontaktpads (242a, 242b, 242c, 242d, 242e) in den mehreren integrierten Schaltungen (201) zurückbleibt und kein Abschnitt des mindestens einen zweiten Kontaktpads (244a, 244b, 244c) in den mehreren integrierten Schaltungen (201) zurückbleibt.
  21. Verfahren nach Anspruch 19 oder 20, wobei das Ausbildender mindestens einen Teststruktur (240) das Ausbilden mindestens einer Teststruktur (240) aufweist, die mehrere vertikal gestapelte, mindestens ein zweites Kontaktpads aufweist, wobei mindestens eine Leitungsschicht zwischen jedem von zwei des mindestens einen zweiten Kontaktpads (244a, 244b, 244c) angeordnet ist.
  22. Verfahren nach einem der Ansprüche 19 bis 21, wobei das Ausbilden der mindestens einen Teststruktur (240) das Ausbilden des mindestens einen ersten Kontaktpads (242a, 242b, 242c, 242d, 242e) Oder des mindestens einen zweiten Kontaktpads (244a, 244b, 244c) unter Verwendung eines Einzel-Damaszener-Prozesses, eines Doppel-Damaszener-Prozesses, eines Mehrfach-Damaszener-Prozesses, eines subtraktiven Ätzprozesses oder von Kombinationen davon aufweist.
  23. Verfahren nach einem der Ansprüche 19 bis 22, wobei das Ausbilden der mindestens einen Teststruktur (240) das Ausbilden des mindestens einen ersten Kontaktpads (242a, 242b, 242c, 242d, 242e) oder das Ausbilden des mindestens einen zweiten Kontaktpads (244a, 244b, 244c) während der Fabrikation von anderen Materialschichten der mehreren integrierten Schaltungen oder nach der Fabrikation von anderen Materialschichten der mehreren integrierten Schaltungen (201) aufweist.
  24. Verfahren zum Testen eines Halbleiterbauelements (200), wobei das Verfahren Folgendes aufweist: Bereitstellen des Halbleiterbauelements (200), wobei das Halbleiterbauelement (200) mindestens eine Teststruktur (240) bei einem Umfang von mehreren integrierten Schaltungen (201) auf einer Ritzlinie (202) aufweist, wobei die mindestens eine Teststruktur (240) mindestens ein erstes Kontaktpad (242a, 242b, 242c, 242d, 242e) und mindestens ein zweites Kontaktpad (244a, 244b, 244c), das bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) angeordnet ist, aufweist, wobei das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) eine erste Breite (d2, d4) aufweist und in einer ersten Materialschicht (M2, M3, M5, M6, M7) angeordnet ist, wobei das mindestens eine zweite Kontaktpad (244a, 244b, 244c) eine zweite Breite (d3) aufweist und in einer zweiten Materialschicht (M1, M4, MX) angeordnet ist, wobei die zweite Breite (d3) größer ist als die erste Breite (d2, d4); und Testen eines Parameters von mindestens einem der mehreren integrierten Schaltungen (201) durch Herstellen eines elektrischen Kontakts zu einem mindestens einem zweiten Kontaktpad (244a, 244b, 244c) der mindestens einen Teststruktur (240).
  25. Verfahren nach Anspruch 24, wobei das Bereitstellen des Halbleiterbauelements (200) das Bereitstellen eines Halbleiterbauelements (200) aufweist, wobei das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) oder das mindestens eine zweite Kontaktpad (244a, 244b, 244c) an einen aktiven Bereich des mindestens einen der mehreren integrierten Schaltungen (201) gekoppelt ist oder wobei das Testen des Parameters der mindestens einen der mehreren integrierten Schaltungen (201) das Testen eines elektrischen Parameters der mindestens einen integrierten Schaltung (201) oder das Testen auf eine Anwesenheit von Rissen in der mindestens einen integrierten Schaltung (201) aufweist.
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