CN102651350A - 晶片封装体 - Google Patents

Abstract

本发明提供一种晶片封装体，包括：一半导体基底，具有一元件区以及一与元件区相邻的非元件区；一封装层，设置于半导体基底之上；一间隔层，设置于半导体基底与封装层之间，且围绕元件区与非元件区；一环状结构，设置于半导体基底之上以及封装层之下，并位于间隔层与元件区之间，且围绕一部分的非元件区；以及一辅助图案，包含设置于间隔层或环状结构中的中空图案、或设置于间隔层与元件区之间的实体图案、或前述的组合。本发明能够增加晶片封装体的可靠度。

Description

晶片封装体

技术领域

本发明有关于一种晶片封装技术，特别有关于一种晶片封装体。

背景技术

目前业界针对晶片的封装已发展出一种晶圆级封装技术，半导体晶圆通常与玻璃基板接合在一起，并在半导体晶圆与玻璃基板之间设置间隔层。于晶圆级封装体完成之后，在各晶片之间进行切割步骤，以形成晶片封装体。

由于半导体基底、间隔层与玻璃基板的膨胀系数不同，若间隔层无法与半导体基底/玻璃基板紧密结合，将影响到封装体的可靠度，甚至导致半导体基底、间隔层与玻璃基板之间会产生脱层的现象，使得水气及空气进入晶片封装体，导致现有的晶片封装体发生电性不良。

因此，业界亟需一种晶片封装体，其可以克服上述问题，以增加晶片封装体的可靠度。

发明内容

本发明一实施例提供一种晶片封装体，包括：一半导体基底，具有一元件区以及一与元件区相邻的非元件区；一封装层，设置于半导体基底之上；一间隔层，设置于半导体基底与封装层之间，且围绕元件区与非元件区；一环状结构，设置于半导体基底之上以及封装层之下，并位于间隔层与元件区之间，且围绕一部分的非元件区；以及一辅助图案，包含设置于间隔层或环状结构中的中空图案、或设置于间隔层与元件区之间的实体图案、或前述的组合。

本发明所述的晶片封装体，其中该环状结构具有二个彼此分离的开口。

本发明所述的晶片封装体，还包括：至少一第二环状结构，设置于该半导体基底之上以及该封装层之下，并位于该间隔层与该元件区之间，且围绕另一部分的该非元件区。

本发明所述的晶片封装体，其中该中空图案包含圆形、半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述的组合。

本发明所述的晶片封装体，其中该实体图案包含圆形、半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述的组合。

本发明所述的晶片封装体，其中该实体图案包含多个分离的柱状结构、一围绕该元件区的连续图案或一具有中空结构的连续图案。

本发明所述的晶片封装体，其中该半导体基底、该封装层以及该间隔层之间围出一腔室，该连续图案将该腔室分割成一第一腔体与一第二腔体，并围绕该第一腔体，且该连续图案具有至少一通孔连通该第一腔体与该第二腔体。

本发明所述的晶片封装体，其中该通孔邻近该封装层。

本发明所述的晶片封装体，其中该通孔邻近该半导体基底。

本发明所述的晶片封装体，其中该半导体基底、该封装层以及该间隔层之间围出一腔室，该连续图案与该环状结构将该腔室分割成一第一腔体、一第二腔体与一第三腔体，其中该连续图案环绕该第一腔体，该环状结构环绕该第二腔体，该第三腔体位于该连续图案、该环状结构以及该间隔层的任两者之间，且该连续图案具有至少一第一通孔连通该第一腔体与该第三腔体，该环状结构具有至少一第二通孔连通该第二腔体与该第三腔体。

本发明所述的晶片封装体，其中该半导体基底、该封装层以及该间隔层之间围出一腔室，该环状结构将该腔室分割成一第三腔体与一第四腔体，并围绕该第三腔体，且该环状结构具有至少一通孔连通该第三腔体与该第四腔体。

本发明所述的晶片封装体，其中该实体图案在该元件区周围具有不对称的图案密度。

本发明所述的晶片封装体，还包括一设置于该间隔层与该半导体基底之间或设置于该间隔层与该封装层之间的粘着层，且该粘着层至少一部分填入该中空图案。

本发明所述的晶片封装体，其中该间隔层的材质包括一感光绝缘材料。

本发明所述的晶片封装体，其中该间隔层与该辅助图案为相同材料。

本发明所述的晶片封装体，该半导体基底还包括：一周边接垫区，围绕该元件区；以及多个导电垫，设置于该周边接垫区上。

本发明所述的晶片封装体，还包括：一导通孔，设置于该半导体基底的一表面上，且暴露出该导电垫；一绝缘层，设置于该半导体基底的该表面上，且延伸至该导通孔的侧壁上；一导线层，设置于该绝缘层上，且延伸至该导通孔的底部与该导电垫电性连接；一保护层，覆盖该导线层与该绝缘层，且具有一开口露出该导线层；以及一导电凸块，设置于该保护层的该开口中，且与该导线层电性连接。

本发明所述的晶片封装体，其中该实体图案包括至少一条状图案，该条状图案横跨一由该间隔层所围绕出的区域。

本发明所述的晶片封装体，其中该实体图案包括多个柱状结构，所述柱状结构沿着一条横跨一由该间隔层所围绕出的区域的线而排列。

本发明所述的晶片封装体，其中该环状结构呈圆形、半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述的组合。

本发明能够增加晶片封装体的可靠度。

附图说明

图1～图7显示本发明数种实施例的晶片封装体。

图8～图12为一系列剖面图，用以说明本发明实施例的制作晶片封装体的流程。

图13～图14显示本发明另一实施例的晶片封装体。

图15至图18绘示本发明多个实施例的具有不同实体图案的晶片封装体的示意图。

图19A绘示本发明一实施例的晶片封装体的俯视图。

图19B绘示图19A的晶片封装体的沿I-I’线段的剖面图。

图20绘示本发明一实施例的晶片封装体的俯视图。

图21绘示本发明一实施例的晶片封装体的俯视图。

图22绘示本发明一实施例的晶片封装体的俯视图。

图23绘示本发明另一实施例的晶片封装体的俯视图。

图24A绘示本发明一实施例的晶片封装体的俯视图。

图24B绘示图24A的晶片封装体的沿I-I线段的剖面图。

图25A绘示本发明一实施例的晶片封装体的俯视图。

图25B绘示图25A的晶片封装体的沿I-I’线段的剖面图。

图26A绘示本发明一实施例的晶片封装体的俯视图。

图26B绘示图26A的晶片封装体的沿I-I’线段的剖面图。

附图中符号的简单说明如下：

100：半导体基底；100A：元件区；100B：周边接垫区；100C：区域；100D：非元件区；SL：切割道；101：正面；102：背面；103：金属层间介电层；104：导电垫；106：密封环；108：间隔材料涂膜；109a、109b、109c、109d：侧边；110：间隔层；111A、111E：中空图案；111B、111C、111D、111F、111G、111H、111I：实体图案；1111：中空结构；112：粘着层；114：封装层；116：空腔；117：微透镜阵列；118：导通孔；120：绝缘层；122：导线层；124：保护层；126：保护层开口；128：导电凸块；1900、2000、2100、2200、2400、2500、2600：晶片封装体；1901、2401、2501、2601：腔室；1910、2010、2120、2510、2620：环状结构；2012、2014：开口；2016：条状结构；2020、2410、2610：连续图案；2401A、2401B、2501A、2501B、2601A、2601B、2601C：腔体；2412、2512、2612、2622：通孔；SL：切割道；B、B1、B2、B3：条状图案；P：柱状结构。

具体实施方式

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

以下以实施例并配合图式详细说明本发明，在图式或说明书描述中，相似或相同的部分使用相同的图号。且在图式中，实施例的形状或是厚度可扩大，以简化或是方便标示。再者，图式中各元件的部分将以描述说明，值得注意的是，图中未绘示或描述的元件，为所属技术领域中普通技术人员所知的形式。另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。

本发明以一制作影像感测元件封装体(image sensorpackage)的实施例作为说明。然而，可以了解的是，在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digitalor analog circuits)等集成电路的电子元件(electroniccomponents)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical System；MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package；WSP)制程对影像感测元件、发光二极管(light-emitting diodes；LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surfaceacoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。

其中上述晶圆级封装制程主要指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。

本发明的实施例主要通过辅助图案的设置来降低间隔层与封装层/半导体晶圆间的应力，及/或增加对空腔(cavity)的支撑力。以下将配合图1～14对本发明的较佳实施例作详细说明。

请参阅图1，其显示本发明一实施例的晶片封装体的剖面示意图。半导体基底100例如由包含晶片的半导体晶圆分割而来，半导体基底100可分为元件区100A和围绕元件区100A的周边接垫区100B。元件区100A中具有半导体元件，例如影像感测器元件或是微机电结构。在本实施例中，元件区100A上形成有微透镜阵列(micro lens array)117，以利于影像感测元件接收光线，此时元件区100A亦可视为影像感测区。

在半导体基底100的周边接垫区100B上具有多个导电垫104以及密封环106，导电垫104例如为接合垫(bonding pad)，可通过金属连线(未绘出)连接至晶片内部，密封环106位于最外侧，可以防止半导体晶圆于切割制程中产生的裂缝延伸至晶片内，密封环106并不与晶片内部产生电性连接。

半导体基底100的背面102具有一导通孔118暴露出导电垫104。一绝缘层120设置于半导体基底的背面102上，且延伸至导通孔118的侧壁上。一导线层122设置于绝缘层120上，且延伸至导通孔118的底部与导电垫104电性连接。一保护层124覆盖导线层122与绝缘层120，保护层124具有一开口126暴露出部分的导线层122。一导电凸块128设置于保护层124的开口126中与导线层122电性连接。

半导体基底100的正面101与一封装层114接合，且两者之间设置有一间隔层110。间隔层110围绕元件区100A以在半导体基底100与封装层114之间定义一空腔(cavity)116。封装层114可以是透明基底，例如玻璃、石英(quartz)、蛋白石(opal)、塑胶或其它任何可供光线进出的透明基板。也可以选择性地形成滤光片(filter)及/或抗反射层(anti-reflective layer)于封装层114上。在非感光元件晶片的实施例中，封装层114则可以是半导体材料层，例如硅覆盖层。

在此实施例中，间隔层110先形成于封装层114上，然后再通过粘着层112与半导体基底100接合，因此粘着层112介于间隔层110与半导体基底100之间。在另一实施例中，亦可将间隔层110先形成于半导体基底100上，然后再通过粘着层与封装层114接合，此时，粘着层介于间隔层110与封装层114之间。在又一实施例中，亦可完全不使用粘着层，而直接以间隔层110接合半导体晶圆100与封装层114。

本发明是在封装层114与半导体基底100之间设计额外的辅助图案来改善晶片封装体的可靠度。在一实施例中，辅助图案为设置于间隔层110中的中空图案111A，其俯视图如图2所示。通过中空图案111A的设置可帮助减缓间隔层与基底/封装层之间的应力，改善晶片封装体的可靠度。此外，在接合制程中须对封装体施加压力，若施压不足，间隔层与基底/封装层的界面可能会有孔洞(void)产生，造成封装体可靠度不佳。而通过中空图案的设置减少了间隔层的面积，因此在固定作用力下可得到较大的压力，使得间隔层材料可以跟基底/封装层紧密结合，以提高晶片封装制程的良率，并提升封装体可靠度。应注意的是，虽然图2中所绘示的中空图案111A为圆形开口，但本发明并非以此为限，反之，本发明所使用的中空图案可亦为其他形状，例如半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述多种形状的组合。此外，上述的中空图案亦可以不对称方式分布于间隔层中。在一使用粘着层的实施例中，可具有至少一部分的粘着层112填入中空图案111A中。

图3～图6进一步显示本发明其他各种实施例的晶片封装体的俯视图。本发明的辅助图案亦可是一设置于间隔层100与元件区100A之间的实体图案。在本发明中所称的“间隔层”是指围绕元件区的最外围的单一连续结构，而“实体图案”指间隔层与元件区之间的实心(solid)或非实心图案(non-solid)。在图3中，实体图案111B是由多个分离的柱状结构所构成。在图4中，实体图案111C为一围绕元件区100A的连续图案。在图5中，辅助图案同时包含柱状结构所构成实体图案111B与围绕元件区100A的连续图案111C。在图6中，辅助图案111D为一具有中空结构1111的连续图案。上述实体图案与间隔层可为相同材料。

通过上述各种实体图案的设置可提供封装层额外的支撑力，进而达成大尺寸(＞7×7mm)晶片的晶圆级封装。此外，在半导体晶圆薄化时，实体图案亦可提供额外的支撑力，借此可减少半导体基底的厚度。再者，元件区旁的实体图案亦可作为遮光层，降低元件区中影像感测元件的噪音。

应注意的是，虽然图3中所绘示的实体图案111B为圆形的柱状结构，但本发明并非以此为限，反之，本发明所使用的实体图案可亦为其他形状，例如半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述数种形状的组合。此外，元件区可能并非位于空腔的正中央(如图3所示)，而上述的实体图案亦可以不对称方式分布于元件区的周围。例如，在图3中，实体图案111B在较宽的区域(元件区110A右侧)具有较大的图案密度，而在较窄的区域(元件区110A左侧)具有较小的图案密度。

图7显示本发明晶片封装体的另一实施例，其辅助图案同时包含设置于间隔层110的中空图案111A与设置于间隔层110与元件区100A之间的实体图案111B。

根据本发明又一实施例，辅助图案亦可设置于切割道中，但此时辅助图案经过切割后并未显示于分离后的晶片封装体中，因此该实施例将合并于以下的制造方法中进行说明。

请参见图8，依照本发明实施例的制造方法，首先提供一封装层114，并在封装层114上形成一间隔材料涂膜108。封装层114例如为玻璃基板或是另一空白硅晶圆。间隔材料涂膜108可为感光绝缘材料，例如环氧树脂(epoxy)、阻焊材料(solder mask)等，可由各种涂布方式形成。

请参见图9，将间隔材料涂膜108图案化以形成一间隔层110及一辅助图案。此图案化步骤可包括曝光及显影制程。虽然此处的辅助图案是以图2的中空图案111A为例进行说明，但本领域技术人员当可理解其他类型的辅助图案亦可以同样的方式形成。

之后，如图10所示，将上述具有辅助图案与间隔层的封装层114与一半导体晶圆100接合，并通过间隔层110分隔封装层114与半导体晶圆100，同时形成由间隔层110所围绕的间隙116(cavity)。如前文所述，在此实施例中，间隔层110先形成于封装层114上，然后再通过粘着层112与半导体基底100接合。在其他实施例中，亦可将间隔层110先形成于半导体基底100上，然后再通过粘着层与封装层114接合，或完全不使用粘着层。上述粘着层可利用网版印刷(screen printing)的方式涂布于间隔层110上，粘着层的图案大抵上与间隔层110的图案相同。

半导体晶圆100包含多个晶片，一般为硅晶圆，具有一正面101及一背面102。半导体晶圆100定义有一元件区100A以及一周边接垫区100B围绕元件区100A。元件区100A中具有半导体元件，例如影像感测器元件或是微机电结构。在本实施例中，元件区100A上形成有微透镜阵列(micro lens array)117，以利于影像感测元件接收光线，此时元件区100A亦可视为影像感测区。

半导体晶圆100上还具有多个导电垫(conductive pad)104及密封环(seal ring)106，位于周边接垫区100B上。导电垫104与密封环106由多层的金属层以及多层的导孔(via)组成，形成于金属层间介电层(IMD)103中。密封环106围绕所述导电垫104，并包围元件区100A，任两相邻密封环106之间定义一切割道(scribeline)SL。

接着，请参阅图11，于半导体晶圆100的背面102形成导通孔(through hole)118，暴露出导电垫104。在形成导通孔之前亦可先用研磨、蚀刻等方式将晶圆背面薄化(thinning)。导通孔118可用微影、蚀刻或激光钻孔方式形成。然后在半导体晶圆100的背面及导通孔118的侧壁上形成绝缘层120。绝缘层120可以为非光阻的绝缘材料，例如氧化硅、氮化硅或氮氧化硅，可利用热氧化法、化学气相沉积法(CVD)或物理气相沉积法(PVD)，顺应性地形成绝缘材料于半导体晶圆的背面及导通孔118的侧壁及底部上，接着，以微影及蚀刻方式除去导通孔118底部的绝缘材料，形成如图中所示的绝缘层120。

接着，在绝缘层120上形成导线层(conductive tracelayer)122，且延伸至导通孔118的底部，以与导电垫104电性连接。可通过例如是溅镀(sputtering)、蒸镀(evaporating)或电镀(electroplating)的方式，沉积例如是铜、铝或镍(nickel；Ni)的导电材料层于绝缘层120上以及导通孔118内，然后再通过微影及蚀刻方式图案化导电材料层，以形成上述导线层122。

如图12所示，在绝缘层120以及导线层122上涂布一例如是阻焊膜(solder mask)的保护层124，以覆盖导线层122，接着，于图案化保护层124上形成开口126，以暴露部分的导线层122。然后，在保护层124的开口126内涂布焊料，并进行回焊(reflow)步骤，以形成导电凸块128，导电凸块128可以是焊球(solder ball)或焊垫(solder paste)。

然后，以切割刀(未绘出)沿着切割道SL将半导体晶圆100分割，即可形成多个如图1所示的晶片封装体。

图13显示本发明将辅助图案设置于切割道的实施例。依照本发明，在图9的图案化制程中，亦可将中空图案111E形成在对应于切割道SL的位置，所得的封装层与半导体晶圆100接合后，即可得到如图中所示的结构。图14显示该实施例的俯视图，其中中空图案111E具有多个圆形开口，但亦可为其他形状例如长条形开口。位于切割道SL的中空图案111E可降低接合制程中达成紧密压合所需的作用力，并可提供空间让多余的间隔材料流入(如果有的话)，并于切割制程中完全去除。

此外，在其他多个实施例中，实体图案还可有多种变化结构。图15至图18绘示本发明多个实施例的具有不同实体图案的晶片封装体的示意图。在图15中，一实体图案111F包括一条状图案，该条状图案横跨一由间隔层110所围绕出的区域100C。元件区100A位于实体图案111F的一侧。在图16中，一实体图案111G包括二个横跨区域100C的条状图案B，且二个条状图案B可彼此平行或是不平行。在本实施例中，元件区100A位于二个条状图案B之间。在其他实施例中，元件区可位于二个条状图案B的同一侧。在图17中，一实体图案111H包括三个条状图案B1、B2、B3，其中条状图案B1横跨区域100C，条状图案B2、B3的一端连接条状图案B1，且条状图案B2、B3的另一端连接间隔层110。条状图案B2、B3位于条状图案B1的相对两侧。在图18中，一实体图案111I包括多个柱状结构P，柱状结构P沿着一条线(例如图18所绘示的虚线)排列，该条线横跨一由间隔层110所围绕出的区域100C。

图19A绘示本发明一实施例的晶片封装体的俯视图。图19B绘示图19A的晶片封装体的沿I-I’线段的剖面图。请参照图19A与图19B，本实施例的晶片封装体1900相似于图4的晶片封装体400，两者的差异之处在于晶片封装体1900还具有一环状结构1910。具体而言，半导体基底100具有一元件区100A、一邻近元件区100A的非元件区100D以及一周边接垫区100B围绕元件区100A与非元件区100D。间隔层110围绕元件区100A与非元件区100D。环状结构1910配置于半导体基底100之上以及封装层114之下，且位于间隔层110与元件区100A之间，并围绕一部分的非元件区100D。

实体图案111C为一围绕元件区100A的连续图案，且环状结构1910位于实体图案111C与间隔层110之间。元件区100A具有相对两侧边109a、109b，其中侧边109a比侧边109b更靠近间隔层110。因此，在元件区100A的侧边109b与间隔层110之间存在一较大的腔室1901。在接合半导体基底100与封装层114的制程中，半导体基底100与封装层114的夹住较大的腔室1901的部分容易因为缺乏支撑而被压坏。在本实施例中，环状结构1910可支撑半导体基底100与封装层114以提升晶片封装体1900的制程良率。

在一实施例中，可选择性地于间隔层110及/或环状结构1910中形成一中空图案111A，且实体图案111C可为一具有中空结构1111的连续图案。环状结构1910的材质可为一感光绝缘材料、或者是与实体图案111C或间隔层110相同的材料。可以曝光显影的方式形成环状结构1910。

虽然图19A的环状结构1910呈方形，但不限于此。亦即，环状结构1910亦可呈圆形、半圆形、椭圆形、三角形、正方形、多边形、前述的组合、或是其他适合的形状。

图20绘示本发明一实施例的晶片封装体的俯视图。请参照图20，本实施例的晶片封装体2000相似于图19A的晶片封装体1900，两者的差异之处在于晶片封装体2000的环状结构2010具有彼此分离的开口2012、2014。具体而言，环状结构2010额外具有一条状结构2016分隔于开口2012与开口2014之间。

在本实施例中，晶片封装体2000的辅助图案可选择性地包括形成于间隔层110、环状结构2010中的中空图案111A以及一具有中空结构1111且环绕元件区100A的连续图案2020。值得注意的是，在其他实施例中，中空图案111A可仅形成在间隔层110或环状结构2010中。

图21绘示本发明一实施例的晶片封装体的俯视图。请参照图21，本实施例的晶片封装体2100相似于图20的晶片封装体2000，两者的差异之处在于晶片封装体2100还具有多个环状结构2120。具体而言，环状结构2120配置于半导体基底100之上以及封装层114之下，且位于间隔层110与元件区100A之间，并围绕另一部分的非元件区100D(参照图19B)。在本实施例中，环状结构2120配置于元件区100A与环状结构2010之间。本领域技术人员当可理解环状结构2120亦可配置在非元件区100D中的任意位置。

在本实施例中，晶片封装体2100的辅助图案可选择性地包括形成在间隔层110中的中空图案111A、环状结构2010、2120以及一连续图案2020，其中连续图案2020具有一中空结构1111并围绕元件区100A。值得注意的是，在其他实施例中，中空图案111A可仅形成在间隔层110(如图24A所示)、环状结构2010或环状结构2120中。

图22绘示本发明一实施例的晶片封装体的俯视图。请参照图22，本实施例的晶片封装体2200相似于图19A的晶片封装体1900，两者的差异之处在于晶片封装体2200具有多个环状结构1910。虽然图22仅绘示两个环状结构1910位于元件区100A的一侧边109b，但本发明不限于此。亦即，二个或二个以上的环状结构1910可配置于非元件区100D的任意位置，只要环状结构1910可支撑于半导体基底100与封装层114之间即可(可参照图19B)。

图23绘示本发明另一实施例的晶片封装体的俯视图。请参照图23，在其他实施例中，环状结构1910配置于元件区100A的两侧边109b、109c。在另一实施例中，环状结构1910可配置于元件区100A的三侧边109b、109c、109a、或是四侧边109a、109b、109c、109d。

图24A绘示本发明一实施例的晶片封装体的俯视图。图24B绘示图24A的晶片封装体的沿I-I线段的剖面图。请参照图24A与图24B，本实施例的晶片封装体2400相似于图19A与图19B的晶片封装体1900，两者的差异之处在于晶片封装体2400的连续图案2410还具有多个通孔(channel)2412。

具体而言，半导体基底100、封装层114以及间隔层110之间围出一腔室2401。连续图案2410将腔室2401分割成多个腔体2401A、2401B并围绕腔体2401A，其中通孔2412连通腔体2401A、2401B。虽然，在本实施例中，连续图案2410具有多个通孔2412，但本发明不限于此。举例来说，在其他实施例中，连续图案2410可仅具有单一个通孔2412。此外，虽然本实施例绘示的通孔2412邻近封装层114，但在其他实施例中，通孔2412亦可选择邻近半导体基底100。

值得注意的是，若是腔体2401A中的压力太大，连续图案2410可能会因为高压而爆开。本实施例的通孔2412可有助于释放腔体2401A中的压力，进而提升晶片封装体2400的可靠度。

图25A绘示本发明一实施例的晶片封装体的俯视图。图25B绘示图25A的晶片封装体的沿I-I’线段的剖面图。请参照图25A与图25B，本实施例的晶片封装体2500相似于图19A与图19B的晶片封装体1900，两者的差异之处在于晶片封装体2500的环状结构2510还具有多个通孔2512。

具体而言，半导体基底100、封装层114、以及间隔层110之间围出一腔室2501。环状结构2510将腔室2501分割成多个腔体2501A、2501B并围绕腔体2501A，其中通孔2512连通腔体2501A、2501B。通孔2512的数量与位置可依照实际需求而作调整。

图26A绘示本发明一实施例的晶片封装体的俯视图。图26B绘示图26A的晶片封装体的沿I-I’线段的剖面图。请参照图26A与图26B，本实施例的晶片封装体2600相拟于图19A与图19B的晶片封装体1900，两者的差异之处在于晶片封装体2600的连续图案2610还具有多个通孔2612，且晶片封装体2600的环状结构2620还具有多个通孔2622。

具体而言，半导体基底100以及封装层114之间围出一腔室2601，其中连续图案2610与环状结构2620将腔室2601分割成多个腔体2601A、2601B、2601C，其中连续图案2610环绕腔体2601A，环状结构2620环绕腔体2601B，腔体2601C位于连续图案2610、环状结构2620以及间隔层110的任两者之间。通孔2612连接腔体2601A、2601C，且通孔2622连接腔体2601B、2601C。通孔2612、2622的数量与位置可依照实际需求而作调整。

由以上说明可知，本发明的实施例通过辅助图案的设计至少可达成以下优点：

1、通过中空图案的设置可帮助减缓间隔层与基底/封装层之间的应力，改善晶片封装体的可靠度。

2、通过实体图案的设置可提供额外的支撑力，进而达成大尺寸晶片的晶圆级封装并降低晶圆厚度。

3、元件区与间隔层之间的实体图案可作为遮光层，降低影像感测元件的噪音。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (20)

1.一种晶片封装体，其特征在于，包括：

一半导体基底，具有一元件区以及一与该元件区相邻的非元件区；

一封装层，设置于该半导体基底之上；

一间隔层，设置于该半导体基底与该封装层之间，且围绕该元件区与该非元件区；

一环状结构，设置于该半导体基底之上以及该封装层之下，并位于该间隔层与该元件区之间，且围绕一部分的该非元件区；以及

一辅助图案，包含设置于该间隔层或该环状结构中的中空图案、或设置于该间隔层与该元件区之间的实体图案、或前述的组合。

2.根据权利要求1所述的晶片封装体，其特征在于，该环状结构具有二个彼此分离的开口。

3.根据权利要求1所述的晶片封装体，其特征在于，还包括：

至少一第二环状结构，设置于该半导体基底之上以及该封装层之下，并位于该间隔层与该元件区之间，且围绕另一部分的该非元件区。

4.根据权利要求1所述的晶片封装体，其特征在于，该中空图案包含圆形、半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述的组合。

5.根据权利要求1所述的晶片封装体，其特征在于，该实体图案包含圆形、半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述的组合。

6.根据权利要求1所述的晶片封装体，其特征在于，该实体图案包含多个分离的柱状结构、一围绕该元件区的连续图案或一具有中空结构的连续图案。

7.根据权利要求6所述的晶片封装体，其特征在于，该半导体基底、该封装层以及该间隔层之间围出一腔室，该连续图案将该腔室分割成一第一腔体与一第二腔体，并围绕该第一腔体，且该连续图案具有至少一通孔连通该第一腔体与该第二腔体。

8.根据权利要求7所述的晶片封装体，其特征在于，该通孔邻近该封装层。

9.根据权利要求7所述的晶片封装体，其特征在于，该通孔邻近该半导体基底。

10.根据权利要求6所述的晶片封装体，其特征在于，该半导体基底、该封装层以及该间隔层之间围出一腔室，该连续图案与该环状结构将该腔室分割成一第一腔体、一第二腔体与一第三腔体，其中该连续图案环绕该第一腔体，该环状结构环绕该第二腔体，该第三腔体位于该连续图案、该环状结构以及该间隔层的任两者之间，且该连续图案具有至少一第一通孔连通该第一腔体与该第三腔体，该环状结构具有至少一第二通孔连通该第二腔体与该第三腔体。

11.根据权利要求1所述的晶片封装体，其特征在于，该半导体基底、该封装层以及该间隔层之间围出一腔室，该环状结构将该腔室分割成一第三腔体与一第四腔体，并围绕该第三腔体，且该环状结构具有至少一通孔连通该第三腔体与该第四腔体。

12.根据权利要求1所述的晶片封装体，其特征在于，该实体图案在该元件区周围具有不对称的图案密度。

13.根据权利要求1所述的晶片封装体，其特征在于，还包括一设置于该间隔层与该半导体基底之间或设置于该间隔层与该封装层之间的粘着层，且该粘着层至少一部分填入该中空图案。

14.根据权利要求1所述的晶片封装体，其特征在于，该间隔层的材质包括一感光绝缘材料。

15.根据权利要求1所述的晶片封装体，其特征在于，该间隔层与该辅助图案为相同材料。

16.根据权利要求1所述的晶片封装体，其特征在于，该半导体基底还包括：

一周边接垫区，围绕该元件区；以及

多个导电垫，设置于该周边接垫区上。

17.根据权利要求16所述的晶片封装体，其特征在于，还包括：

一导通孔，设置于该半导体基底的一表面上，且暴露出该导电垫；

一绝缘层，设置于该半导体基底的该表面上，且延伸至该导通孔的侧壁上；

一导线层，设置于该绝缘层上，且延伸至该导通孔的底部与该导电垫电性连接；

一保护层，覆盖该导线层与该绝缘层，且具有一开口露出该导线层；以及

一导电凸块，设置于该保护层的该开口中，且与该导线层电性连接。

18.根据权利要求1所述的晶片封装体，其特征在于，该实体图案包括至少一条状图案，该条状图案横跨一由该间隔层所围绕出的区域。

19.根据权利要求1所述的晶片封装体，其特征在于，该实体图案包括多个柱状结构，所述柱状结构沿着一条横跨一由该间隔层所围绕出的区域的线而排列。

20.根据权利要求1所述的晶片封装体，其特征在于，该环状结构呈圆形、半圆形、椭圆形、三角形、正方形、长条形、多边形、或前述的组合。

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