JP2020102485A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】第１基板部と第２基板部との接合強度が向上された半導体装置およびその製造方法を提供する。【解決手段】素子形成領域ＥＲ内において、第１金属パッド層ＰＤ１と第２金属パッド層ＰＤ２とが互いに接合され、かつダイシング領域ＤＲＲにおいて、第１ダミー金属パッド層ＤＰ１と第２ダミー金属パッド層ＤＰ２とが互いに接合されるように、第１基板部Ｓ１の第１接合面ＣＳ１と第２基板部Ｓ２の第２接合面ＣＳ２とが接合されている。【選択図】図３

Description

本開示は、半導体装置およびその製造方法に関するものである。

半導体装置において小型化を図るために複数の半導体チップを積層して３次元構成とすることが知られている。たとえば撮像装置では、２次元アレイ状に配置された受光素子を有する受光素子用半導体チップと、この受光素子用半導体チップを駆動する駆動回路を有する駆動回路用半導体チップとが互いに接合されて積層されている。このような積層構造が採用される場合、撮像装置の信頼性を向上させるため、接合面における接合強度を高めることが望ましい。

これらの半導体チップの接合面には、半導体チップ内部の回路と電気的に接続されたパッドが配置されている。積層される半導体チップのパッド同士が接合されることにより、チップ間における電気信号の伝達が可能になる。このように積層された半導体チップは、その接合面において、パッド同士を接合させた金属間接合と、絶縁膜同士を接合させた絶縁膜接合とを有する。

上記金属間接合および絶縁膜接合を有する３次元構成の撮像素子は、たとえば国際公開第２０１５／０５００００号（特許文献１）に開示されている。また金属間接合の接合強度が一般的に絶縁膜接合の接合強度よりも高いことが、国際公開第２０１６／１８５８８３号（特許文献２）に開示されている。

また上記を応用して、チップ間を電気的に導通させるパッド以外にダミーパッド同士を接合させることにより接合強度を向上させることが、特開２０１３−２３２６４６号公報（特許文献３）に開示されている。

国際公開第２０１５／０５００００号 国際公開第２０１６／１８５８８３号 特開２０１３−２３２６４６号公報

上記のような３次元構成の半導体装置においては、接合強度のさらなる向上が望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、第１基板部は、第１素子形成領域内の第１接合面に位置する第１金属パッド層と、第１シールリング領域の外側であって第１接合面に位置する少なくとも１つの第１ダミー金属パッド層とを有する。第２基板部は、第２素子形成領域内の第２接合面に位置する第２金属パッド層と、第２シールリング領域の外側であって第２接合面に位置する少なくとも１つの第２ダミー金属パッド層とを有する。第１金属パッド層と第２金属パッド層とが接合し、かつ少なくとも１つの第１ダミー金属パッド層と少なくとも１つの第２ダミー金属パッド層とが接合するように、第１基板部の第１接合面と第２基板部の第２接合面とが接合される。

前記実施の形態によれば、第１基板部と第２基板部との接合強度が向上された半導体装置およびその製造方法を実現することができる。

本開示の実施の形態１に係るウエハ状態の半導体装置の構成を示す平面図である。 図１の領域ＩＩを拡大して示す拡大平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う断面図である。 図２の領域ＩＶを拡大して示す拡大平面図である。 本開示の実施の形態１に係るチップ状態の半導体装置の構成を示す平面図である。 本開示の実施の形態１に係る半導体装置の製造方法の第１工程を示す断面図である。 本開示の実施の形態１に係る半導体装置の製造方法の第２工程を示す断面図である。 本開示の実施の形態１に係る半導体装置の製造方法の第３工程を示す断面図である。 本開示の実施の形態１に係る半導体装置の製造方法の第４工程を示す断面図である。 本開示の実施の形態１に係る半導体装置の製造方法の第５工程を示す断面図である。 本開示の実施の形態１に係る半導体装置の製造方法の第６工程を示す平面図である。 本開示の実施の形態１に係るダミー金属パッド層のレイアウトの決定プロセスを示すフロー図である。 本開示の実施の形態２に係る半導体装置の構成を示す部分拡大平面図である。 本開示の実施の形態２に係る半導体装置の変形例１の構成を示す部分拡大平面図である。 図１４に示す変形例１のチップ状態の半導体装置の構成を示す平面図である。 本開示の実施の形態２に係る半導体装置の変形例２の構成を示す部分拡大平面図である。 本開示の実施の形態２に係る半導体装置の変形例３の構成を示す部分拡大平面図である。 本開示の実施の形態２に係る半導体装置の変形例４の構成を示す部分拡大平面図である。 本開示の実施の形態３に係る半導体装置の構成を示す部分拡大平面図である。 本開示の実施の形態３に係る半導体装置の変形例１の構成を示す部分拡大平面図である。 本開示の実施の形態３に係る半導体装置の変形例２の構成を示す部分拡大平面図である。 本開示の実施の形態３に係る半導体装置の変形例３の構成を示す部分拡大平面図である。 本開示の実施の形態３に係る半導体装置の変形例４の構成を示す部分拡大平面図である。 本開示の実施の形態４に係る半導体装置の構成を示す断面図である。 本開示の実施の形態４に係る半導体装置の変形例１の構成を示す断面図である。 本開示の実施の形態４に係る半導体装置の変形例２の構成を示す断面図である。 本開示の実施の形態４に係る半導体装置の変形例３の構成を示す断面図である。 本開示の実施の形態４に係る半導体装置の変形例４の構成を示す断面図である。 本開示の実施の形態５に係るダミー金属パッド層のレイアウトの決定プロセスを示すフロー図である。 本開示の実施の形態５に係るダミー金属パッド層のレイアウトの決定プロセスを示す平面図である。 本開示の実施の形態５に係るダミー金属パッド層のレイアウトの決定プロセスであって図３０の後工程を示す平面図である。 図３０および図３１に示すプロセスで決定されたダミー金属パッド層のレイアウトに基づいてダミー金属パッド層を配置した構成を示す部分拡大平面図である。 図２１に示されるダミー金属パッド層のレイアウトの決定プロセスを示す平面図である。 図２２に示されるダミー金属パッド層のレイアウトの決定プロセスを示す平面図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明は繰り返さない。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。

（実施の形態１）
＜ウエハ状態の半導体装置＞
まず実施の形態１におけるウエハ状態の半導体装置の構成について図１〜図４を用いて説明する。

図１に示されるように、本実施の形態の半導体装置はたとえばウエハ状態である。この半導体ウエハＷＦは、複数のチップ領域ＣＨＲを有している。複数のチップ領域ＣＨＲの各々は、たとえば矩形形状を有しており、行列状に配置されている。隣り合うチップ領域ＣＨＲの間には、ダイシング領域ＤＲが配置されている。複数のチップ領域ＣＨＲの各々は、ダイシング領域ＤＲによって互いに分離されている。なお半導体ウエハＷＦは、外縁にノッチＮＴを有していてもよい。

図２に示されるように、複数のチップ領域ＣＨＲの各々は、素子形成領域ＥＲと、シールリング領域ＳＲとを有している。素子形成領域ＥＲには、ロジック回路、イメージセンサなどが形成されている。素子形成領域ＥＲは、たとえば矩形形状を有している。シールリング領域ＳＲは、素子形成領域ＥＲの周囲を取り囲む枠形状を有している。シールリング領域ＳＲの外周には、ダイシング領域ＤＲが配置されている。

図３に示されるように、本実施の形態の半導体装置（半導体ウエハＷＦ）は、第１基板部Ｓ１と、第２基板部Ｓ２とが接合された構成を有している。第１基板部Ｓ１および第２基板部Ｓ２の各々はウエハ状態である。

第１基板部Ｓ１は、第１接合面ＣＳ１と、第１素子形成領域ＥＲと、第１シールリング領域ＳＲと、第１ダイシング領域ＤＲとを有している。

第１シールリング領域ＳＲは、第１接合面ＣＳ１に直交する方向（第１方向）から見て第１素子形成領域ＥＲを取り囲んでいる。第１ダイシング領域ＤＲは、第１接合面ＣＳ１に直交する方向から見て第１シールリング領域ＳＲの外側に位置している。

第１素子形成領域ＥＲには、たとえばアナログ・デジタル回路を有するロジック回路が配置されている。このロジック回路は、たとえばフォトダイオードＰＤで生成された画素信号を処理する信号処理回路部を有している。

アナログ・デジタル回路は、ＭＩＳ（Metal Insulator Semiconductor）トランジスタＴＲ１、ＴＲ２と、抵抗、容量などの受動素子と、たとえばアルミニウムまたは銅を主成分とする３層の金属配線層とを有している。ＭＩＳトランジスタＴＲ１、ＴＲ２は、第１半導体基板ＳＢ１に配置されている。

第１半導体基板ＳＢ１は、基板領域ＳＢＲ１と、ウエル領域ＷＬ１、ＷＬ２と、素子分離絶縁層ＳＩ１とを有している。

第１半導体基板ＳＢ１は、互いに対向する第１主面と第３主面とを有している。第１半導体基板ＳＢ１の第３主面には基板領域ＳＢＲ１が配置されている。第１半導体基板ＳＢ１の第１主面にはウエル領域ＷＬ１、ＷＬ２の各々が配置されている。ウエル領域ＷＬ１、ＷＬ２の各々は、基板領域ＳＢＲ１に接している。ウエル領域ＷＬ１とウエル領域ＷＬ２とは、互いに隣り合って接合されており、かつ互いに逆の導電型を有している。

素子分離絶縁層ＳＩ１は、ウエル領域ＷＬ１、ＷＬ２の表面に配置されている。素子分離絶縁層ＳＩ１は、ＳＴＩ（Shallow Trench Isolation）であってもよく、ＬＯＣＯＳ（Local Oxidation of Silicon）であってもよい。

ＭＩＳトランジスタＴＲ１、ＴＲ２の各々は、素子分離絶縁層ＳＩ１によって電気的に分離された第１半導体基板ＳＢ１の表面に配置されている。具体的にはＭＩＳトランジスタＴＲ１はウエル領域ＷＬ１に配置されており、ＭＩＳトランジスタＴＲ２はウエル領域ＷＬ２に配置されている。

第１素子形成領域ＥＲ内において、第１半導体基板ＳＢ１の第１主面上には多層配線構造が配置されている。多層配線構造は、たとえば３層の配線が積層された構成を有している。多層配線構造は、最上層配線層ＩＮ１を有している。最上層配線層ＩＮ１は、多層配線構造を構成する配線層のうちで第１半導体基板ＳＢ１から最も離れた配線層である。

第１ダイシング領域ＤＲ内において、第１半導体基板ＳＢ１の第１主面上には導電層ＣＰ１、ＣＰ３が配置されている。導電層ＣＰ１、ＣＰ３の各々は、上記多層配線構造の最上層配線層ＩＮ１と同一の層から分離して形成された層である。

第１シールリング領域ＳＲには、第１シールリングＳＲ１が配置されている。第１シールリングＳＲ１は、複数のシールリング用導電層が上下に積層されることにより構成されている。複数のシールリング用導電層は、第１接合面ＣＳ１に直交する方向から見て第１素子形成領域ＥＲを取り囲んでいる。

多層配線構造の最上層配線層ＩＮ１と、導電層ＣＰ１、ＣＰ３と、第１シールリングＳＲ１の最上層シールリング用導電層との上には、拡散防止用絶縁層ＢＬ１が配置されている。この拡散防止用絶縁層ＢＬ１に接するように層間絶縁層ＩＩ１（第１絶縁層）が配置されている。

第１基板部Ｓ１は、第１金属パッド層ＰＤ１をさらに有している。第１金属パッド層ＰＤ１は、第１素子形成領域ＥＲ内の第１接合面ＣＳ１に位置している。

層間絶縁層ＩＩ１および拡散防止用絶縁層ＢＬ１を貫通して最上層配線層ＩＮ１に達する凹部が設けられている。この凹部には、第１金属パッド層ＰＤ１が配置されている。これにより第１金属パッド層ＰＤ１は、多層配線構造に含まれる最上層配線層ＩＮ１に接続されている。このように第１金属パッド層ＰＤ１は、多層配線構造を介在して、アナログ・デジタル回路を構成するＭＩＳトランジスタＴＲ１、ＴＲ２などと電気的に接続されている。

第１基板部Ｓ１は、第１ダミー金属パッド層ＤＰ１と、第３ダミー金属パッド層ＤＰ３とをさらに有している。第１ダミー金属パッド層ＤＰ１および第３ダミー金属パッド層ＤＰ３の各々は、第１ダイシング領域ＤＲ内の第１接合面ＣＳ１に位置している。

層間絶縁層ＩＩ１および拡散防止用絶縁層ＢＬ１を貫通して導電層ＣＰ１に達する凹部が設けられている。この凹部には、第１ダミー金属パッド層ＤＰ１が配置されている。これにより第１ダミー金属パッド層ＤＰ１は、導電層ＣＰ１に接続されている。

層間絶縁層ＩＩ１および拡散防止用絶縁層ＢＬ１を貫通して導電層ＣＰ３に達する凹部が設けられている。この凹部には、第３ダミー金属パッド層ＤＰ３が配置されている。これにより第３ダミー金属パッド層ＤＰ３は、導電層ＣＰ３に接続されている。

第２基板部Ｓ２は、第２接合面ＣＳ２と、第２素子形成領域ＥＲと、第２シールリング領域ＳＲと、第２ダイシング領域ＤＲとを有している。

第２シールリング領域ＳＲは、第２接合面ＣＳ２に直交する方向から見て第２素子形成領域ＥＲを取り囲んでいる。第２ダイシング領域ＤＲは、第２接合面ＣＳ２に直交する方向から見て第２シールリング領域ＳＲの外側に位置している。

第２素子形成領域ＥＲには、たとえばイメージセンサが配置されている。イメージセンサは、裏面照射型のイメージセンサである。イメージセンサは、フォトダイオードＰＤと、トランジスタＴＲ３、ＴＲ４と、抵抗、容量などの受動素子と、３層の金属配線層とを有している。

イメージセンサは、複数の画素が行列状に配置された画素領域を有している。画素領域には、画素ごとにフォトダイオードＰＤが配置されている。フォトダイオードＰＤは、入射する光を光電変換することにより画素信号を生成する光電変換部である。上記イメージセンサは、第２半導体基板ＳＢ２に配置されている。

第２半導体基板ＳＢ２は、基板領域ＳＢＲ２と、ウエル領域ＷＬ３と、素子分離絶縁層ＳＩ２とを有している。

第２半導体基板ＳＢ２は、互いに対向する第２主面と第４主面とを有している。第２半導体基板ＳＢ２の第４主面には基板領域ＳＢＲ２が配置されている。第２半導体基板ＳＢ２の第２主面にはウエル領域ＷＬ３が配置されている。ウエル領域ＷＬ３は、基板領域ＳＢＲ２に接している。

素子分離絶縁層ＳＩ２は、ウエル領域ＷＬ３の表面に配置されている。素子分離絶縁層ＳＩ１は、ＳＴＩであってもよく、ＬＯＣＯＳであってもよい。

フォトダイオードＰＤは、ｐ型領域ＰＲと、ｎ型領域ＮＲとを有している。ｐ型領域ＰＲは、第２半導体基板ＳＢ２の第２主面に配置されている。ｎ型領域ＮＲは、ｐ型領域ＰＲとｐｎ接合を構成するようにｐ型領域ＰＲと接している。ｎ型領域ＮＲは、ウエル領域ＷＬ３および基板領域ＳＢＲ２の各々と接している。

イメージセンサは、転送トランジスタＴＲ３と、他のトランジスタＴＲ４とを含んでいる。転送トランジスタＴＲ３および他のトランジスタＴＲ４の各々は、素子分離絶縁層ＳＩ２によって電気的に分離された第２半導体基板ＳＢ２の第２主面に配置されている。

転送トランジスタＴＲ３は、フォトダイオードＰＤの電荷を信号として転送するものである。転送トランジスタＴＲ３は、ソース・ドレイン拡散層ＦＤＲと、ゲート電極ＴＧＥとを有している。

ソース・ドレイン拡散層ＦＤＲは、ｐ型領域ＰＲと距離を隔てて、第２半導体基板ＳＢ２の表面に配置されている。ゲート電極ＴＧＥは、ソース・ドレイン拡散層ＦＤＲとｐ型領域ＰＲとにより挟まれるウエル領域ＷＬ３と絶縁しながら対向するように第２半導体基板ＳＢ２の第２主面上に配置されている。

他のトランジスタＴＲ４は、たとえばリセットトランジスタ、増幅トランジスタ、選択トランジスタなどのいずれかのトランジスタである。

第２半導体基板ＳＢ２の第４主面に接するようにシリコン酸化膜ＳＯＦが配置されている。このシリコン酸化膜ＳＯＦに接するように反射防止膜ＳＮＦが配置されている。反射防止膜ＳＮＦは、たとえばシリコン窒化膜である。反射防止膜ＳＮＦに接するように、メタルグリッドＭＧＤと、カラーフィルターＣＦＬとが配置されている。

メタルグリッドＭＧＤは、画素毎に所望の光がフォトダイオードＰＤに入射されるように構成されている。メタルグリッドＭＧＤは、たとえばタングステンなどの金属から構成されている。カラーフィルターＣＦＬに接するようにマイクロレンズＭＬＥが配置されている。

第２素子形成領域ＥＲ内において、第２半導体基板ＳＢ２の第２主面上には多層配線構造が配置されている。多層配線構造は、たとえば３層の配線が積層された構成を有している。多層配線構造は、最上層配線層ＩＮ２を有している。最上層配線層ＩＮ２は、多層配線構造を構成する配線層のうちで第２半導体基板ＳＢ２から最も離れた配線層である。

第２ダイシング領域ＤＲ内において、第２半導体基板ＳＢ２の第２主面上には導電層ＣＰ２、ＣＰ４が配置されている。導電層ＣＰ２、ＣＰ４の各々は、上記多層配線構造の最上層配線層ＩＮ２と同一の層から分離して形成された層である。

第２シールリング領域ＳＲには、第２シールリングＳＲ２が配置されている。第２シールリングＳＲ２は、複数のシールリング用導電層が上下に積層されることにより構成されている。複数のシールリング用導電層は、第２接合面ＣＳ２に直交する方向から見て第２素子形成領域ＥＲを取り囲んでいる。

多層配線構造の最上層配線層ＩＮ２と、導電層ＣＰ２、ＣＰ４と、第２シールリングＳＲ２の最上層シールリング用導電層との上には、拡散防止用絶縁層ＢＬ２が配置されている。この拡散防止用絶縁層ＢＬ２に接するように層間絶縁層ＩＩ２（第２絶縁層）が配置されている。

第２基板部Ｓ２は、第２金属パッド層ＰＤ２をさらに有している。第２金属パッド層ＰＤ２は、第２素子形成領域ＥＲ内の第２接合面ＣＳ２に位置している。

層間絶縁層ＩＩ２および拡散防止用絶縁層ＢＬ２を貫通して最上層配線層ＩＮ２に達する凹部が設けられている。この凹部には、第２金属パッド層ＰＤ２が配置されている。これにより第２金属パッド層ＰＤ２は、多層配線構造に含まれる最上層配線層ＩＮ２に接続されている。このように第２金属パッド層ＰＤ２は、多層配線構造を介在して、転送トランジスタＴＲ３、他のトランジスタＴＲ４などと電気的に接続されている。

第２基板部Ｓ２は、第２ダミー金属パッド層ＤＰ２と、第４ダミー金属パッド層ＤＰ４とをさらに有している。第２ダミー金属パッド層ＤＰ２および第４ダミー金属パッド層ＤＰ４の各々は、第２ダイシング領域ＤＲ内の第２接合面ＣＳ２に位置している。

層間絶縁層ＩＩ２および拡散防止用絶縁層ＢＬ２を貫通して導電層ＣＰ２に達する凹部が設けられている。この凹部には、第２ダミー金属パッド層ＤＰ２が配置されている。これにより第２ダミー金属パッド層ＤＰ２は、導電層ＣＰ２に接続されている。

層間絶縁層ＩＩ２および拡散防止用絶縁層ＢＬ２を貫通して導電層ＣＰ４に達する凹部が設けられている。この凹部には、第４ダミー金属パッド層ＤＰ４が配置されている。これにより第４ダミー金属パッド層ＤＰ４は、導電層ＣＰ４に接続されている。

第１基板部Ｓ１の第１接合面ＣＳ１と第２基板部Ｓ２の第２接合面ＣＳ２とが互いに接合されている。これにより第１金属パッド層ＰＤ１と第２金属パッド層ＰＤ２とが互いに接合されている。また第１ダミー金属パッド層ＤＰ１と第２ダミー金属パッド層ＤＰ２とが互いに接合されている。また第３ダミー金属パッド層ＤＰ３と第４ダミー金属パッド層ＤＰ４とが互いに接合されている。また層間絶縁層ＩＩ１と層間絶縁層ＩＩ２とが互いに接合されている。

第１金属パッド層ＰＤ１と第２金属パッド層ＰＤ２とが互いに接合されることにより、第１基板部Ｓ１に配置されたロジック回路における信号処理回路部と第２基板部Ｓ２に配置されたフォトダイオードＰＤとが電気的に接続されている。

ダイシング領域ＤＲのダミー金属パッド層ＤＰ１〜ＤＰ４の各々は、導電層ＣＰ１〜ＣＰ４の各々に接しているのみで、他の素子に電気的に接続されてはいない。ダイシング領域ＤＲのダミー金属パッド層ＤＰ１〜ＤＰ４は、第１基板部Ｓ１および第２基板部Ｓ２の接合強度を確保するためのもので、必ずしも第１基板部Ｓ１の素子および第２基板部Ｓ２の素子を電気的に接続する目的で形成されていない。

上記において互いに接合されている層間絶縁層ＩＩ１、ＩＩ２の各々は、たとえばシリコン酸化膜、シリコン窒化膜、または炭化シリコン窒化膜などで構成されている。

また上記パッド層ＰＤ１、ＰＤ２、ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４は、主に銅または金を主成分とするような金属（たとえば銅、金、銅合金など）で構成されている。しかし上記パッド層ＰＤ１、ＰＤ２、ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４の材質として、その役割を妨げないあらゆる金属、合金、導電膜が選択され得る。

また第１基板部Ｓ１の第１素子形成領域ＥＲおよび第２基板部Ｓ２の第２素子形成領域ＥＲの各々に形成される素子はロジック回路とイメージセンサに限られず、あらゆる素子、回路が適用され得る。

また多層配線構造における配線層数も３層に限られず、２層または４層以上であってもよい。

第１接合面ＣＳ１および第２接合面ＣＳ２に直交する方向から見て、第１ダイシング領域ＤＲと第２ダイシング領域ＤＲとは互いに重畳してダイシング領域ＤＲを構成している。ダイシング領域ＤＲは、半導体ウエハＷＦ（図１）をダイシング工程で切断して半導体チップに切り分けるための領域である。具体的にはダイシング領域ＤＲ内のダイシングされる領域ＤＲＲがブレードＤＣにより切り落とされる領域である。

ダイシング領域ＤＲは、シールリング領域ＳＲにより挟まれる領域である。一方のシールリング領域ＳＲから他方のシールリング領域ＳＲに亘るダイシング領域ＤＲの幅は、一般的には１００μｍ程度である。

一方、ダイシング領域ＤＲに配置されているダミー金属パッド層ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４の各々は、接合面ＣＳ１、ＣＳ２においてたとえば１μｍ□程度の矩形である。ダミー金属パッド層ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４の各々は、たとえば通常５０μｍ程度以上の大きさを有するボンディングパッドに比べると小さい。ダミー金属パッド層ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４の各々は、たとえば１μｍの厚みを有している。

また第１金属パッド層ＰＤ１および第２金属パッド層ＰＤ２の各々は、通常の金属配線層とは異なり、接合面ＣＳ１、ＣＳ２において、たとえば矩形、多角形、円などの形状を有している。

図４に示されるように、ダイシング領域ＤＲには、第１ダミー金属パッド層ＤＰ１、第２ダミー金属パッド層ＤＰ２、第３ダミー金属パッド層ＤＰ３、第４ダミー金属パッド層ＤＰ４、第５ダミー金属パッド層ＤＰ５および第６ダミー金属パッド層ＤＰ６が配置されている。

第５ダミー金属パッド層ＤＰ５は、図３に示される第１基板部Ｓ１の第１接合面ＣＳ１に配置されている。第６ダミー金属パッド層ＤＰ６は、第２基板部Ｓ２の第２接合面ＣＳ２に配置されている。第５ダミー金属パッド層ＤＰ５と第６ダミー金属パッド層ＤＰ６とは互いに接合されている。

なお図３においては図示の簡略化のために、第５ダミー金属パッド層ＤＰ５および第６ダミー金属パッド層ＤＰ６が省略されている。

図４に示されるように、複数の第１ダミー金属パッド層ＤＰ１は、接合面ＣＳ１に直交する方向から見てシールリング領域ＳＲの外側をたとえば２重で囲むように配置されている。複数の第１ダミー金属パッド層ＤＰ１は、シールリング領域ＳＲの外側を１重で囲んでいてもよく、また２重以上で囲んでいてもよい。

また複数の第１ダミー金属パッド層ＤＰ１に接続される複数の第２ダミー金属パッド層ＤＰ２も、接合面ＣＳ２に直交する方向から見てシールリング領域ＳＲの外側をたとえば２重で囲むように配置されている。複数の第２ダミー金属パッド層ＤＰ２は、シールリング領域ＳＲの外側を１重で囲んでいてもよく、また２重以上で囲んでいてもよい。

第３ダミー金属パッド層ＤＰ３は、第１ダミー金属パッド層ＤＰ１と所定の間隔Ｇ１を開けて第１ダミー金属パッド層ＤＰ１よりも第１ダイシング領域ＤＲの中央側に位置している。

第５ダミー金属パッド層ＤＰ５は、第３ダミー金属パッド層ＤＰ３よりも第１ダイシング領域ＤＲの中央側に位置している。第５ダミー金属パッド層ＤＰ５は、第１ダミー金属パッド層ＤＰ１および第３ダミー金属パッド層ＤＰ３と直線状に並んで配置されている。

第３ダミー金属パッド層ＤＰ３と第１ダミー金属パッド層ＤＰ１との間の所定の間隔Ｇ１は、第３ダミー金属パッド層ＤＰ３と第５ダミー金属パッド層ＤＰ５とのピッチＰ１よりも大きい。

第３ダミー金属パッド層ＤＰ３と第１ダミー金属パッド層ＤＰ１とのピッチＰ２は、第３ダミー金属パッド層ＤＰ３と第５ダミー金属パッド層ＤＰ５とのピッチＰ１より大きい。

第４ダミー金属パッド層ＤＰ４は、第２ダミー金属パッド層ＤＰ２と所定の間隔Ｇ１を開けて第２ダミー金属パッド層ＤＰ２よりも第２ダイシング領域ＤＲの中央側に位置している。

第６ダミー金属パッド層ＤＰ６は、第４ダミー金属パッド層ＤＰ４よりも第２ダイシング領域ＤＲの中央側に位置している。第６ダミー金属パッド層ＤＰ６は、第２ダミー金属パッド層ＤＰ２および第４ダミー金属パッド層ＤＰ４と直線状に並んで配置されている。

第４ダミー金属パッド層ＤＰ４と第２ダミー金属パッド層ＤＰ２との間の所定の間隔Ｇ１は、第４ダミー金属パッド層ＤＰ４と第６ダミー金属パッド層ＤＰ６とのピッチＰ１よりも大きい。

第４ダミー金属パッド層ＤＰ４と第２ダミー金属パッド層ＤＰ２とのピッチＰ２は、第４ダミー金属パッド層ＤＰ４と第６ダミー金属パッド層ＤＰ６とのピッチＰ１より大きい。

上記ピッチＰ１はたとえば２μｍ程度であり、ピッチＰ２はたとえば２２μｍ程度である。

上記のようにダイシング領域ＤＲに配置されるダミー金属パッド層ＤＰ１〜ＤＰ６は、図中一点鎖線で示すダイシングされる領域ＤＲＲの端部は避けるように配置されている。具体的にはダイシングされる領域ＤＲＲの端部に対して、一定の幅を有する領域ＮＤＰの内側には、ダミー金属パッド層とダミー金属パッド層に接続される導電層とは配置されていない。つまり領域ＮＤＰは、ダミー金属パッド層の配置を避ける領域である。

上記領域ＮＤＰは、ダイシング工程のバラツキとダミー金属パッド層の配置数などを考慮すると、ダイシングされる領域ＤＲＲの端部から、±１０μｍ程度の範囲であることが好ましい。このため領域ＮＤＰはたとえば２０μｍ程度の幅を有している。

ここでダミー金属パッド層とダミー金属パッド層に接続される導電層とを除く、活性領域、ゲート電極、金属配線層などのパターンがダイシング領域ＤＲに配置される場合があるが、これらのパターンは必ずしも領域ＮＤＰを避ける必要はない。

＜チップ状態の半導体装置＞
次に、本実施の形態におけるチップ状態の半導体装置の構成について図５を用いて説明する。

図５に示されるように、半導体チップＣＨは、図４に示すウエハ状態から領域ＤＲＲをブレードＤＣにより切り落とすことにより得られる。切り分けられた半導体チップＣＨの外周には、シールリング領域ＳＲの外周を囲むようにダイシング領域ＤＲが残存している。

この半導体チップＣＨにおいては、シールリング領域ＳＲの外側のダイシング領域ＤＲに第１ダミー金属パッド層ＤＰ１および第２ダミー金属パッド層ＤＰ２が配置されている。第１ダミー金属パッド層ＤＰ１および第２ダミー金属パッド層ＤＰ２の各々は、シールリング領域ＳＲの外側を１重または２重以上で囲むように配置されている。

また半導体チップＣＨのダイシングにより切り落とされた切断面には、ダミー金属パッド層とダミー金属パッド層に接続された導電層とのいずれもが露出していない。

＜半導体装置の製造方法＞
次に、本実施の形態における半導体装置の製造方法について図６〜図１１を用いて説明する。

図６に示されるように、基板領域ＳＢＲ１と、ウエル領域ＷＬ１、ＷＬ２と、素子分離絶縁層ＳＩ１とを有する、ウエハ状態の第１半導体基板ＳＢ１が準備される。その第１半導体基板ＳＢ１の第１主面に、ＭＩＳトランジスタＴＲ１、ＴＲ２が形成される。

この後、素子形成領域ＥＲ内における第１半導体基板ＳＢ１の第１主面上には、たとえば３層よりなる多層配線構造が形成される。またシールリング領域ＳＲにおける第１半導体基板ＳＢ１の第１主面上には、３層のシールリング用導電層が積層されたシールリングＳＲ１が形成される。またダイシング領域ＤＲおける第１半導体基板ＳＢ１の第１主面上には、多層配線構造の最上層配線層ＩＮ１と同じ層から分離して、導電層ＣＰ１、ＣＰ３が形成される。

これによりアナログ、デジタル回路を有するロジック回路が形成される。
図７に示されるように、最上層配線層ＩＮ１、最上層のシールリング用導電層および導電層ＣＰ１、ＣＰ３の各々の上に、拡散防止用絶縁層ＢＬ１がたとえばＣＶＤ（Chemical Vapor Deposition）法により形成される。拡散防止用絶縁層ＢＬ１は、たとえばシリコン窒化膜より形成される。

拡散防止用絶縁層ＢＬ１の上に層間絶縁層ＩＩ１が、たとえばＣＶＤ法により形成される。層間絶縁層ＩＩ１は、たとえばシリコン酸化膜より形成される。

この後、たとえば一般的にダマシン法と呼ばれるプロセスを用いて、フォトリソグラフィ、ドライエッチングなどにより複数の凹部が形成される。複数の凹部の各々は、層間絶縁層ＩＩ１および拡散防止用絶縁層ＢＬ１を貫通して、最上層配線層ＩＮ１または導電層ＣＰ１、ＣＰ３に達する。

次に、たとえばタンタル、窒化タンタルなどのバリアメタル層が、スパッタリング法などにより凹部の壁面および層間絶縁層ＩＩ１の上面に沿うように形成される。このバリアメタル層の上に、たとえば銅を主成分とするシード層が、スパッタリング法などにより形成される。このシード層の上に、たとえば銅を主成分とする金属層がメッキ法により凹部を埋め込むように形成される。

この後、ＣＭＰ（Chemical Mechanical Polishing）法などにより、層間絶縁層ＩＩ１の上面が露出するまで、上記金属層、シード層およびバリアメタル層が研磨除去される。これにより上記金属層、シード層およびバリアメタル層が凹部内にのみ残存される。

これにより、上記金属層、シード層およびバリアメタル層よりなる第１金属パッド層ＰＤ１が第１素子形成領域ＥＲ内の第１接合面ＣＳ１に形成され、第１ダミー金属パッド層ＤＰ１および第３ダミー金属パッド層ＤＰ３の各々が第１ダイシング領域ＤＲ内の第１接合面ＣＳ１に形成される。

上記により第１接合面ＣＳ１と、第１素子形成領域ＥＲと、第１接合面ＣＳ１に直交する第１方向から見て第１素子形成領域ＥＲを取り囲む第１シールリング領域ＳＲと、第１シールリング領域の外側に位置する第１ダイシング領域ＤＲとを有する第１基板部Ｓ１が準備される。

図８に示されるように、基板領域ＳＢＲ２と、ウエル領域ＷＬ３と、素子分離絶縁層ＳＩ２と、転送トランジスタＴＲ３と、他のトランジスタＴＲ４とを有する、ウエハ状態の第２半導体基板ＳＢ２が準備される。

この後、素子形成領域ＥＲ内における第２半導体基板ＳＢ２の第２主面上には、たとえば３層よりなる多層配線構造が形成される。またシールリング領域ＳＲにおける第２半導体基板ＳＢ２の第２主面上には、３層のシールリング用導電層が積層されたシールリングＳＲ２が形成される。またダイシング領域ＤＲおける第２半導体基板ＳＢ２の第２主面上には、多層配線構造の最上層配線層ＩＮ２と同じ層から分離して、導電層ＣＰ２、ＣＰ４が形成される。

図９に示されるように、最上層配線層ＩＮ２、最上層のシールリング用導電層および導電層ＣＰ２、ＣＰ４の各々の上に、拡散防止用絶縁層ＢＬ２がたとえばＣＶＤ法により形成される。拡散防止用絶縁層ＢＬ２は、たとえばシリコン窒化膜より形成される。

拡散防止用絶縁層ＢＬ２の上に層間絶縁層ＩＩ２が、たとえばＣＶＤ法により形成される。層間絶縁層ＩＩ２は、たとえばシリコン酸化膜より形成される。

この後、たとえば一般的にダマシン法と呼ばれるプロセスを用いて、フォトリソグラフィ、ドライエッチングなどにより複数の凹部が形成される。複数の凹部の各々は、層間絶縁層ＩＩ２および拡散防止用絶縁層ＢＬ２を貫通して、最上層配線層ＩＮ２または導電層ＣＰ２、ＣＰ４に達する。

次に、たとえばタンタル、窒化タンタルなどのバリアメタル層が、スパッタリング法などにより凹部の壁面および層間絶縁層ＩＩ２の上面に沿うように形成される。このバリアメタル層の上に、たとえば銅を主成分とするシード層が、スパッタリング法などにより形成される。このシード層の上に、たとえば銅を主成分とする金属層がメッキ法により凹部を埋め込むように形成される。

この後、ＣＭＰ法などにより、層間絶縁層ＩＩ２の上面が露出するまで、上記金属層、シード層およびバリアメタル層が研磨除去される。これにより上記金属層、シード層およびバリアメタル層が凹部内にのみ残存される。

これにより、上記金属層、シード層およびバリアメタル層よりなる第２金属パッド層ＰＤ２が第２素子形成領域ＥＲ内の第２接合面ＣＳ２に形成され、第２ダミー金属パッド層ＤＰ２および第４ダミー金属パッド層ＤＰ４の各々が第２ダイシング領域ＤＲ内の第２接合面ＣＳ２に形成される。

上記により第２接合面ＣＳ２と、第２素子形成領域ＥＲと、第２接合面ＣＳ２に直交する第２方向から見て第２素子形成領域ＥＲを取り囲む第２シールリング領域ＳＲと、第２シールリング領域の外側に位置する第２ダイシング領域ＤＲとを有する第２基板部Ｓ２が準備される。

図１０に示されるように、ウエハ状態の第１基板部Ｓ１とウエハ状態の第２基板部Ｓ２とを接合する前に、第１基板部Ｓ１の第１接合面ＣＳ１および第２基板部Ｓ２の第２接合面ＣＳ２の各々に、平坦化処理、プラズマ処理などの前処理が行われる。

この後、第１基板部Ｓ１の第１接合面ＣＳ１と第２基板部Ｓ２の第２接合面ＣＳ２とが接するように、第１基板部Ｓ１と第２基板部Ｓ２とが重ね合わされる。この後、第１基板部Ｓ１と第２基板部Ｓ２とが重ね合わされた状態で４００℃以下の熱処理が行われる。これにより第１基板部Ｓ１と第２基板部Ｓ２とが接合される。

第１基板部Ｓ１と第２基板部Ｓ２とが接合された状態で、第１金属パッド層ＰＤ１と第２金属パッド層ＰＤ２とが互いに接合される。また第１ダミー金属パッド層ＤＰ１と第２ダミー金属パッド層ＤＰ２とが互いに接合される。また第３ダミー金属パッド層ＤＰ３と第４ダミー金属パッド層ＤＰ４とが互いに接合される。また層間絶縁層ＩＩ１と層間絶縁層ＩＩ２とが互いに接合される。

図３に示されるように、第１基板部Ｓ１と第２基板部Ｓ２とが接合された後は、第２半導体基板ＳＢ２の第４主面が研磨される。これにより第２半導体基板ＳＢ２は、イメージセンサが必要とする膜厚（たとえば３μｍ程度）まで薄膜化される。

この後、第２半導体基板ＳＢ２の第４主面に、シリコン酸化膜ＳＯＦ、反射防止膜ＳＮＦ、メタルグリッドＭＧＤが形成される。反射防止膜ＳＮＦは、たとえばシリコン窒化膜より形成される。またメタルグリッドＭＧＤは、たとえばタングステンなどの金属から形成される。さらに、ボンディングパッド(図示せず)、カラーフィルターＣＦＬ、マイクロレンズＭＬＥなどが形成されて、本実施の形態におけるウエハ状態の半導体装置ＷＦが完成する。

図１１に示されるように、上記ウエハ状態の半導体装置ＷＦが、ブレードＤＣなどを用いてダイシングされる。このダイシングは、ブレードＤＣをダイシング領域において矢印で示す方向に移動させることにより行われる。これにより図４において一点鎖線で示されるダイシングされる領域ＤＲＲが切り落とされる。これにより半導体ウエハＷＦは、図５に示す半導体チップＣＨチップに切り分けられて、本実施の形態におけるチップ状態の半導体装置ＣＨが完成する。

＜ダミー金属パッド層の配置位置の決定プロセス＞
次に、本実施の形態におけるダミー金属パッド層の配置位置の決定プロセスについて図１２を用いて説明する。

図１２に示されるように、まずダミー金属パッド層の配置を避ける領域ＮＤＰをレイアウトしたダイシング領域のレイアウトデータが予め準備される（ステップＳ１）。この後、上記ダイシング領域内に、仕様にしたがってダミー金属パッド層が生成される（ステップＳ２）。

このように上記ダイシング領域内に生成されたダミー金属パッド層が、上記領域ＮＤＰに重なっているか否かが判定される（ステップＳ３）。上記領域ＮＤＰに重なるダミー金属パッド層は削除される（ステップＳ６）。また上記領域ＮＤＰに重ならないダミー金属パッド層は残される（ステップＳ４）。残されたダミー金属パッド層を用いて、マスク用データが作成される（ステップＳ５）。

＜作用効果＞
次に、本実施の形態の作用効果について説明する。

本実施の形態においては、図３に示されるように、第１素子形成領域ＥＲ内の第１金属パッド層ＰＤ１と第２素子形成領域ＥＲ内の第２金属パッド層ＰＤ２とが互いに接合されている。さらに第１シールリング領域ＳＲの外側に配置された第１ダミー金属パッド層ＤＰ１と第２シールリング領域ＳＲの外側に配置された第２ダミー金属パッド層ＤＰ２とが互いに接合されている。

このように素子形成領域ＥＲ内だけでなくシールリング領域ＳＲの外側においても第１基板部Ｓ１と第２基板部Ｓ２との接合面においてダミー金属パッド層ＤＰ１、ＤＰ２同士が接合されている。この金属パッド同士の接合強度は、絶縁層同士の接合強度よりも高い。このため本実施の形態においては、素子形成領域ＥＲ内だけで金属パッド層同士が接合される構成よりも、第１基板部Ｓ１と第２基板部Ｓ２との接合強度を向上させることが可能となる。

図５に示されるチップ状態の半導体装置ＣＨにおいては、チップの切断面において露出する第１基板部Ｓ１の第１接合面ＣＳ１と第２基板部Ｓ２の第２接合面ＣＳ２との接合部から水分が基板内部に侵入することも考えられる。特に図３に示されるようにシールリングＳＲ１、ＳＲ２が第１接合面ＣＳ１および第２接合面ＣＳ２に達していない構成においては、第１接合面ＣＳ１と第２接合面ＣＳ２との接合部を通じて水分が素子形成領域ＥＲ内に侵入しやすい。

しかし本実施の形態においては、図５に示されるようにチップ状態の半導体装置ＣＨにおいて、第１ダミー金属パッド層ＤＰ１と第２ダミー金属パッド層ＤＰ２とがシールリング領域ＳＲの外側にて接合されている。このためシールリング領域ＳＲの外側において第１基板部Ｓ１と第２基板部Ｓ２との接合強度が向上する。よって第１基板部Ｓ１の第１接合面ＣＳ１と第２基板部Ｓ２の第２接合面ＣＳ２との接合部から水分が素子形成領域ＥＲ内に侵入しにくくなる。

また本実施の形態においては、図４に示されるように、第３ダミー金属パッド層ＤＰ３は、第１ダミー金属パッド層ＤＰ１と所定の間隔Ｇ１を開けて第１ダミー金属パッド層ＤＰ１よりも第１ダイシング領域ＤＲの中央側に位置している。また４ダミー金属パッド層ＤＰ４は、第２ダミー金属パッド層ＤＰ２と所定の間隔Ｇ１を開けて第２ダミー金属パッド層ＤＰ２よりも第２ダイシング領域ＤＲの中央側に位置し、かつ第３ダミー金属パッド層ＤＰ３に接続されている。

このようにダイシング領域ＤＲにおいて第１ダミー金属パッド層ＤＰ１および第２にダミー金属パッド層ＤＰ２が互いに接合されるだけでなく、さらに第３ダミー金属パッド層ＤＰ３および第４ダミー金属パッド層ＤＰ４も互いに接合されているため、第１基板部Ｓ１と第２基板部Ｓ２との接合強度をさらに向上させることが可能となる。

ところでにダイシングされる領域ＤＲＲの端部にダミー金属パッド層が配置されていると、チッピング、クラックなどの発生の懸念がある。

これに対して本実施の形態においては、図４に示されるように、第５ダミー金属パッド層ＤＰ５が、第１ダミー金属パッド層ＤＰ１および第３ダミー金属パッド層ＤＰ３と直線状に並んで配置されている。第１ダミー金属パッド層ＤＰ１と第３ダミー金属パッド層ＤＰ３との所定の間隔Ｇ１は、第３ダミー金属パッド層ＤＰ３と第５ダミー金属パッド層ＤＰ５とのピッチＰ１よりも大きい。また第６ダミー金属パッド層ＤＰ６が、第２ダミー金属パッド層ＤＰ２および第４ダミー金属パッド層ＤＰ４と直線状に並んで配置されている。第２ダミー金属パッド層ＤＰ２と第４ダミー金属パッド層ＤＰ４との所定の間隔Ｇ１は、第４ダミー金属パッド層ＤＰ４と第６ダミー金属パッド層ＤＰ６とのピッチＰ１よりも大きい。

このように上記所定の間隔Ｇ１がピッチＰ１よりも大きいため、上記所定の間隔Ｇ１の位置に、ダイシングされる領域ＤＲＲの端部（図４中にて一点鎖線で示す部分）を位置させることが容易となる。つまりダイシングされる領域ＤＲＲの端部には層間絶縁層ＩＩ１、ＩＩ２が位置し、ダミー金属パッド層が位置しない。このようにダイシングされる領域ＤＲＲの端部にダミー金属パッド層が位置しないため、チッピング、クラックなどの発生を防止することができる。

また本実施の形態によれば、図４および図５に示されるように、ダミー金属パッド層ＤＰ１、ＤＰ２の各々がシールリング領域ＳＲの外側を囲むように配置されている。これによりシールリング領域ＳＲの外側における第１基板部Ｓ１と第２基板部Ｓ２との接合強度がさらに向上し、第１基板部Ｓ１と第２基板部Ｓ２との接合部から素子形成領域ＥＲ内への水分の侵入もさらに抑制することができる。

また本実施の形態によれば、図４および図５に示されるように、ダミー金属パッド層ＤＰ１、ＤＰ２の各々がシールリング領域ＳＲの外側を２重以上に囲むように配置されている。これによりシールリング領域ＳＲの外側における第１基板部Ｓ１と第２基板部Ｓ２との接合強度がさらに向上し、第１基板部Ｓ１と第２基板部Ｓ２との接合部から素子形成領域ＥＲ内への水分の侵入もさらに抑制することができる。

また本実施の形態によれば、図３に示されるように、第２基板部Ｓ２の第２素子形成領域ＥＲに、入射する光を光電変換することにより画素信号を生成するフォトダイオードＰＤが配置されている。また第１基板部Ｓ１の第１素子形成領域ＥＲに、フォトダイオードＰＤの画素信号を処理するロジック回路（信号処理部回路部）が配置されている。このようなフォトダイオードを有する第２基板部Ｓ２とロジック回路を有する第１基板部Ｓ１とを高い接合強度にて接合することが可能となる。

（実施の形態２）
次に、実施の形態２における半導体装置について図１３〜図１８を用いて説明する。図１３〜図１８の各々は、実施の形態１におけるダミー金属パッド層のレイアウトの変形例を示している。

図１３に示されるように、第１基板部Ｓ１は、第７ダミー金属パッド層ＤＰ７をさらに有している。第７ダミー金属パッド層ＤＰ７は、第１接合面ＣＳ１のダイシング領域ＤＲに配置されている。第７ダミー金属パッド層ＤＰ７は、第１ダミー金属パッド層ＤＰ１よりも第１ダイシング領域ＤＲの中央側に配置されている。

第２基板部Ｓ２は、第８ダミー金属パッド層ＤＰ８をさらに有している。第８ダミー金属パッド層ＤＰ８は、第２接合面ＣＳ２のダイシング領域ＤＲに配置されている。第８ダミー金属パッド層ＤＰ８は、第２ダミー金属パッド層ＤＰ２よりも第２ダイシング領域ＤＲの中央側に配置されている。第８ダミー金属パッド層ＤＰ８は、第７ダミー金属パッド層ＤＰ７に接続されている。

第３ダミー金属パッド層ＤＰ３、第５ダミー金属パッド層ＤＰ５および第７ダミー金属パッド層ＤＰ７は、第１接合面ＣＳ１に直交する方向から見て市松模様を構成するように配置されている。また第４ダミー金属パッド層ＤＰ４、第６ダミー金属パッド層ＤＰ６および第８ダミー金属パッド層ＤＰ８は、第２接合面ＣＳ２に直交する方向から見て市松模様を構成するように配置されている。

図１４に示されるように、第１ダミー金属パッド層ＤＰ１、第２ダミー金属パッド層ＤＰ２、第３ダミー金属パッド層ＤＰ３および第４ダミー金属パッド層ＤＰ４の各々は、第１接合面ＣＳ１、第２接合面ＣＳ２に直交する方向から見て直線状に延びる形状（ライン形状）を有している。

これらのダミー金属パッド層ＤＰ１〜ＤＰ４の各々は、第１接合面ＣＳ１、第２接合面ＣＳ２に直交する方向から見て、矩形のシールリング領域ＳＲの各辺に沿って直線状に延びている。またダミー金属パッド層ＤＰ１〜ＤＰ４の各々は、第１接合面ＣＳ１、第２接合面ＣＳ２に直交する方向から見て、矩形のシールリング領域ＳＲの外側を途切れることなく連続的に囲んでいる。

図１５に示されるように、このチップ状態の半導体装置ＣＨは、図１４のウエハをダイシングすることにより得られる。この半導体装置ＣＨにおいては、ダミー金属パッド層ＤＰ１、ＤＰ２の各々は、第１接合面ＣＳ１、第２接合面ＣＳ２に直交する方向から見て、矩形のシールリング領域ＳＲの外側を途切れることなく連続的に囲んでいる。このためダミー金属パッド層ＤＰ１、ＤＰ２の各々は、たとえば矩形の枠形状を有している。

図１６に示されるように、領域ＮＤＰよりもシールリング領域ＳＲの近くに位置するダミー金属パッド層ＤＰ１、ＤＰ２は、領域ＮＤＰよりもシールリング領域ＳＲの遠くに位置するダミー金属パッド層ＤＰ３、ＤＰ４に対して平面形状において異なっている。

領域ＮＤＰよりもシールリング領域ＳＲの近くに位置するダミー金属パッド層ＤＰ１、ＤＰ２の各々は、直線状（ライン状）に延びる平面面形状を有している。ダミー金属パッド層ＤＰ１、ＤＰ２の各々は、第１接合面ＣＳ１、第２接合面ＣＳ２に直交する方向から見て、矩形のシールリング領域ＳＲの各辺に沿って直線状に延びている。またダミー金属パッド層ＤＰ１、ＤＰ２の各々は、第１接合面ＣＳ１、第２接合面ＣＳ２に直交する方向から見て、矩形のシールリング領域ＳＲの外側を途切れることなく連続的に囲んでいる。

領域ＮＤＰよりもシールリング領域ＳＲの遠くに位置するダミー金属パッド層ＤＰ３、ＤＰ４の各々は、矩形（たとえば正方形）の平面形状を有している。

図１７に示されるように、領域ＮＤＰよりもシールリング領域ＳＲの近くに位置するダミー金属パッド層ＤＰ１、ＤＰ２は、領域ＮＤＰよりもシールリング領域ＳＲの遠くに位置するダミー金属パッド層ＤＰ３、ＤＰ４に対して配置密度において異なっている。

領域ＮＤＰよりもシールリング領域ＳＲの近くに位置する複数のダミー金属パッド層ＤＰ１、ＤＰ２は、領域ＮＤＰよりもシールリング領域ＳＲの遠くに位置する複数のダミー金属パッド層ＤＰ３、ＤＰ４に対して配置密度が高くなるように配置されている。

なおダミー金属パッド層ＤＰ１〜ＤＰ４の各々は、たとえば矩形の平面形状を有している。

図１８に示されるように、領域ＮＤＰよりもシールリング領域ＳＲの遠くに位置するダイシング領域ＤＲにダミー金属パッド層が設けられていなくてもよい。これにより領域ＮＤＰよりもシールリング領域ＳＲの遠くに位置するダイシング領域ＤＲにおけるダミー金属パッド層の配置密度をさらに減らすことができる。

なお上記以外の図１３〜図１７に示す構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

図１３〜図１８に示された構成は、基本的には実施の形態１と同様の製造方法で製造することができる。

図１３〜図１８に示された構成においても、実施の形態１と同様の効果が得られる。
また図１４および図１６に示された構成の各々では、切れ残る側のダイシング領域ＤＲにあるダミー金属パッド層ＤＰ１、ＤＰ２が直線状であるため、チッピングまたはクラックがウエハの接合面から発生した場合でもチッピング、クラックの進展をダミー金属パッド層ＤＰ１、ＤＰ２により抑える効果が期待できる。また第１基板部Ｓ１と第２基板部Ｓ２との接合部からの水分の侵入をさらに抑制することもできる。

また図１７および図１８に示された構成の各々では、ダイシングされる領域ＤＲＲ内におけるダミー金属パッド層の配置密度がそれ以外の切れ残る側のダイシング領域ＤＲの配置密度よりも低い。このためダイシング時にダミー金属パッド層を切る体積を減少でき、ブレードＤＣへのダメージを低減でき、かつチッピングまたはクラック発生の抑制効果が期待できる。

（実施の形態３）
次に、実施の形態３における半導体装置について図１９〜図２３を用いて説明する。図１９〜図２３の各々は、実施の形態１におけるダミー金属パッド層の配置を避ける領域ＮＤＰのレイアウトの変形例を示している。

図１９に示されるように、ダミー金属パッド層の配置を避ける領域ＮＤＰは、図中縦方向（第１方向）にのみ延びており、横方向（第１方向に交差（直交）する第２方向）には延びていない。なおダミー金属パッド層ＤＰ１〜ＤＰ８の各々は、たとえば矩形の平面形状を有している。

図２０に示されるように、ダミー金属パッド層の配置を避ける領域ＮＤＰは、図中横方向（第２方向）にのみ延びており、縦方向（第２方向に交差（直交）する第１方向）には延びていなくてもよい。なおダミー金属パッド層ＤＰ１〜ＤＰ８の各々は、たとえば直線状（ライン状）の平面形状を有している。

図２１に示されるように、ダミー金属パッド層の配置を避ける領域ＮＤＰは、ダイシング領域ＤＲの交差部付近にのみ配置されており、それ以外のダイシング領域ＤＲには配置されていなくてもよい。

ダミー金属パッド層の配置を避ける領域ＮＤＰは、図中縦方向（第１方向）に延びる第１部分と、横方向（第１方向に交差（直交）する第２方向）に延びる第２部分とを有している。上記第１部分と第２部分とは互いに交差（直交）している。

第１ダミー金属パッド層ＤＰ１と第３ダミー金属パッド層ＤＰ３との間の第１接合面ＣＳ１には、ダミー金属パッド層ＤＰＡが配置されている。また第２ダミー金属パッド層ＤＰ２と第４ダミー金属パッド層ＤＰ４との間の第２接合面ＣＳ２には、ダミー金属パッド層ＤＰＢが配置されている。

ダミー金属パッド層ＤＰＡ、ＤＰＢは互いに接合されている。ダミー金属パッド層ＤＰＡ、ＤＰＢの各々は、第１接合面ＣＳ１および第２接合面ＣＳ２に直交する方向から見て、領域ＮＤＰの仮想の延長線上に配置されている。

図２２に示されるように、ダミー金属パッド層の配置を避ける領域ＮＤＰは、シールリング領域ＳＲの外側を囲むように枠状の平面形状を有している。枠状の領域ＮＤＰはそれぞれ分離しており、互いに接続されていない。

ダミー金属パッド層ＤＰ１〜ＤＰ４、ＤＰＡ、ＤＰＢの各々は、たとえば矩形の平面形状を有している。

図２３に示されるように、複数の第１ダミー金属パッド層ＤＰ１は、シールリング領域ＳＲの角部を囲む第１屈曲形状パッド層ＤＰ１Ａを有している。また複数の第２ダミー金属パッド層ＤＰ２は、シールリング領域ＳＲの角部を囲む第２屈曲形状パッド層ＤＰ２Ａを有している。

第１屈曲形状パッド層ＤＰ１Ａおよび第２屈曲形状パッド層ＤＰ２Ａの各々は、たとえば９０°に屈曲したＬ字の平面形状を有している。上記以外の図２３の構成は図２２の構成を同じである。

なお上記以外の図１９〜図２３に示す構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

図１９〜図２３に示された構成は、基本的には実施の形態１と同様の製造方法で製造することができる。

図１９〜図２３に示された構成においても、実施の形態１と同様の効果が得られる。
またダミー金属パッド層の配置仕様が縦方向と横方向とで異なり、かつ横方向に比べて縦方向の方がチッピング、クラックに対して大きなマージンを有する場合がある。このような場合には、図１９に示されるように、上記マージンの少ない縦方向（第１方向）のみに領域ＮＤＰを延ばすことにより、横方向へのチッピング、クラックの進展を抑制することができる。

またダミー金属パッド層の配置仕様が横方向と縦方向とで異なり、かつ縦方向に比べて横方向の方がチッピング、クラックに対して大きなマージンを有する場合がある。このような場合には、図２０に示されるように、上記マージンの少ない横方向（第２方向）のみに領域ＮＤＰを延ばすことにより、縦方向へのチッピング、クラックの進展を抑制することができる。

またダイシング領域ＤＲの交差部においては、縦方向と横方向のダイシングが交差するために、交差部以外のダイシング領域ＤＲの部分よりも相対的にチッピング、クラックが発生する可能性が高い。

これに対して図２１に示される構成では、スクライブラインの交差点付近に、ダミー金属パッド層の配置を避ける領域ＮＤＰが選択的に配置されている。これにより交差部付近で生じるチッピング、クラックの発生を効果的に抑制することができる。

またダイシング領域ＤＲの交差部にあるダミー金属パッド層からシールリング領域ＳＲまでの距離がチッピング、クラックに対して十分余裕がある場合、またはチッピング、クラックが発生してもそれらを抑制できるような工夫がされている場合には、図２２、図２３に示されるように、ダイシング領域ＤＲの交差部にダミー金属パッド層が残されてもよい。

特に図２３に示す構成では、屈曲形状パッド層ＤＰ１Ａ、ＤＰ２Ａが、シールリング領域ＳＲの角部を囲むように配置されている。このためダイシング領域ＤＲの交差部で生じたチッピング、クラックのシールリング領域ＳＲへの進展を効果的に防止することができる。

（実施の形態４）
次に、実施の形態４における半導体装置について図２４〜図２８を用いて説明する。図２４〜図２８の各々は、実施の形態１におけるダイシング領域ＤＲでの導電層の配置の変形例を示している。

図２４に示されるように、この例では素子形成領域ＥＲにおいて、多層配線構造の最上層配線層ＩＮ１はプラグ導電層ＰＬＡを介在して第１金属パッド層ＰＤ１に接続されている。また多層配線構造の最上層配線層ＩＮ２はプラグ導電層ＰＬＢを介在して第２金属パッド層ＰＤ２に接続されている。

またダイシング領域には、最上層配線層ＩＮ１と同一の層から分離して形成された、導電層ＣＰ１、ＣＰ３が配置されている。また最上層配線層ＩＮ２と同一の層から分離して形成された、導電層ＣＰ２、ＣＰ４が配置されている。

導電層ＣＰ１は、プラグ導電層ＰＬ１を介在して第１ダミー金属パッド層ＤＰ１に接続されている。導電層ＣＰ３は、プラグ導電層ＰＬ３を介在して第３ダミー金属パッド層ＤＰ３に接続されている。

導電層ＣＰ２は、プラグ導電層ＰＬ２を介在して第２ダミー金属パッド層ＤＰ２に接続されている。導電層ＣＰ４は、プラグ導電層ＰＬ４を介在して第４ダミー金属パッド層ＤＰ４に接続されている。

このような構成において、ダミー金属パッド層の配置を避ける領域ＮＤＰには、ダミー金属パッド層ＤＰ１〜ＤＰ４に対応する層だけでなく、導電層ＣＰ１〜ＣＰ４に対応する層およびプラグ導電層ＰＬ１〜ＰＬ４に対応する層も配置されていない。

図２５に示されるように、ダミー金属パッド層の配置を避ける領域ＮＤＰには、ダミー金属パッド層ＤＰ１〜ＤＰ４に対応する層と、プラグ導電層ＰＬ１〜ＰＬ４に対応する層とが配置されず、導電層ＣＰ１〜ＣＰ４に対応する層ＣＰＡ、ＣＰＢが配置されてもよい。

図２６に示されるように、ダイシング領域ＤＲにおいて第３ダミー金属パッド層ＤＰ３に接続されるプラグ導電層ＰＬ３および導電層ＣＰ３が配置されていなくてもよい。また第４ダミー金属パッド層ＤＰ４に接続されるプラグ導電層ＰＬ４および導電層ＣＰ４も配置されていなくてもよい。

なおこの構成においては、第１ダミー金属パッド層ＤＰ１に接続されるプラグ導電層ＰＬ１および導電層ＣＰ１は残されている。また第２ダミー金属パッド層ＤＰ２に接続されるプラグ導電層ＰＬ２および導電層ＣＰ２も残されている。

ただし第１ダミー金属パッド層ＤＰ１に接続されるプラグ導電層ＰＬ１および導電層ＣＰ１が配置されていなくともよい。また第２ダミー金属パッド層ＤＰ２に接続されるプラグ導電層ＰＬ２および導電層ＣＰ２が配置されていなくてもよい。

図２７に示されるように、この例では実施の形態１と同様、素子形成領域ＥＲにおいて、多層配線構造の最上層配線層ＩＮ１はプラグ導電層を介在せずに第１金属パッド層ＰＤ１に直接接続されている。また多層配線構造の最上層配線層ＩＮ２はプラグ導電層を介在せずに第２金属パッド層ＰＤ２に直接接続されている。

またダイシング領域において、導電層ＣＰ１は、プラグ導電層を介在せずに第１ダミー金属パッド層ＤＰ１に直接接続されている。導電層ＣＰ３は、プラグ導電層を介在せずに第３ダミー金属パッド層ＤＰ３に直接接続されている。

導電層ＣＰ２は、プラグ導電層を介在せずに第２ダミー金属パッド層ＤＰ２に直接接続されている。導電層ＣＰ４は、プラグ導電層を介在せずに第４ダミー金属パッド層ＤＰ４に直接接続されている。

このような構成において、ダミー金属パッド層の配置を避ける領域ＮＤＰには、ダミー金属パッド層ＤＰ１〜ＤＰ４に対応する層が配置されておらず、導電層ＣＰ１〜ＣＰ４に対応する層は配置されている。

図２８に示されるように、ダミー金属パッド層の配置を避ける領域ＮＤＰには、ダミー金属パッド層ＤＰ１〜ＤＰ４に対応する層だけでなく、導電層ＣＰ１〜ＣＰ４に対応する層も配置されていなくてもよい。

またダイシング領域ＤＲにおいて第３ダミー金属パッド層ＤＰ３に接続される導電層ＣＰ３が配置されていなくてもよい。また第４ダミー金属パッド層ＤＰ４に接続される導電層ＣＰ４も配置されていなくてもよい。

なおこの構成においては、第１ダミー金属パッド層ＤＰ１に接続される導電層ＣＰ１は残されている。また第２ダミー金属パッド層ＤＰ２に接続される導電層ＣＰ２も残されている。

ただし第１ダミー金属パッド層ＤＰ１に接続される導電層ＣＰ１が配置されていなくともよい。また第２ダミー金属パッド層ＤＰ２に接続される導電層ＣＰ２が配置されていなくてもよい。

なお上記以外の図２４〜図２８に示す構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

図２４〜図２８に示された構成は、基本的には実施の形態１と同様の製造方法で製造することができる。図２４〜図２６に示されたプラグ導電層ＰＬＡ、ＰＬ１、ＰＬ３は、最上層配線層ＩＮ１および導電層ＣＰ１、ＣＰ３が形成された後にデュアルダマシン法でビアホールと、そのビアホールを埋め込む導電層を形成することで形成される。またプラグ導電層ＰＬＢ、ＰＬ２、ＰＬ４も同様に、最上層配線層ＩＮ２および導電層ＣＰ２、ＣＰ４が形成された後にデュアルダマシン法でビアホールと、そのビアホールを埋め込む導電層を形成することで形成される。

図２４〜図２８に示された構成においても、実施の形態１と同様の効果が得られる。
また図２５および図２７に示される構成では、ダミー金属パッド層の配置を避ける領域ＮＤＰに導電層ＣＰＡ、ＣＰＢが配置されているが、ダミー金属パッド層が配置されていない。このためダミー金属パッド層が配置されていない分だけ、ダイシングされる領域ＤＲＲの端部に位置する金属膜厚が薄くなるとともに、第１接合面ＣＳ１および第２接合面ＣＳ２に金属が存在しないためにチッピング、クラック抑制効果が期待できる。

さらに図２６および図２８に示される構成では、ダイシング工程で切り落とされるプラグ導電層ＰＬ３、ＰＬ４および導電層ＣＰ３、ＣＰ４が配置されていないため、ウエハの接合強度を保ちつつ、ダイシング時に切り落とされる金属層の体積を減少させることができる。このため、ブレードＤＣへのダメージを低減できるほか、チッピングやクラック発生の抑制効果が期待できる。

（実施の形態５）
次に、上記実施の形態１〜４に示されたダイシング領域内のダミー金属パッド層のレイアウト決定プロセスを実施の形態５として図２９〜図３４を用いて説明する。

図２９に示されるように、本実施の形態のフローは、図１２のフローと比較して、ダミー金属パッド層の配置を避ける領域ＮＤＰが、ダイシング領域の設計パターンに最初からレイアウトされているのではなく、ダイシング領域の設計パターンが準備された後に追加で生成される点において異なっている。以下、図２９のフロー図にしたがって上記領域ＮＤＰを生成し、ダミー金属パッド層を配置する場合の例を示す。

図３０（Ａ）に示されるように、まずダイシング領域の幅全体を覆う、または素子形成領域ＥＲ、シールリング領域ＳＲを認識させるためのレイヤを含むダイシング領域ＤＲの設計パターンＤＲＰ（レイアウトデータ）が準備される（ステップＳ１１：図２９）。このレイアウトデータのフォーマットは、たとえばＧＤＳ（Streamデータ）である。

上記ダイシング領域ＤＲの設計パターンＤＲＰ内に、仕様にしたがって複数のダミー金属パッド層が生成される（ステップＳ１２：図２９）。

この後、ダイシング領域ＤＲ内のうち、ダミー金属パッド層の配置を避ける領域ＮＤＰが生成される（ステップＳ１３：図２９）。この領域ＮＤＰを生成する工程を図３０および図３１を用いて以下に説明する。

図３０（Ｂ）に示されるように、ダイシング領域ＤＲの設計パターンＤＲＰから認識層図形ＦＰ１が生成される。この認識層図形ＦＰ１は、ダイシング領域の設計パターンＤＲＰのうち図中縦方向（第１方向）に延びる部分の全体である。

図３０（Ｃ）に示されるように、ダイシング領域ＤＲの設計パターンＤＲＰから認識層図形ＳＰ１が生成される。この認識層図形ＳＰ１は、ダイシング領域の設計パターンＤＲＰのうち図中横方向（第２方向）に延びる部分の全体である。

図３０（Ｄ）および図３０（Ｅ）に示されるように、認識層図形ＦＰ１、ＳＰ１の各々の端が領域ＮＤＰのチップ側の端に位置するように層演算されることにより、認識層図形ＦＰ１、ＳＰ１の各々から図形ＦＰ２、ＳＰ２が生成される。

図３０（Ｆ）および図３０（Ｇ）に示されるように、認識層図形ＦＰ１、ＳＰ１の各々の端が領域ＮＤＰの切り落とされる側の端に位置するように層演算されることにより、認識層図形ＦＰ１、ＳＰ１の各々から図形ＦＰ３、ＳＰ３が生成される。

図３１（Ａ）に示されるように、図３０（Ｄ）の図形ＦＰ２と図３０（Ｆ）の図形ＦＰ３との差分図形である図形ＦＰ４が生成される。

図３１（Ｂ）に示されるように、図３０（Ｅ）の図形ＳＰ２と図３０（Ｇ）の図形ＳＰ３との差分図形である図形ＳＰ４が生成される。

図３１（Ｃ）に示されるように、図３１（Ａ）の図形ＦＰ４と図３１（Ｂ）の図形ＳＰ４とをＯＲ演算することにより図形ＮＤＰが生成される。

この後、上記ダイシング領域ＤＲＰ内に生成されたダミー金属パッド層が、ダミー金属パッド層の配置を避ける領域ＮＤＰに重なっていいるか否かが判定される（ステップＳ１４：図２９）。上記領域ＮＤＰに重なるダミー金属パッド層は削除される（ステップＳ１７：図２９）。また上記領域ＮＤＰに重ならないダミー金属パッド層は残される（ステップＳ１５：図２９）。残されたダミー金属パッド層を用いて、マスク用データが作成される（ステップＳ１６：図２９）。

上記マスク用データを用いてフォトマスクが製造される。このフォトマスクを用いたフォトリソグラフィが行われ、その後にエッチング、成膜などが行われる。これにより図３２に示されるように、領域ＮＤＰを避けてダイシング領域ＤＲに配置されたダミー金属パッド層ＤＰ１〜ＤＰ４が形成される。

また図２１に示されるような領域ＮＤＰの形成は以下のように行われる。
図３３（Ａ）に示されるように、まず図３１（Ｃ）にて生成された図形ＦＰ４、ＳＰ４が用いられる。図３０（Ｂ）の認識層図形ＦＰ１がオーバサイズされることにより、図形ＦＰＥが生成される。図３０（Ｃ）の認識層図形ＳＰ１がオーバサイズされることにより、図形ＳＰＥが生成される。

図３３（Ｂ）に示されるように、上記図形ＦＰＥと図形ＳＰＥとがＡＮＤ処理されることにより図形ＴＰＥが生成される。上記図形ＴＰＥと上記図形ＦＰ４、ＳＰ４とがさらにＡＮＤ処理されることにより図形ＦＰ５、ＳＰ５が生成される。

この図形ＦＰ５、ＳＰ５に基づいてダミー金属パッド層をレイアウトすることにより、図３３（Ｃ）に示されるように、ダミー金属パッド層を配置させない領域ＮＤＰを形成することができる。

また図２２に示されるような領域ＮＤＰの形成は以下のように行われる。
図３４（Ａ）に示されるように、シールリング領域ＳＲと素子形成領域ＥＲとを含む認識層図形が領域ＮＤＰのダイシング側の端に合うようオーバサイズされた図形Ｐ１で生成される。またシールリング領域ＳＲと素子形成領域ＥＲとを含む認識層図形が領域ＮＤＰのチップ側の端に合うようオーバサイズされた図形Ｐ２が生成される。

図３４（Ｂ）に示されるように、上記図形Ｐ１と図形Ｐ２との差分から図形Ｐ３が生成される。

この図形Ｐ３に基づいてダミー金属パッド層をレイアウトすることにより、図３４（Ｃ）に示されるように、ダミー金属パッド層を配置させない領域ＮＤＰを形成することができる。

本実施の形態によれば、ダミー金属パッド層の配置を避ける領域ＮＤＰが生成されることにより、その領域ＮＤＰをダイシング領域の設計パターンに直接レイアウトする必要がない。そのため、領域ＮＤＰの位置、幅に依存せず、領域ＮＤＰの形状が事前にわからなくても、ダイシング領域の設計パターンを準備することができる。

また領域ＮＤＰの位置または幅が変わっても、ダイシング領域の設計パターンの変更が不要であり、かつ直接修正する場合と比較して、局所的なパターンの修正誤りも未然に防止することができる。

上記実施の形態１〜５においては、素子形成領域ＥＲにイメージセンサ、ロジック回路などが形成された構成について説明した。しかし素子形成領域ＥＲに形成される素子はこれに限定されるものではなく、ロジック回路およびＤＲＡＭ（Dynamic Random Access Memory）であってもよく、またフラッシュメモリと論理回路であってもよく、如何なる素子であってもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＬ１，ＢＬ２ 拡散防止用絶縁層、ＣＦＬ カラーフィルター、ＣＨ 半導体チップ、ＣＨＲ チップ領域、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰＡ 導電層、ＣＰＡ，ＣＰＢ 層、ＣＳ１ 第１接合面、ＣＳ２ 第２接合面、ＤＣ ブレード、ＤＰ１〜ＤＰ８，ＤＰＡ，ＤＰＢ ダミー金属パッド層、ＤＰ１Ａ，ＤＰ２Ａ 屈曲形状パッド層、ＤＲ ダイシング領域、ＤＲＰ 設計パターン、ＤＲＲ ダイシングされる領域、ＥＲ 素子形成領域、ＦＤＲ ソース・ドレイン拡散層、ＦＰ１，ＳＰ１ 認識層図形、ＦＰ２〜ＦＰ５，ＦＰＥ，ＮＤＰ，Ｐ１〜Ｐ３，ＳＰ２〜ＳＰ５，ＳＰＥ，ＴＰＥ 図形、ＩＩ１，ＩＩ２ 層間絶縁層、ＩＮ１，ＩＮ２ 最上層配線層、ＭＧＤ メタルグリッド、ＭＬＥ マイクロレンズ、ＮＤＰ ダミー金属パッド層の配置を避ける領域、ＮＲ ｎ型領域、ＮＴ ノッチ、ＰＤ フォトダイオード、ＰＤ１，ＰＤ２ 金属パッド層、ＰＬ１〜ＰＬ４，ＰＬＡ，ＰＬＢ プラグ導電層、ＰＲ ｐ型領域、Ｓ１ 第１基板部、Ｓ２ 第２基板部、ＳＢ１ 第１半導体基板、ＳＢ２ 第２半導体基板、ＳＢＲ１，ＳＢＲ２ 基板領域、ＳＩ１，ＳＩ２ 素子分離絶縁層、ＳＮＦ 反射防止膜、ＳＯＦ シリコン酸化膜、ＳＲ シールリング領域、ＳＲ１，ＳＲ２ シールリング、ＴＧＥ ゲート電極、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ トランジスタ、ＷＦ 半導体ウエハ、ＷＬ１，ＷＬ２，ＷＬ３ ウエル領域。

Claims (16)

1. 第１接合面と、第１素子形成領域と、前記第１接合面に直交する第１方向から見て前記第１素子形成領域を取り囲む第１シールリング領域とを有する第１基板部と、
   第２接合面と、第２素子形成領域と、前記第２接合面に直交する第２方向から見て前記第２素子形成領域を取り囲む第２シールリング領域とを有する第２基板部と、を備え、
   前記第１基板部は、
   前記第１素子形成領域内の前記第１接合面に位置する第１金属パッド層と、
   前記第１方向から見て前記第１シールリング領域の外側に配置され、前記第１接合面に位置する少なくとも１つの第１ダミー金属パッド層と、を有し、
   前記第２基板部は、
   前記第２素子形成領域内の前記第２接合面に位置する第２金属パッド層と、
   前記第２方向から見て前記第２シールリング領域の外側に配置され、前記第２接合面に位置する少なくとも１つの第２ダミー金属パッド層と、を有し、
   前記第１金属パッド層と前記第２金属パッド層とが接合し、かつ前記少なくとも１つの第１ダミー金属パッド層と前記少なくとも１つの第２ダミー金属パッド層とが接合するように、前記第１基板部の前記第１接合面と前記第２基板部の前記第２接合面とが接合されている、半導体装置。
2. 前記第１基板部は、第１主面を有する第１半導体基板と、前記第１半導体基板の前記第１主面上にて前記第１接合面に位置する第１絶縁層とを有し、
   前記第２基板部は、第２主面を有する第２半導体基板と、前記第２半導体基板の前記第２主面上にて前記第２接合面に位置する第２絶縁層を有し、
   前記第１絶縁層と前記第２絶縁層とが接合するように、前記第１基板部の前記第１接合面と前記第２基板部の前記第２接合面とが接合されている、請求項１に記載の半導体装置。
3. 前記第２基板部は、前記第２素子形成領域に配置され、入射する光を光電変換することにより画素信号を生成する光電変換部を有し、
   前記第１基板部は、前記第１素子形成領域に配置され、前記画素信号を処理する信号処理回路部を有し、
   前記光電変換部と前記信号処理回路部とは、前記第１金属パッド層および前記第２金属パッド層とを介在して電気的に接続されている、請求項１に記載の半導体装置。
4. 前記少なくとも１つの第１ダミー金属パッド層は、前記第１方向から見て前記第１シールリング領域の外側を囲むように配置されており、
   前記少なくとも１つの第２ダミー金属パッド層は、前記第２方向から見て前記第２シールリング領域の外側を囲むように配置されている、請求項１に記載の半導体装置。
5. 前記少なくとも１つの第１ダミー金属パッド層は、前記第１方向から見て前記第１シールリング領域の外側を２重以上で囲むように配置されており、
   前記少なくとも１つの第２ダミー金属パッド層は、前記第２方向から見て前記第２シールリング領域の外側を２重以上で囲むように配置されている、請求項４に記載の半導体装置。
6. 前記少なくとも１つの第１ダミー金属パッド層は、前記第１方向から見て前記第１シールリング領域の外側を連続的に囲むように延在しており、
   前記少なくとも１つの第２ダミー金属パッド層は、前記第２方向から見て前記第２シールリング領域の外側を連続的に囲むように延在している、請求項４に記載の半導体装置。
7. 前記少なくとも１つの第１ダミー金属パッド層は、前記第１方向から見て前記第１シールリング領域の角部を囲む第１屈曲形状部を含み、
   前記少なくとも１つの第２ダミー金属パッド層は、前記第２方向から見て前記第２シールリング領域の角部を囲む第２屈曲形状部を含む、請求項４に記載の半導体装置。
8. 第１接合面と、第１素子形成領域と、前記第１接合面に直交する第１方向から見て前記第１素子形成領域を取り囲む第１シールリング領域とを有する第１基板部を準備する工程と、
   第２接合面と、第２素子形成領域と、前記第２接合面に直交する第２方向から見て前記第２素子形成領域を取り囲む第２シールリング領域とを有する第２基板部を準備する工程と、を備え、
   前記第１基板部は、前記第１素子形成領域内の前記第１接合面に位置する第１金属パッド層と、前記第１方向から見て前記第１シールリング領域の外側に配置され、前記第１接合面に位置する少なくとも１つの第１ダミー金属パッド層と、を有するように準備され、
   前記第２基板部は、前記第２素子形成領域内の前記第２接合面に位置する第２金属パッド層と、前記第２方向から見て前記第２シールリング領域の外側に配置され、前記第２接合面に位置する少なくとも１つの第２ダミー金属パッド層と、を有するように準備され、さらに
   前記第１金属パッド層と前記第２金属パッド層とが接合し、かつ前記少なくとも１つの第１ダミー金属パッド層と前記少なくとも１つの第２ダミー金属パッド層とが接合するように、前記第１基板部の前記第１接合面と前記第２基板部の前記第２接合面とを接合する工程を備えた、半導体装置の製造方法。
9. 第１接合面と、第１素子形成領域と、前記第１接合面に直交する第１方向から見て前記第１素子形成領域を取り囲む第１シールリング領域と、前記第１シールリング領域の外側に位置する第１ダイシング領域とを有する第１基板部と、
   第２接合面と、第２素子形成領域と、前記第２接合面に直交する第２方向から見て前記第２素子形成領域を取り囲む第２シールリング領域と、前記第２シールリング領域の外側に位置する第２ダイシング領域とを有する第２基板部と、を備え、
   前記第１基板部は、
   前記第１素子形成領域内の前記第１接合面に位置する第１金属パッド層と、
   前記第１ダイシング領域内の前記第１接合面に位置する第１ダミー金属パッド層と、を有し、
   前記第２基板部は、
   前記第２素子形成領域内の前記第２接合面に位置する第２金属パッド層と、
   前記第２ダイシング領域内の前記第２接合面に位置する第２ダミー金属パッド層と、を有し、
   前記第１金属パッド層と前記第２金属パッド層とが接合し、かつ前記第１ダミー金属パッド層と前記第２ダミー金属パッド層とが接合するように、前記第１基板部の前記第１接合面と前記第２基板部の前記第２接合面とが接合されている、半導体装置。
10. 前記第１基板部は、前記第１ダイシング領域に配置され、前記第１ダミー金属パッド層と所定の間隔を開けて前記第１ダミー金属パッド層よりも前記第１ダイシング領域の中央側に位置する第３ダミー金属パッド層をさらに有し、
    前記第２基板部は、前記第２ダイシング領域に配置され、前記第２ダミー金属パッド層と前記所定の間隔を開けて前記第２ダミー金属パッド層よりも前記第２ダイシング領域の中央側に位置し、かつ前記第３ダミー金属パッド層に接続された第４ダミー金属パッド層をさらに有している、請求項９に記載の半導体装置。
11. 前記第１基板部は、前記第１ダイシング領域に配置され、前記第３ダミー金属パッド層よりも前記第１ダイシング領域の中央側に位置し、かつ前記第１ダミー金属パッド層および前記第３ダミー金属パッド層と直線状に並んで配置された第５ダミー金属パッド層をさらに有し、
    前記第２基板部は、前記第２ダイシング領域に配置され、前記第４ダミー金属パッド層よりも前記第２ダイシング領域の中央側に位置し、前記第２ダミー金属パッド層および前記第４ダミー金属パッド層と直線状に並んで配置され、かつ前記第５ダミー金属パッド層に接続された第６ダミー金属パッド層をさらに有し、
    前記所定の間隔は、前記第３ダミー金属パッド層と前記第５ダミー金属パッド層とのピッチよりも大きく、かつ前記第４ダミー金属パッド層と前記第６ダミー金属パッド層とのピッチよりも大きい、請求項１０に記載の半導体装置。
12. 前記第１基板部は、前記第１ダイシング領域に配置され、前記第１ダミー金属パッド層よりも前記第１ダイシング領域の中央側に配置された第７ダミー金属パッド層をさらに有し、
    前記第２基板部は、前記第２ダイシング領域に配置され、前記第２ダミー金属パッド層よりも前記第２ダイシング領域の中央側に配置され、かつ前記第７ダミー金属パッド層に接続された第８ダミー金属パッド層をさらに有し、
    前記第３ダミー金属パッド層、前記第５ダミー金属パッド層および前記第７ダミー金属パッド層は市松模様を構成するように配置され、
    前記第４ダミー金属パッド層、前記第６ダミー金属パッド層および前記第８ダミー金属パッド層は市松模様を構成するように配置される、請求項１１に記載の半導体装置。
13. 前記第１ダミー金属パッド層、前記第２ダミー金属パッド層、前記第３ダミー金属パッド層および前記第４ダミー金属パッド層の各々は、直線状に延びる形状を有している、請求項１０に記載の半導体装置。
14. 前記第１ダミー金属パッド層および前記第２ダミー金属パッド層の各々は、直線状に延びる形状を有し、
    前記第３ダミー金属パッド層および前記第４ダミー金属パッド層の各々は、矩形形状を有する、請求項１０に記載の半導体装置。
15. 前記第１ダミー金属パッド層は、前記第１方向から見て前記第１シールリング領域の角部を囲む第１屈曲形状パッド層を有し、
    前記第２ダミー金属パッド層は、前記第２方向から見て前記第２シールリング領域の角部を囲む第２屈曲形状パッド層を有している、請求項１０に記載の半導体装置。
16. 前記第１基板部は、前記第１ダミー金属パッド層に接続された第１導電部を有し、かつ前記第３ダミー金属パッド層に接続された導電部を有しておらず、
    前記第２基板部は、前記第２ダミー金属パッド層に接続された第２導電部を有し、かつ前記第４ダミー金属パッド層に接続された導電部を有していない、請求項１０に記載の半導体装置。

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