KR102037114B1 - Tsv 없는 저 ｃｔｅ 인터포저 구조물 및 방법 - Google Patents

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찰스 요이칙
사이프리언 에메카 우조
마이클 뉴먼
테렌스 캐스키
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인벤사스 코포레이션
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Abstract

유전체 영역, 복수의 전기 도전성 요소들, 봉지재, 및 마이크로전자 요소를 포함하는 마이크로전자 어셈블리가 제공된다. 봉지재는 마이크로전자 요소 또는 유전체 영역 중 적어도 하나와 연관된 열팽창 계수(CTE)의 2배를 넘지 않는 열팽창 계수를 갖는다.

Description

TSV 없는 저 ＣＴＥ 인터포저 구조물 및 방법{Low ＣＴＥ interposer without TSV structure and method}
본 개시서는 마이크로전자 장치의 패키징, 특히 반도체 장치의 패키징에 관한 것이다.
마이크로전자 장치는 일반적으로, 통상적으로, 다이 또는 반도체 칩이라고 불리우는, 실리콘이나 갈륨 비소와 같은, 반도체 재료의 얇은 슬래브를 포함한다. 반도체 칩들은 일반적으로 개별적인, 미리 패키지된 유닛들로 제공된다. 일부 유닛 설계들에서, 상기 반도체 칩은 기판이나 칩 캐리어에 탑재되고, 이는 다음에 인쇄 회로 기판과 같은 회로 패널에 탑재된다.
능동 회로는 반도체 칩(예를 들면, 전방 표면)의 제1 면에 제조된다. 상기 능동 회로로의 전기적인 연결을 촉진하기 위해, 상기 칩에는 동일한 면 상으로 본드 패드들이 제공된다. 상기 본드 패드들은 전형적으로, 다이의 에지들 주변으로 또는 다수의 메모리 장치들의 경우, 상기 다이의 중심에, 레귤러 어레이(regular array)로 배치된다. 상기 본드 패드들은 일반적으로 약 0.5 마이크론 (pm) 두께의, 구리 또는 알루미늄과 같은 도전성 금속으로 제조된다. 상기 본드 패드들은 단일 층 또는 다수 층들의 금속을 포함 할 수 있다. 상기 본드 패드들의 크기는 장치의 유형에 따라 달라질 것이지만, 일 면 상에서 수십 내지 수백 마이크론으로 측정될 것이다.
인터포저는, 제한 없이, 서로 패키지 된 또는 패키지되지 않은 하나 이상의 반도체 칩들과 같은 마이크로전자 요소들 사이의 전기적 연결들, 또는 하나 이상의 패키지된 또는 패키지되지 않은 반도체 칩들과 칩 상의 집적 수동소자들(integrated passives on chip, 이하 "IPOC"로 지칭함), 예를 들면 커패시터들, 저항들, 인덕터들 또는 이들의 조합들을 구비 한 개별 수동 소자들(discrete passive devices) 또는 이들의 조합들과 같은 다른 구성요소들 사이의 전기적 연결들을 제공하는데 사용될 수 있다. 인터포저는 그러한 칩 또는 복수의 칩들을 회로 패널과 같은 다른 구조와 결합할 수 있다.
크기는 칩들의 임의의 물리적 배열에 있어 중요한 고려사항이다. 칩들의 더욱 소형화된 물리적 배열에 대한 요구가 휴대용 전자 장치들의 급속한 발전과 함께 더욱 강해지고 있다. 단지 예로서, 일반적으로 "스마트 폰"으로 지칭되는 장치들은, 휴대 전화의 기능들과, 고해상도 디스플레이들 및 관련된 이미지 처리 칩들과 함께, 위성 위치 확인 시스템(GPS) 수신기들, 전자 카메라들, 및 로컬 영역 네트워크(LAN) 연결과 같은 보조 장치들과 강력한 데이터 프로세서들 및 메모리를 집적하고 있다. 그러한 장치들은, 풀 해상도 비디오, 네비게이션, 전자 뱅킹 등을 포함한 엔터테인먼트, 완전한 인터넷 연결과 같은 능력들을 모두 모든 포켓 사이즈의 장치에서 제공할 수 있다. 휴대용 복합 장치들은 좁은 공간에 다수의 칩을 포장하는 것을 요구한다. 또한, 칩들의 일부는 통상적으로 "I/O"로 불리우는, 다수의 입력 및 출력 연결들을 갖는다. 이들 I/O들은 다른 칩의 I/O들과 상호연결 되어야 한다. 상기 상호연결들(즉, 배선들)은 짧아야 하고 신호 전파 지연을 최소화하기 위해 낮은 임피던스를 가져야 한다. 상기 상호연결들을 형성하는 구성요소들은 어셈블리의 크기를 그게 증가시키지 않아야 한다. 유사한 요구들이 예를 들어 인터넷 검색 엔진에 사용되는 것들과 유사한 데이터 서버들과 같은 다른 응용분야들에서 발생한다. 예를 들어, 복잡한 칩들 사이에 다수의 짧은, 저-임피던스 상호연결들을 제공하는 구조물들은 검색 엔진의 대역폭을 증가시키고, 그것의 전력 소비를 감소시킬 수 있다.
인터포저 구조물 및 제조에서 이루어진 발전들에도 불구하고, 프로세스들로부터 귀결되는 인터포저들 및 구조물들의 제조 프로세스들을 향상시킬 수 있는 추가적인 개선이 이루어질 수 있다.
본 개시서의 일 측면은 마이크로전자 어셈블리를 제공할 수 있고, 상기 마이크로전자 어셈블리는: 제1 표면, 상기 제1 표면에 대향하는 제2 표면, 및 상기 제1 및 제2 표면들에 평행한 적어도 하나의 방향으로 연장되는 복수의 트레이스들을 갖는 유전체 영역 및 상기 유전체 영역의 상기 제1 표면에서의 복수의 콘택들; 상기 트레이스들에 결합되고 상기 제2 표면 위로 돌출된 복수의 전기 도전성 요소들; 상기 제2 표면 위로 연장되는 봉지재; 및 면 및 상기 면에서의 복수의 요소 콘택들을 갖는 마이크로전자 요소를 포함하고, 상기 봉지재는 인접하는 도전성 요소들 사이의 공간들을 채우고 상기 제2 표면으로부터 떨어져 마주보고 위에 놓인 표면을 가지며, 상기 도전성 요소들의 단부들은 상기 봉지재의 상기 표면에 있고, 상기 요소 콘택들은 상기 복수의 콘택들을 마주보며 상기 복수의 콘택들과 접합하고, 상기 봉지재는 상기 상기 마이크로전자 요소 또는 상기 유전체 영역 중 적어도 하나와 연관된 열팽창 계수(CTE)의 2배를 넘지 않는 열팽창 계수를 갖는다.
일 예에서, 상기 봉지재는 제1 봉지재이고, 상기 마이크로전자 어셈블리는 상기 제1 표면 위로 연장되는 제2 봉지재를 더 포함한다.
일 예에서, 상기 제2 봉지재는 상기 제1 봉지재의 열팽창 계수와 동일한 열팽창 계수를 가질 수 있다.
일 예에서, 상기 제1 및 제2 봉지재들은 상기 유전체 영역을 봉지할 수 있다.
일 예에서, 상기 마이크로전자 요소는 상기 제1 표면에 평행한 적어도 하나의 방향으로 이격된 적어도 2개의 마이크로전자 요소들을 포함할 수 있다.
일 예에서, 상기 유전체 영역은 제1 유전 물질의 제1 층 및 프로세스 정지 층으로 기능하도록 구성된 다른 유전 물질의 제2 층을 포함할 수 있다.
일 예에서, 상기 복수의 전기 도전성 요소들은 솔더, 주석, 인듐, 구리, 니켈, 금, 공융 조성물들, 비-공융 조성물들 및 전기 도전성 매트릭스 물질로 구성된 그룹으로부터 선택된 적어도 하나의 본딩 물질의 집합체(mass)를 포함할 수 있다.
일 예에서, 상기 복수의 전기 도전성 요소들은, 구리, 구리 합금, 니켈, 및 니켈 합금으로부터 선택된 적어도 하나의 금속으로 필수적으로 구성된 적어도 하나의 코어(core)를 갖는 복수의 금속 포스트들을 포함할 수 있고, 상기 포스트들은 300 ℃ 보다 높은 용융 온도를 갖는다.
일 예에서, 상기 마이크로전자 어셈블리는 회로 패널을 더 포함할 수 있고, 상기 복수의 도전성 요소들은 상기 회로 패널의 표면에서 상응하는 콘택들과 접합된다.
일 예에서, 상기 유전체 층은 백엔드 라인 층(back end of line layer, BEOL) 및 재배선 층(redistribution layer, RDL)으로 구성된 그룹으로부터 선택될 수 있다.
본 개시서의 다른 측면은 전술한 마이크로전자 어셈블리 및 상기 구조물에 전기적으로 연결된 하나 이상의 전자 구성요소들을 제공할 수 있다.
일 예에서, 상기 시스템은 하우징을 더 포함할 수 있고, 상기 마이크로전자 어셈블리 및 상기 다른 전자 구성요소들은 상기 하우징에 탑재된다.
본 개시서의 다른 측면은 인터포저를 제공할 수 있고, 상기 인터포저는, 제1 표면, 상기 제1 표면에 대향하는 제2 표면, 및 상기 제1 및 제2 표면들에 평행한 적어도 하나의 방향으로 연장되는 복수의 트레이스들을 갖는 유전체 영역 및 상기 유전체 영역의 상기 제1 표면에서의 복수의 콘택들; 상기 트레이스들에 결합되고 상기 제2 표면 위로 돌출된 복수의 전기 도전성 요소들; 및 상기 제2 표면 위로 연장되는 봉지재를 포함하고, 상기 봉지재는 인접하는 도전성 요소들 사이의 공간들을 채우고 상기 제2 표면으로부터 떨어져 마주보고 위에 놓인 표면을 가지며, 상기 도전성 요소들의 단부들은 상기 봉지재의 상기 표면에 있고, 상기 봉지재는 상기 제1 표면에서의 상기 콘택들과의 플립-칩 연결을 위해 구성된 콘택들을 갖는 마이크로전자 요소 또는 상기 유전체 영역과 적어도 연관된 열팽창 계수(CTE)의 2배를 넘지 않는 열팽창 계수를 갖는다.
일 예에서, 상기 제2 봉지재는 상기 제1 봉지재의 열팽창 계수와 동일한 열팽창 계수를 가질 수 있다.
일 예에서, 상기 유전체 영역은 제1 유전 물질의 제1 층 및 프로세스 정지 층으로 기능하도록 구성된 다른 유전 물질의 제2 층을 포함할 수 있다.
일 예에서, 상기 복수의 전기 도전성 요소들은 솔더, 주석, 인듐, 구리, 니켈, 금, 공융 조성물들, 비-공융 조성물들 및 전기 도전성 매트릭스 물질로 구성된 그룹으로부터 선택된 적어도 하나의 본딩 물질의 집합체(mass)를 포함할 수 있다.
일 예에서, 상기 복수의 전기 도전성 요소들은, 구리, 구리 합금, 니켈, 및 니켈 합금으로부터 선택된 적어도 하나의 금속으로 필수적으로 구성된 적어도 하나의 코어(core)를 갖는 복수의 금속 포스트들을 포함할 수 있고, 상기 포스트들은 300 ℃ 보다 높은 용융 온도를 갖는다.
일 예에서, 상기 유전체 층은 백엔드 라인 층(back end of line layer, BEOL) 및 재배선 층(redistribution layer, RDL)으로 구성된 그룹으로부터 선택될 수 있다.
일 예에서, 본 개시서의 다른 측면은 마이크로 어셈블리의 제조 방법을 제공할 수 있고, 상기 방법은, 지지 구조물 상에 배치된 유전체 영역의 제2 표면 위에서 상부 돌출된 전기 도전성 요소들 중 인접하는 것들 사이의 공간을 채우는 봉지재를 형성하는 단계; 상기 유전체 영역의 상기 제1 표면을 향하는 방향으로 상기 지지 구조물의 두께의 부분을 적어도 제거하는 단계; 면 및 상기 면에서의 복수의 요소 콘택들을 갖는 마이크로전자 요소를 어셈블하여 상기 요소 콘택들이 상기 제1 표면에서의 복수의 콘택들을 마주보고 상기 복수의 콘택들과 접합하는 단계를 포함하고, 복수의 트레이스들이 상기 제1 및 제2 표면들과 평행한 적어도 하나의 방향으로 연장되는 상기 도전성 요소들과 전기적으로 연결되고, 상기 봉지재는 상기 제2 표면으로부터 떨어져 마주보고 위에 놓인 표면을 가지며, 상기 도전성 요소들의 단부들은 상기 봉지재의 상기 표면에 있으며, 상기 봉지재는 상기 마이크로전자 요소 또는 상기 유전체 영역 중 적어도 하나와 연관된 열팽창 계수(CTE)의 2배를 넘지 않는 열팽창 계수를 갖는다.
일 예에서, 상기 방법은: 상기 마이크로전자 요소를 어셈블한 이후에, 상기 봉지재의 상기 표면에서 상기 봉지재의 부분을 제거하는 단계를 더 포함할 수 있고, 그에 따라 상기 봉지재의 상기 표면에서의 상기 도전성 요소들의 부분들이 제거된다.
일 예에서, 상기 방법은: 상기 봉지재의 상기 부분을 제거한 이후에, 상기 표면에서의 상기 도전성 요소들로 복수의 접합 요소들을 부착하는 단계를 더 포함할 수 있고, 상기 접합 요소들은 제2 요소의 표면에서 복수의 콘택들과 결합하도록 구성된다.
일 예에서, 상기 봉지재는 제1 봉지재일 수 있고, 상기 방법은 제2 봉지재를 형성하는 단계를 더 포함하며, 상기 제2 봉지재는 상기 제1 표면 위로 연장되고, 상기 제2 봉지재는 상기 제1 봉지재의 열팽창 계수와 동일한 열팽창 계수를 갖는다.
일 예에서, 상기 방법은: 상기 마이크로전자 요소와 상기 유전체 영역을 어셈블한 이후에, 상기 유전체 영역의 상기 제1 표면에 대향하는 상기 마이크로전자 요소의 표면에서 상기 마이크로전자 요소를 벗겨내어, 상기 마이크로전자 요소의 두께의 적어도 일부를 제거하는 단계를 더 포함할 수 있다.
일 예에서, 상기 마이크로전자 요소는 복수의 마이크로전자 요소들을 포함할 수 있다.
일 예에서, 상기 방법은: 상기 복수의 전기 도전성 요소들을 회로 패널의 표면에서의 상응하는 콘택들과 접합하는 단계를 더 포함할 수 있다.
일 예에서, 상기 지지 구조물 및 상기 유전체 영역은 통합 형성될 수 있다.
일 예에서, 상기 지지 구조물은 제1 물질로 필수적으로 구성될 수 있고 상기 유전체 물질은 제2 물질로 필수적으로 구성된다.
일 예에서, 상기 방법은: 프로세스 정지 층을 퇴적하는 단계; 및 상기 프로세스 정지 층을 활용하여 제거 프로세스를 정지시키는 단계를 더 포함할 수 있다.
도 1은 인터포저를 포함하는 마이크로전자 어셈블리의 제조 단계를 도시하는 단면도이다.
도 2는 유전체 영역의 확대 단면도이다.
도 3은 인터포저를 포함하는 마이크로전자 어셈블리의 제조 단계를 도시하는 단면도이다.
도 4는 인터포저를 포함하는 마이크로전자 어셈블리의 제조 단계를 도시하는 단면도이다.
도 5는 인터포저를 포함하는 마이크로전자 어셈블리의 제조 단계를 도시하는 단면도이다.
도 6은 인터포저를 포함하는 마이크로전자 어셈블리의 제조 단계를 도시하는 단면도이다.
도 7은 인터포저를 포함하는 마이크로전자 어셈블리의 제조 단계를 도시하는 단면도이다.
도 8은 인터포저를 포함하는 마이크로전자 어셈블리의 제조 단계를 도시하는 단면도이다.
도 9는 인터포저를 포함하는 마이크로전자 어셈블리의 제조 단계를 도시하는 단면도이다.
도 10은 마이크로전자 어셈블리를 포함하는 시스템을 도시하는 단면도이다.
도 1은 본 개시서의 측면들에 따른 인터포저를 포함하는 마이크로전자 어셈블리의 제조 방법에서의 단계를 도시한다. 도 1에 도시된 단계에서 나타난 바와 같이, 유전체 영역(110)은 두께 (T)의 지지 구조물 또는 지지 요소의 꼭대기에 배치된다. 지지 구조물(105)은 임의의 물질로 형성될 수 있고, 일부 예들에서, 실리콘, 금형 물질, 유리 기판, 또는 이들에 더해진 추가 물질들로 형성될 수 있다. 통상적으로, 유전체 영역(110)은 지지 구조체(105)의 꼭대기에 형성된다. 예를 들어, 유전체 영역(110)은 제1 표면(110a)과 제1 표면(110a)에 대향하는 제2 표면(110b)를 가질 수 있다. 일 예에서, 제1 표면(110a)은 지지 구조(105)와 유전체 영역(110)의 계면(interface)으로 정의될 수 있다. 다른 예들에서, 유전체 영역(110)은 지지 구조물(105)과 일체로 제공될 수 있고 일부 경우들에서는 동일한 유전체 물질로 형성될 수 있으며, 그에 따라 상기 제1 표면(110a)은 이후에 제조 될 때까지는 존재하지 않는다.
도 2는 유전체 영역(110) 및 그에 의해 지지되는 상호연결들 및 트레이스들의 세트를 도시하는 확대 단면도이다. 유전체 영역(110)은 하나 이상의 배선 층들 및 백엔드 라인(back end of line, 이하 "BEOL"로 지칭함) 구조물 또는 재배선 구조물에 포함된 비아들과 같은 관련 상호연결 구조물들을 지지할 수 있다. 예를 들어, 유전체 영역(110)은 복수의 유전체 층들(111, 112, 114) 및 예를 들어 하나 이상의 유전체층(111, 112, 114) 내에 임베디드된 배선 층들과 같은 복수의 트레이스들(113)을 포함할 수 있다. 상기 트레이스들(113)은 임의의 방향으로 연장될 수 있고, 유전 영역(110)의 표면들(110a, 110b)에 대해 평행하게, 수직하게, 또는 임의의 다른 방향으로 연장될 수 있다.
유전체 영역(110)이 백엔드 라인(BEOL) 영역 인 경우, 그것은 대략적으로 50 나노미터 내지 10 마이크로미터의 두께(T)를 가질 수 있다. 다른 예들에서, 상기 유전체 영역은 더 큰 두께(T)를 갖는 재배선 층(이하 "RDL"로 지칭함)이거나 이를 포함할 수 있고, 그 상에서 표면(110a)에 평행한 방향의 트레이스들(113)의 폭은, 예를 들어, 20 나노미터 내지 20 마이크로 미터의 범위 일 수 있다.
유전체 층(111)은 솔더 마스크(solder mask)와 같은 임의의 종류의 유전체 층일 수 있다. 다른 예들에서, 유전체 영역(110)은 유전체 층(111)을 포함하지 않을 수 있다. 유전체 층(112)은 또한 임의의 종류의 유전체 층일 수 있고, 일 예에서 실리콘 산화물을 포함 할 수 있다. 유전체 층(114)은 임의의 종류의 유전체 층일 수 있고, 일 실시예에서 연마 정지, 그라인드 정지, 또는 다른 프로세스 정지 층일 수 있으며, 이는, 일 예에서, 지지 구조물(105)의 연마, 래핑(lapping), 또는 그라인딩 동안 직면하는 경우, 그러한 프로세스가 중지되거나 대폭으로 둔화되게끔 할 수 있다. 그러한 층은, 유전체 층이 실리콘 산화물을 포함하는 경우, 예를 들어 실리콘 질화물로 제조 될 수 있다. 일 예에서, 상기 프로세스 정지 층은 공정의 종점을 검출하기 위한 것과 같이 그러한 층에 도달 시 공정 설비에 의해 사용 가능한 종점 층 또는 종점 검출 층일 수 있다.
일 예에서, 유전체 층들(111, 112) 및 유전체 영역(110)의 트레이스들(113)은, 유전체 층(114)의 꼭대기에 형성될 수 있다. 유전체 층(114), 예를 들면, 연마 정지, 그라인드 정지, 또는 다른 프로세스 정지 층은 그 자체가 예를 들어, 지지 구조물(105) 꼭대기에 유전체 층(114)을 퇴적함으로써, 지지 구조물(105)의 꼭대기에 형성될 수 있다.
하나 이상의 전기 도전성 요소들(115)은 유전체 영역(110)의 제2 표면(110b) 위에 돌출되어 제공 될 수 있다. 여기에 사용된 바와 같이, "위" 및 "상부"는 기준 중력 프레임을 참조하지 않을 수 있고, 대신에 일 표면으로부터 수직으로 떨어진 방향을 지칭할 수 있다. 일 예에서, 전기 도전성 요소들(115)은, 도 2에 도시된 바와 같이, 예를 들어 솔더 볼들과 같은 도전성 매스들을 포함 할 수 있고, 이는 표면(110b)에서의 금속 패드들(116)과 같은 도전성 요소들에 전기적으로 부착 될 수 있다. 여기에 사용된 바와 같이, "에서"라는 용어는, 표면에서의 연결에 사용될 수 있는 요소들을 포함 할 수 있고, 상기 요소들은 심지어 상기 표면과 동일한 높이이거나, 상기 표면 내로 리세스되거나, 또는 상기 표면 위로 돌출될 수 있다. 패드들(116)은, 예를 들어, 표면에 평행한 방향들에서의 치수들을 가질 수 있고, 상기 도전성 요소들(115)은, 전기 도전성 매트릭스 물질 및 솔더, 주석, 인듐, 구리, 니켈, 금, 공융 조성물들, 비-공융 조성물과 같은 본딩 물질의 적어도 하나의 집합체(mass)를 포함할 수 있다. 다른 예에서, 도전성 요소들은, 도 2에 도시된 바와 같이, 포스트들(115a)일 수 있고, 이들은 패드들 상으로 금속을 도금함으로써, 또는 대안적으로, 구리, 구리 합금, 니켈 또는 니켈 합금, 또는 그러한 금속들의 조합과 같은 금속 층을 제공하고, 이후 포스트들(115a)이 형성되도록 그러한 금속 층을 식각함으로써 형성될 수 있다. 식각에 의해 형성되는 경우, 포스트(115a)는 예를 들어 도 2에에 나타난 바와 같이 절단된 원뿔형(frustoconical) 형상을 가질 수 있다. 전기 도전성 요소들(115)은, 전술한 바와 같이, 솔더 볼들과 포스트들의 임의의 조합 및 다른 종류의 전기 도전성 요소들일 수 있다. 이러한 방식으로, 도전성 요소들(115)은 본질적으로 구리, 구리 합금, 니켈 또는 니켈 합금으로 이루어진 군에서 선택되는 적어도 하나의 금속으로 구성된 코어를 포함할 수 있고 그러한 포스트들은 300 ℃ 보다 높은 용융 온도를 갖는다.
복수의 콘택들은(110a1)은 상기 유전체 영역(110)의 제1 표면(110a)에 제공 될 수 있다. 이하에서 더욱 구체적으로 설명될 바와 같이, 일 예에서, 콘택들(llOal)은 하나 이상의 마이크로전자 요소로의 연결을 위한 마이크로범프 콘택들을 포함할 수 있다.
도시된 구성에서, 하나 이상의 콘택들(llOal)은 트레이스들(113)을 통해 전기 도전성 요소들(115) 또는 도전성 요소들(115a) 중 하나 이상과 전기적으로 결합될 수 있다. 상기 콘택들(llOal), 전기 도전성 요소들(115), 및 트레이스들(113)은 임의의 바람직한 구성에 따라 구성될 수 있고, 그에 따라 도전성 요소들과 콘택들(llOal) 사이의 임의의 바람직한 구성의 상호연결들이 달성될 수 있다.
표면(110a)에서의 콘택들(llOal)이, 그로부터 대향하는 유전체 영역(110)의 표면(110b)에 제공된 전기 도전성 요소들(115, 115a)의 최소 피치와 동일하거나 상이한 최소 피치를 갖도록 그곳에 배치 될 수 있음을 이해할 수 있을 것이다. 특정 실시예에서, 상기 도전성 요소들(115)의 최소 피치는 상기 콘택들(llOal)의 최소 피치보다 더 클 수 있고, 그 비율은 1:1보다 더 크며, 이는 일부 예들에서 2:1 이상일 수 있고, 다른 예들에서는 3:1 이상일 수 있으며, 어쩌면 그보다도 클 수 있다.
유전체 영역(110)은 최대 10 ppm/℃ 까지의 열팽창 계수(이하 "CTE"로 지칭함)를 가질 수 있고, 일부 경우들에서 예를 들어 5 ppm/℃ 이하의, 실리콘 또는 다른 반도체 재료의 열팽창 계수(CTE)와 동일한 또는 그에 가까운 열팽창 계수(CTE)를 가질 수 있다.
도 3에 나타난 바와 같이, 봉지재(120)가 유전체 영역(110)의 제2 표면(110b) 상에 제공될 수 있다. 일 예에서, 봉지재(120)는 부분적으로 또는 완전히 전기 도전성 요소들(115)를 봉지할 수 있는 오버몰드일 수 있다. 상기 봉지재(120)는 인접하는 전기 도전성 요소들(115) 사이의 공간들을 채울 수 있다. 일 예에서, 봉지재(120)는 최대 10 ppm/℃ 까지의 범위의 열팽창 계수(CTE)를 가질 수 있다.
도 4를 참조하면, 도 1과 비교하여, 지지 구조(105)의 두께(T)의 적어도 일부가 유전체 영역(110)의 제1 표면(110a)으로부터 제거될 수 있다. 예를 들어, 이것은, 예를 들어 그라인딩, 래핑(lapping) 또는 연마(polishing), 또는 디-본딩(de-bonding), 박리(cleaving), 식각, 또는 이들 공정의 조합과 같은 다양한 방법들에 따라, 수행 될 수 있고, 이는 그 자체가 다른 프로세스들과 조합 될 수 있다. 제거 프로세스 동안, 그라인드 정지 층 또는 종점 검출 층으로서 제공된 유전체층(114)이 검출 또는 노출될 수 있다. 이는 지지 구조물(105), 특히 반도체 물질 또는 비-절연체 중 특정한 하나가 완전하게 제거되었는지 확인하는 데 도움이 될 수 있고, 반면에 유전체 영역(110) 그 자체가 어떤 부분도 제거되지 않는 것도 보증된다.
도 5에 도시 된 바와 같이, 복수의 마이크로전자 요소들(130)이 유전체 영역(110a)의 제1 표면(110a)위에 놓이도록 위치될 수 있다. 상기 마이크로전자 요소들은 최대 10 ppm/℃ 까지의 범위의 열팽창 계수를 가질 수 있다. 일 예에서, 마이크로전자 요소들(130)은, 예를 들어 트랜지스터들과 같은 능동 회로 요소들을 그 상부에 갖는 반도체 칩이거나 이를 포함 할 수 있다. 상기 마이크로전자 요소들(130)은 제1 표면(110a)에 평행한 방향으로 이격될 수 있다. 다른 예에서, 마이크로전자 요소들(130)은 칩 상의 집적 수동소자들(integrated passives on chip, 이하 "IPOC"로 지칭함)과 같은, 수동 회로 요소들이거나 이를 포함할 수 있다. 추가적인 마이크로전자 요소들(130a)이 또한 제공될 수 있다. 마이크로전자 요소들(130a)은 수동 다이 등과 같은 수동 마이크로전자 요소들일 수 있다.
각각의 마이크로전자 요소(130)는 면(131)과 상기 면(131)에서의 복수의 콘택들을 갖고, 상기 콘택들은, 전기 도전성 본드 금속과 같은 유전체 영역의 표면(110a)에서의 대응 콘택들(110a1)과 대면하고 접합(join)할 수 있다. 동일한 방식으로, 요소들(130a)도 또한 콘택들(llOal)과 접합할 수 있다.
도 6에 도시된 바와 같이, 봉지재(135)가 제공될 수 있다. 상기 봉지재는 언더필 및/또는 오버몰드를 포함 할 수 있다. 일 예에서, 상기 밀봉재는(135) 밀봉재(120)와 연관된 열팽창 계수(CTE)보다 더 높은 열팽창 계수(CTE)를 가질 수 있는데, 이는 특히 마이크로전자 요소들(130) 내 실리콘이 보강재(stiffener)로서 작용하고 더 높은 영률(Young's modulus)을 갖기 때문이다. 다른 예들에서, 봉지재들(120, 135)은 동일한 값의 열팽창 계수들을 가질 수 있고, 또는 상기 봉지재(135)는 상기 봉지재(120)의 열팽창 계수(CTE)보다 낮은 열팽창 계수(CTE)를 가질 수 있다.
도시된 바와 같이, 봉지재들(120, 135)의 조합은, 각각 또는 조합하여, 적어도 부분적으로 또는 완전히 유전체 영역(110)을 봉지할 수 있다. 이것은 취급 용이한 어셈블리를 제공할 수 있다. 다른 예들에서, 밀봉재(135)는 어셈블리로부터 생략될 수 있다.
도 7에 도시된 바와 같이, 봉지재(120) 및/또는 전기 도전성 요소들(115)의 일부가 제거되어 상기 전기 전도성 요소들(115)이 적어도 부분적으로 노출될 수 있다. 이는 예컨대, 그라인딩, 래핑(lapping), 연마 등과 같은 벗겨냄(abrasion) 프로세스에 의해 달성될 수 있다. 선택적으로, 솔더, 주석, 또는 다른 전기 도전성 물질의 도전성 집합체들(conductive masses)을 포함하는 전기 전도성 요소들(115)은, 제거 프로세스 동안 노출되는 예를 들어 패드들(116), 비아들, 트레이스들과 같은 구조들 또는 다른 전기 도전성 구조와 접촉하여 형성 될 수 있다.
일 예에서, 봉지재(135)의 부분뿐만 아니라, 마이크로전자 요소들(130)의 부분도 제거될 수 있다. 이것은 또한, 그라인딩, 래핑, 등에 의해 달성 될 수 있다.
도 8에 도시 된 바와 같이, 접합 요소들(140)은 콘택들(130)에 부착될 수 있다. 상기 접합 요소들은, 예를 들어, 제한 없이, 솔더, 주석, 공융 조성물 또는 전기 도전성 매트릭스 물질, 즉 예를 들어 금속 입자들 또는 플레이크들이 채워진 고분자 재료와 같은, 본딩 물질의 전기 도전성 집합체들을 포함하거나 이들로 제조될 수 있다. 특정 예들에서, 상기 접합 요소들은 낮은 용융 온도 및 높은 용융 온도 구성요소들을 포함하는 금속 요소들을 포함할 수 있다.
도 9는 본 개시서의 측면들에 따른 인터포저를 포함하는 마이크로전자 어셈블리(200)를 도시한다. 상기 인터포저는, 예를 들어, 유전체 영역(110), 전기 도전성 요소들(115), 및 봉지재(120)를 포함할 수 있다. 이 단계에서, 결합 요소들(140)은 기판 (150)에 연결될 수 있다. 또한, 언더필과 같은 봉지재(145)는, 봉지재(120), 기판(150), 및 접합 요소들(140) 사이의 공간들을 채우도록 제공될 수 있다.
일 예에서, 봉지재(120)는 상기 상기 마이크로전자 요소 또는 상기 마이크로전자 요소가 접합될 유전체 영역(110)과 연관된 열팽창 계수(CTE)의 2배를 넘지 않는 열팽창 계수(CTE)를 가질 수 있다.
도시되지는 않았지만, 기판(150)은 상기 회로 패널의 표면에서 기판 콘택들(도시되지 않음)을 통해 회로 패널에 추가로 연결될 수 있다. 추가적으로 또는 대안적으로, 기판(150) 자체가 회로 패널일 수도 있고, 수동, 능동, 또는 다른 회로 요소들을 포함할 수 있다.
전술한 구조들은 특별한 3차원 상호연결 능력들을 제공한다. 이러한 능력들은 임의의 종류의 칩과 사용될 수 있다. 예를 들어, 이하의 칩들의 조합들이 전술한 바와 같은 구조물들에 포함될 수 있다: (i) 프로세서를 사용하는 프로세서 및 메모리; (ii) 동일한 유형의 복수의 메모리 칩들; (iii) DRAM 및 SRAM과 같은 다양한 유형의 복수의 메모리 칩들; (iv) 이미지 센서 및 상기 센서로부터의 이미지를 처리하는데 사용되는 이미지 프로세서; (v) 주문형 반도체 (이하 "ASIC"이라 지칭함) 및 메모리. 전술한 구조물들은 다양한 전자 시스템의 구축에 활용될 수 있다. 예를 들어, 본 발명의 추가적인 실시예에 따른 시스템(300)은 다른 전자 구성요소들(308, 310)과 관련하여 전술한 바와 같이 구조물(306)을 포함한다. 도시된 예에서, 구성요소(308)는 반도체 칩이고 반면에 구성요소(310)는 디스플레이 스크린이지만, 임의의 다른 구성요소들이 사용될 수 있다. 물론, 비록 도시의 명확성을 위해 단지 2개의 추가적인 구성요소들이 도 10에 도시되었으나, 상기 시스템은 임의의 수의 그러한 컴포넌트들을 포함할 수 있다. 전술한 바와 같이, 구조물(306)은, 예를 들어, 도 1 내지 도 9와 관련하여 전술한 바와 같은 마이크로전자 어셈블리일 수 있다. 구조물(306) 및 구성요소들(308, 310)은 점선들로 개략적으로 도시된 공통 하우징(301)에 탑재되어, 서로 필요에 따라 전기적으로 상호연결되어 원하는 회로를 형성한다. 나타난 예시적인 시스템에서, 시스템은, 플렉시블 인쇄 회로 기판과 같은 회로 패널(302)을 포함하고 상기 회로 패널은 다수의 도전체들(304)을 포함하며, 그 중 구성요소들을 서로 상호연결하는 하나만이 도 10에 도시된다. 그러나, 이는 단지 예시이고; 전기적인 연결들을 만들기 위한 임의의 적절한 구조물이 사용될 수 있다. 하우징(301)은, 예를 들어 휴대 전화 또는 개인 휴대 단말(PDA)에서 이용가능한 타입의 휴대용 하우징으로서 도시되고, 스크린(310)은 상기 하우징의 표면에 노출된다. 구조물(306)이 촬상 칩과 같은 광감 요소를 포함하는 경우, 렌즈(311) 또는 다른 광학 장치들도 광을 라우팅하기 위해 제공될 수 있다. 또한, 도 10에 나타난 간략화된 시스템은 단순히 예시적이고; 데스크탑 컴퓨터들, 라우터들 등과 같은 일반적으로 고정된 구조물들로 간주되는 시스템들을 포함하는 다른 시스템들은, 전술한 구조물들을 사용하여 제조 될 수 있다.
이들 및 다른 변형들과 전술한 특징들의 조합들이 본 발명을 벗어남이 없이 활용될 수 있기 때문에, 바람직한 실시예들의 위 설명은, 본 발명의 한정보다는 도시의 방식으로 이해되어야 하며, 본 발명의 한정은 청구항들에 의해 한정된다.

Claims (28)

  1. 마이크로전자 어셈블리로서,
    제1 표면, 상기 제1 표면에 대향하는 제2 표면을 갖는 유전체 영역으로서, 상기 제1 및 제2 표면에 평행한 적어도 하나의 방향으로 연장되는 복수의 트레이스들 및 상기 유전체 영역의 제1 표면에 있는 복수의 콘택들을 갖는, 유전체 영역;
    상기 트레이스들에 결합되고 상기 제2 표면 위로 돌출된 복수의 제1 전기 도전성 요소들;
    상기 제2 표면 위로 연장되는 제1 봉지재로서, 상기 제1 봉지재는 인접하는 제1 전기 도전성 요소들 사이의 공간들을 채우고 상기 제2 표면으로부터 떨어져 마주보고 위에 놓인 표면을 가지며, 상기 제1 전기 도전성 요소들의 단부들은 상기 제1 봉지재의 표면에 있는, 제1 봉지재;
    상기 유전체 영역의 제1 표면으로부터 이격된 반도체 칩으로서, 상기 반도체 칩은 면 및 상기 면에 있는 복수의 요소 콘택들을 가지고, 상기 요소 콘택들은 상기 유전체 영역의 제1 표면에 있는 복수의 콘택들을 마주보는, 반도체 칩;
    상기 유전체 영역의 제1 표면에 있는 복수의 콘택들 및 상기 반도체 칩의 요소 콘택들을 접합하는 복수의 제2 전기 도전성 요소들; 및
    인접하는 제2 전기 도전성 요소들 사이의 공간들을 채우고 상기 제1 표면으로부터 떨어져 마주보고 위에 놓인 표면을 가지며, 상기 유전체 영역의 제1 표면과 반도체 칩의 면 사이에 배치되는, 제2 봉지재
    를 포함하고,
    상기 제1 봉지재는, 상기 반도체 칩 또는 상기 유전체 영역 중 적어도 하나와 연관된 열팽창 계수(CTE)의 2배를 넘지 않는 열팽창 계수를 가지며, 상기 유전체 영역의 제2 표면 아래에 있는, 마이크로전자 어셈블리.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 봉지재는 상기 제1 봉지재의 열팽창 계수와 동일한 열팽창 계수를 갖는, 마이크로전자 어셈블리.
  4. 제1항에 있어서,
    상기 제1 및 제2 봉지재는 상기 유전체 영역을 봉지하는, 마이크로전자 어셈블리.
  5. 제1항에 있어서,
    상기 반도체 칩은 상기 제1 표면에 평행한 적어도 하나의 방향으로 이격된 적어도 2개의 마이크로전자 요소들을 포함하는, 마이크로전자 어셈블리.
  6. 제1항에 있어서,
    상기 유전체 영역은 제1 유전 물질의 제1 층 및 프로세스 정지 층으로 기능하도록 구성된 다른 유전 물질의 제2 층을 포함하는, 마이크로전자 어셈블리.
  7. 제1항에 있어서,
    상기 복수의 제1 전기 도전성 요소들은 솔더, 주석, 인듐, 구리, 니켈, 금, 공융 조성물들, 비-공융 조성물들 및 전기 도전성 매트릭스 물질로 구성된 그룹으로부터 선택된 적어도 하나의 본딩 물질의 집합체(mass)를 포함하는, 마이크로전자 어셈블리.
  8. 제1항에 있어서,
    상기 복수의 제1 전기 도전성 요소들은, 구리, 구리 합금, 니켈, 및 니켈 합금으로부터 선택된 적어도 하나의 금속으로 필수적으로 구성된 적어도 하나의 코어(core)를 갖는 복수의 금속 포스트들을 포함하고,
    상기 포스트들은 300 ℃ 보다 높은 용융 온도를 갖는, 마이크로전자 어셈블리.
  9. 제1항에 있어서,
    회로 패널을 더 포함하고,
    상기 복수의 제1 전기 도전성 요소들은 상기 회로 패널의 표면에서 상응하는 콘택들과 접합되는, 마이크로전자 어셈블리.
  10. 제1항에 있어서,
    상기 유전체 영역은 백엔드 라인 층(back end of line layer, BEOL) 및 재배선 층(redistribution layer, RDL)으로 구성된 그룹으로부터 선택되는, 마이크로전자 어셈블리.
  11. 제1항에 따른 마이크로전자 어셈블리를 포함하는 시스템으로서,
    상기 마이크로전자 어셈블리에 전기적으로 연결된 하나 이상의 다른 전자 구성요소들을 포함하는, 시스템.
  12. 제11항에 있어서,
    하우징을 더 포함하고,
    상기 마이크로전자 어셈블리 및 상기 다른 전자 구성요소들은 상기 하우징에 탑재되는, 시스템.
  13. 제1항에 있어서,
    상기 반도체 칩의 면이 상기 유전체 영역의 제1 표면 위에 놓이고, 상기 반도체 칩의 면에 있는 요소 콘택들이 본드 금속으로 상기 복수의 콘택들과 접합되는, 마이크로전자 어셈블리.
  14. 인터포저로서,
    제1 표면, 상기 제1 표면에 대향하는 제2 표면을 갖는 유전체 영역으로서, 상기 제1 및 제2 표면에 평행한 적어도 하나의 방향으로 연장되는 복수의 트레이스들 및 상기 유전체 영역의 제1 표면에 있는 복수의 콘택들을 갖고, 상기 복수의 콘택들은 반도체 칩의 상응하는 요소 콘택들과 그들 사이의 본드 금속으로 플립-칩 연결에 의해 접합되는, 유전체 영역;
    상기 트레이스들에 결합되고 상기 제2 표면 위로 돌출된 복수의 전기 도전성 요소들;
    상기 제2 표면 위로 연장되는 제1 봉지재로서, 인접하는 도전성 요소들 사이의 공간들을 채우고 상기 제2 표면으로부터 떨어져 마주보고 위에 놓인 표면을 가지는, 제1 봉지재; 및
    상기 유전체 영역의 제1 표면 위를 따라 연장되는 제2 봉지재로서, 상기 유전체 영역의 제1 표면에 있는 콘택들과 상기 반도체 칩의 콘택들을 함께 접합하는 인접하는 본드 금속들 사이의 공간들을 채우는, 제2 봉지재
    를 포함하고,
    상기 도전성 요소들의 단부들은 상기 제1 봉지재의 표면에 있고,
    상기 제1 봉지재는 적어도 상기 유전체 영역 또는 상기 반도체 칩과 연관된 열팽창 계수(CTE)의 2배를 넘지 않는 열팽창 계수를 갖는, 인터포저.
  15. 제14항에 있어서,
    상기 제2 봉지재는 상기 제1 봉지재의 열팽창 계수와 동일한 열팽창 계수를 갖는, 인터포저.
  16. 제14항에 있어서,
    상기 유전체 영역은 제1 유전 물질의 제1 층 및 프로세스 정지 층으로 기능하도록 구성된 다른 유전 물질의 제2 층을 포함하는, 인터포저.
  17. 제14항에 있어서,
    상기 복수의 전기 도전성 요소들은 솔더, 주석, 인듐, 구리, 니켈, 금, 공융 조성물들, 비-공융 조성물들 및 전기 도전성 매트릭스 물질로 구성된 그룹으로부터 선택된 적어도 하나의 본딩 물질의 집합체를 포함하는, 인터포저.
  18. 제14항에 있어서,
    상기 복수의 전기 도전성 요소들은, 구리, 구리 합금, 니켈, 및 니켈 합금으로부터 선택된 적어도 하나의 금속으로 필수적으로 구성된 적어도 하나의 코어(core)를 갖는 복수의 금속 포스트들을 포함하고,
    상기 포스트들은 300 ℃ 보다 높은 용융 온도를 갖는, 인터포저.
  19. 제14항에 있어서,
    상기 유전체 영역은 백엔드 라인 층(back end of line layer, BEOL) 및 재배선 층(redistribution layer, RDL)으로 구성된 그룹으로부터 선택되는, 인터포저.
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