CN115579324A - 中介层结构及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 138
- 229910052751 metal Inorganic materials 0.000 claims abstract description 79
- 239000002184 metal Substances 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims abstract description 44
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910000679 solder Inorganic materials 0.000 claims description 13
- 230000008569 process Effects 0.000 abstract description 20
- 238000009713 electroplating Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 197
- 230000001965 increasing effect Effects 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 241000724291 Tobacco streak virus Species 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000012536 packaging technology Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
本发明提供一种中介层结构及其制作方法，包括：提供一基板；形成第一开孔，在第一开孔中填充第一导电层；在基板的第一表面形成第一介质层，在第一介质层中形成第一再分布金属层；形成第二开孔，在第二开孔中填充第二导电层；在基板的第二表面形成第二介质层，在第二介质层中形成第二再分布金属层。在基板厚度方向的两侧均形成再分布金属层用于布线，满足高密度互联的需求。第一开孔和第二开孔分别从基板厚度方向的两侧形成且连通构成TSV孔，从而可制作较厚的中介层；克服TSV孔中电镀填充金属层等工艺中深宽比工艺极限的限制，降低了中介层高温下形变影响，甚至可以省去集成电路衬底单独使用，节约了成本与功耗。
Description
技术领域
本发明属于集成电路制造技术领域，具体涉及一种中介层结构及其制作方法。
背景技术
封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、散热和保护，伴随着芯片技术的发展，封装技术不断革新，封装互连密度不断提高，封装厚度不断减小，三维封装、系统封装手段不断演进，随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现，为解决常规中介层布线密度不足的问题，带有硅通孔(TSV)和高密度金属布线的硅中介层(Interposer)应运而生。
现有硅中介层(Interposer)只有一侧形成再分布金属层(RDL)，其形成方法是在基板正面形成盲孔并填充导电材料形成TSV，并在正面形成再分布金属层将TSV电引出，其中，TSV并未完全贯穿基板，需要后续通过背面减薄暴露出TSV底部后通过金属焊球(bump)连接至IC载板(IC substrate)，与IC载板搭配在一起使用以提高强度，一方面，再分布金属层层数不能满足设计需求无法实现高密度互联，另一方面，硅中介层因TSV深度限制导致减薄后的硅厚度较薄，高温下硅热膨胀系数(CTE)较为敏感容易产生形变甚至造成破片异常。
发明内容
本发明的目的在于提供一种中介层结构及其制作方法，在基板厚度方向的两侧均形成再分布金属层用于布线，满足高密度互联的需求。第一开孔和第二开孔分别从基板厚度方向的两侧形成且连通构成TSV孔，从而可制作较厚的中介层；克服TSV孔中电镀填充金属层等工艺中深宽比工艺极限的限制，降低了中介层高温下形变影响，甚至可以省去集成电路衬底单独使用，节约了成本与功耗。
本发明提供一种中介层结构的制作方法，包括：
提供一基板，所述基板具有相背的第一表面和第二表面，所述第一表面开设第一开孔，所述第一开孔从所述第一表面延伸至所述基板中，所述第一开孔中填充第一导电层；在所述基板第一表面形成第一介质层，所述第一介质层中形成第一再分布金属层，所述第一再分布金属层与所述第一导电层电连接；
将所述第一介质层远离所述基板的一侧与第一载板键合，在所述基板第二表面开设第二开孔，所述第二开孔从所述第二表面延伸至所述基板中与所述第一开孔连通，所述第二开孔中填充第二导电层，所述第二导电层与所述第一导电层电连接；
在所述基板第二表面形成第二介质层，所述第二介质层中形成第二再分布金属层，所述第二再分布金属层与所述第二导电层电连接；
在所述第二介质层远离所述基板的一侧形成第一键合结构，所述第一键合结构与所述第二再分布金属层电连接；
将所述第一键合结构键合至第二载板，去除所述第一载板后在所述第一介质层远离所述基板的一侧形成第二键合结构，所述第二键合结构与所述第一再分布金属层电连接，去除所述第二载板。
进一步的，在垂直于所述第一表面的截面上，所述第一开孔的最小截面宽度≥10μm，所述第一开孔的深度≥100μm。
进一步的，在所述基板第二表面开设所述第二开孔之前从所述基板第二表面减薄所述基板，减薄后的所述基板的厚度≥150μm。
进一步的，在垂直于所述第一表面的截面上，所述第二开孔的最小截面宽度≥5μm，所述第二开孔的深度≥50μm。
进一步的，所述第一键合结构和/或所述第二键合结构为金属焊球和/或混合键合结构。
进一步的，所述第二键合结构的间距小于所述第一键合结构的间距，所述第二键合结构用于键合芯片，所述第一键合结构用于键合印刷电路板。
进一步的，所述基板为硅基底。
本发明还提供一种中介层结构，包括：
基板，所述基板具有相背的第一表面和第二表面；
第一开孔，所述第一开孔从所述第一表面延伸至所述基板中，所述第一开孔中填充第一导电层；
第一介质层，所述第一介质层位于所述基板第一表面，所述第一介质层中形成有第一再分布金属层，所述第一再分布金属层与所述第一导电层电连接；
第二开孔，所述第二开孔从所述第二表面延伸至所述基板中且与所述第一开孔连通，所述第二开孔中填充第二导电层，所述第二导电层与所述第一导电层电连接；
第二介质层，所述第二介质层位于所述基板的第二表面，所述第二介质层中形成第二再分布金属层，所述第二再分布金属层与所述第二导电层电连接；
第一键合结构和第二键合结构，所述第一键合结构位于所述第二介质层远离所述基板的一侧与所述第二再分布金属层电连接，所述第二键合结构位于所述第一介质层远离所述基板的一侧与所述第一再分布金属层电连接。
进一步的，所述第二键合结构的间距小于所述第一键合结构的间距，所述第二键合结构用于键合芯片，所述第一键合结合用于键合印刷电路板。
进一步的，所述基板的厚度≥150μm。
与现有技术相比，本发明具有如下有益效果：
本发明提供一种中介层结构及其制作方法，包括：提供一基板；形成第一开孔，在第一开孔中填充第一导电层；在基板的第一表面形成第一介质层，在第一介质层中形成第一再分布金属层，第一再分布金属层与第一导电层电连接；形成第二开孔，在第二开孔中填充第二导电层，第二导电层与第一导电层电连接；在基板的第二表面形成第二介质层，在第二介质层中形成第二再分布金属层，第二再分布金属层与第二导电层电连接。在基板的厚度方向的两侧均形成再分布金属层用于布线，提升了RDL层数，满足高密度互联的需求。第一开孔和第二开孔分别从基板的厚度方向的两侧刻蚀形成，第一开孔和第二开孔连通构成TSV孔，TSV孔的深度翻倍，可制作较厚的中介层；克服TSV孔中电镀填充金属层等工艺中深宽比工艺极限的限制，增加了中介层厚度。中介层厚度增加不易发生形变，降低了中介层高温下形变影响，甚至可以省去集成电路衬底单独使用，节约了集成电路衬底的成本与功耗。
附图说明
图1为本发明实施例的一种中介层结构的制作方法流程示意图。
图2为本发明实施例的中介层结构的制作方法中形成第一再分布金属层后的示意图；
图3为本发明实施例的中介层结构的制作方法中第一介质层与第一载板键合后的示意图；
图4为本发明实施例的中介层结构的制作方法中形成第二再分布金属层后的示意图；
图5为本发明实施例的中介层结构的制作方法中形成第一键合结构后的示意图；
图6为本发明实施例的中介层结构的制作方法中第二介质层与第二载板键合后的示意图；
图7为本发明实施例的中介层结构的制作方法中移除第一载板后的示意图；
图8为本发明实施例的中介层结构与芯片电连接后的示意图。
其中，附图标记如下：
10-基板；f1-第一表面；f2-第二表面；21-第一导电层；31-第二导电层；40-第一介质层；50-第二介质层；41-第一再分布金属层；51-第二再分布金属层；52-第一键合结构；53-第二键合结构；60-第一载板；61-第一键合层；70-第二载板；71-第二粘合胶；C1-第一芯片；C2-第二芯片。
具体实施方式
如背景技术所述，当前硅制作的中介层(Interposer)厚度较薄，需要和IC载板搭配在一起使用以提高强度，中介层较薄在高温下易产生形变。而且仅在中介层(Interposer)正面形成RDL(再分布金属)层，仍然无法满足高密度互联的需求。
具体的，中介层(Interposer)由硅制作而成，硅热膨胀系数(CTE)较高，硅在高温下较为敏感容易产生形变，硅厚度越薄越容易受形变影响造成破裂等异常。当前的TSV结构制作工艺限制了中介层(Interposer)的厚度。中介层中的TSV结构是通过反应离子刻蚀技术在硅材料上形成TSV孔，然后在TSV孔的侧壁制作绝缘层、电镀工艺填充金属层在TSV孔中完成TSV结构的制作。由于工艺的限制，目前一些工艺步骤只能完成深宽比小于10:1的TSV的加工，如沉积绝缘层、电镀填充金属层等。如果制作深宽比大于10:1的TSV结构，那么从工艺上目前就难以实现了，因此TSV的深度极大的限制了硅制作的中介层(Interposer)的厚度。
基于上述研究，本发明实施例提供了一种中介层结构的制作方法。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了便于描述，本申请一些实施例可以使用诸如“在…上方”、“在…之下”、“顶部”、“下方”等空间相对术语，以描述如实施例各附图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。应当理解的是，除了附图中描述的方位之外，空间相对术语还旨在包括装置在使用或操作中的不同方位。例如若附图中的装置被翻转，则被描述为在其它元件或部件“下方”或“之下”的元件或部件，随后将被定位为在其它元件或部件“上方”或“之上”。下文中的术语“第一”、“第二”、等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。
本发明实施例提供了一种中介层结构的制作方法，如图1所示，包括：
步骤S1、提供一基板，所述基板具有相背的第一表面和第二表面，所述第一表面开设第一开孔，所述第一开孔从所述第一表面延伸至所述基板中，所述第一开孔中填充第一导电层；
步骤S2、在所述基板第一表面形成第一介质层，所述第一介质层中形成第一再分布金属层，所述第一再分布金属层与所述第一导电层电连接；
步骤S3、将所述第一介质层远离所述基板的一侧与第一载板键合，在所述基板第二表面开设第二开孔，所述第二开孔从所述第二表面延伸至所述基板中与所述第一开孔连通，所述第二开孔中填充第二导电层，所述第二导电层与所述第一导电层电连接；
步骤S4、在所述基板第二表面形成第二介质层，所述第二介质层中形成第二再分布金属层，所述第二再分布金属层与所述第二导电层电连接；
步骤S5、在所述第二介质层远离所述基板的一侧形成第一键合结构，所述第一键合结构与所述第二再分布金属层电连接；
步骤S6、将所述第一键合结构键合至第二载板，去除所述第一载板后在所述第一介质层远离所述基板的一侧形成第二键合结构，所述第二键合结构与所述第一再分布金属层电连接，去除所述第二载板。
下面结合图2至图8介绍本发明实施例的中介层结构的制作方法的各步骤。
如图2所示，提供一基板10，基板10具有相背的第一表面f1和第二表面f2。基板10可采用硅基底、锗基底、或者硅锗基底，虽然基板10也可由其他材料所构成，但是使用硅基底作为基板10可降低应力，因为硅基底与待连接芯片的硅之间热膨胀系数(CTE)不匹配程度低于由其他材料所构成的基底。在其他实施例中，基板10可以是有机物或无机物等其他合适的材料，例如碳化硅、砷化镓、砷化铟等Ⅲ-Ⅴ族材料化合物半导体。示例性的，基板10可以包括但不限于约几百微米的厚度，例如可以在500μm-1200μm的厚度范围内。
形成第一开孔V1，第一开孔V1从第一表面f1延伸至基板10中，在第一开孔V1中填充第一导电层21。第一开孔V1深宽比可以≥10:1或者＜10:1，优选的，第一开孔V1深宽比＜10:1；在垂直于第一表面f1的截面上，第一开孔V1的最小截面宽度≥10μm，第一开孔V1的深度≥100μm。第一开孔V1可通过反应离子刻蚀法形成；第一开孔V1也可采用其他方法刻蚀形成，如等离子体刻蚀、离子束喷射、X射线和电子束照射等方法。基板10中可沿平行于第一表面f1方向上形成若干个第一开孔V1。平行于第一表面f1的截面上，第一开孔V1的截面图形可以呈圆形或四边形、六边形等多边形。
第一导电层21由导电材料构成，可以包括但不限于铜、镍、铝、钨、钛及其组合；第一导电层21的材质为铜，可通过电镀工艺形成第一导电层21。第一开孔V1的侧壁和第一导电层21之间还可形成阻挡层，阻挡层的材质可以包括但不限于为TaN、Ta、TiN、Ti和CoW中的至少一种。第一开孔V1的周圈侧壁与第一导电层21之间可设置有一定厚度的绝缘层，以使基板10与第一导电层21绝缘。在有阻挡层的示例中，绝缘层设置在第一开孔V1的周圈侧壁与阻挡层之间。
在基板10的第一表面f1形成第一介质层40，在第一介质层40中形成第一再分布金属层41，第一再分布金属层41与第一导电层21电连接。第一介质层40可为有机或无机介电材料，可以包括但不限于氧化介电层，例如氮化硅等。第一再分布金属层41由导电材料构成，可以包括但不限于铜、镍、铝、钨、钛及其组合等。
如图3所示，将基板10和第一介质层40整体上下翻转180°，使基板10的第二表面f2朝上。将第一介质层40远离基板10的一侧与第一载板60键合，由于熔融键合或混合键合键合强度大于临时键合键合强度，且后续形成第二开孔与第二再分布金属层会经历较高的温度，可通过第一键合层61将第一介质层40与第一载板60熔融键合或混合键合，第一键合层61可以为本领域所熟知的材料，包括但不限于氧化层或氮化层及其组合等。在基板第二表面开设第二开孔之前，研磨基板10远离第一介质层40的一侧从基板第二表面f2减薄基板，减薄后的基板10的厚度≥150μm。具体的减薄过程是通过物理和化学的方法对基板10进行一系列减薄、研磨、抛光工艺，使基板10表面达到所需要的厚度、平整度以及粗糙度。
如图4所示，形成第二开孔V2，第二开孔V2从第二表面f2延伸至基板10中且与第一开孔V1连通，具体的，第二开孔V2可以是从减薄后的第二表面延伸至基板10中且与第一开孔V1连通，在第二开孔V2中填充第二导电层31，第二导电层31与第一导电层21电连接。第二开孔V2可通过反应离子刻蚀法形成；第二开孔V2也可采用其他方法刻蚀形成，如等离子体刻蚀、离子束喷射、X射线和电子束照射等方法。第二开孔V2深宽比可以≥10:1或者＜10:1，优选的，第二开孔V2深宽比＜10:1；在垂直于第一表面f1的截面上，第二开孔V2的最小截面宽度≥5μm，第二开孔V2的深度≥50μm。在基板10的第二表面f2形成第二介质层50，在第二介质层50中形成第二再分布金属层51，第二再分布金属层51与第二导电层31电连接。上述实施例中示出了，先形成第一开孔V1后形成第二开孔V2；在其他示例中，也可先形成第二开孔V2后形成第一开孔V1；第一开孔V1的最小截面宽度可小于、等于或大于第二开孔V2的最小截面宽度，根据实际需要配置。第二介质层50可为有机或无机介电材料，可以包括但不限于氧化介电层，例如氮化硅等。第二导电层31由导电材料构成，可以包括但不限于铜、镍、铝、钨、钛及其组合；第二导电层31的材质为铜，可通过电镀工艺形成第二导电层31。第二再分布金属层51由导电材料构成，可以包括但不限于铜、镍、铝、钨、钛及其组合等。
本发明改变已有的中介层的架构，在基板10相背两侧均形成再分布金属(RDL)层用于布线，提升了中介层RDL层数，增强集成度，满足高密度互联的需求。在垂直基板10第一表面f1方向上，第一开孔V1和第二开孔V2从基板10相背两侧形成并连通构成TSV孔，由于深宽比是整个TSV孔深度与TSV孔中最小截面宽度的比值，第一开孔V1、第二开孔V2深宽比均小于10:1时能够突破深宽比小于10:1的工艺极限从而制作深宽比大于10:1的TSV结构，可制作较厚的中介层；克服TSV中沉积绝缘层、电镀填充金属层等工艺中深宽比工艺极限的限制。中介层厚度增加，不易发生形变，通过增加中介层厚度降低了高温对形变影响，甚至可以省去IC载板单独使用，节省成本与功耗。
本发明在现有工艺条件下实现了超高深宽比TSV结构的制作，同时降低了高深宽比TSV结构的工作难度。与此同时，具有工艺简单，可靠性高以及兼容半导体工艺的优点，有效解决了三维结构中TSV通孔的刻蚀问题。基板10相背两侧的待连接的器件，通过中介层TSV孔中的第二导电层31、第一导电层21将连到同一中介层上的不同功能芯片(例如CPU、DRAM等)实现垂直互连，减小互联长度，减小信号延迟，实现芯片间的低功耗，高速通讯。
如图5所示，在第二介质层50远离基板10的一侧形成第一键合结构52，第一键合结构52与第二再分布金属层31电连接，第一键合结构52可为金属焊球和/或混合键合结构。示例性的，第一键合结构52为焊球和/或焊块，也可以是顶端为焊球的金属微柱。第二再分布金属层51可以是单层，也可以是复数层，以满足多重信息输入/输出的需要，第二再分布金属层51的最外层设有输入/输出端，输入/输出端设置有第一键合结构52。
如图6所示，将中介层结构的第一键合结构52一侧键合到第二载板70上，可通过第二粘合胶71将第二介质层50与第二载板70临时键合，第二粘合胶71材质较软，第一键合结构52为金属焊球时可将第一键合结构52包裹以增强键合强度，一实施例中，第二粘合胶71为临时键合胶；其他示例中，第二粘合胶71为蓝膜。
如图6和图7所示，通过研磨工艺去除第一载板60和/或第一键合层61。
如图7和图8所示，在第一介质层40远离基板10的一侧形成第二键合结构53，第二键合结构53与第一再分布金属层41对应电连接。第二键合结构53可为金属焊球和/或混合键合结构。示例性的，第二键合结构53为焊球或焊块，也可以是顶端为焊球的金属微柱。使用时，若干相同或不同的芯片与中介层键合实现电连接。在一示例中，第二键合结构53的间距小于第一键合结构52的间距，第二键合结构53用于键合芯片，第一键合结构52用于键合印刷电路板，可以无需使用IC载板。
示例性的，第一芯片C1与第二芯片C2通过第二键合结构53与中介层实现电连接，实现超厚中介层的架构。可将采用晶圆级封装工艺将完成的中介层结构沿切割线切割、裂片，形成单体。
本发明实施例还提供一种中介层结构，如图8包括：
基板10，所述基板10具有相背的第一表面和第二表面；
第一开孔，所述第一开孔从所述第一表面延伸至所述基板10中，在所述第一开孔中填充有第一导电层21；
第一介质层40，所述第一介质层40位于所述基板10第一表面，所述第一介质层40中形成有第一再分布金属层41，所述第一再分布金属层41与所述第一导电层21电连接；
第二开孔，所述第二开孔从所述第二表面延伸至所述基板10中且与所述第一开孔连通，所述第二开孔中填充第二导电层31，所述第二导电层31与所述第一导电层21电连接；
第二介质层50，所述第二介质层50位于所述基板10的所述第二表面，在所述第二介质层50中形成有第二再分布金属层51，所述第二再分布金属层51与所述第二导电层31电连接；
第一键合结构52和第二键合结构53，所述第一键合结构52位于所述第二介质层50远离所述基板10的一侧与所述第二再分布金属层51电连接，所述第二键合结构53位于所述第一介质层40远离所述基板10的一侧与所述第一再分布金属层41电连接。
示例性的，第二键合结构53的间距小于第一键合结构52的间距，第二键合结构53用于键合芯片，第一键合结构52用于键合印刷电路板(PCB板)。
第一键合结构52和/或第二键合结构53为金属焊球和/或混合键合结构。基板10可采用硅基底、锗基底、或者硅锗基底，基板10可以是有机物或无机物等其他合适的材料，例如碳化硅、砷化镓、砷化铟等Ⅲ-Ⅴ族材料化合物半导体；基板10的厚度≥150μm。
综上所述，本发明提供一种中介层结构及其制作方法，包括：提供一基板；形成第一开孔，在第一开孔中填充第一导电层；在基板的第一表面形成第一介质层，在第一介质层中形成第一再分布金属层，第一再分布金属层与第一导电层电连接；形成第二开孔，在第二开孔中填充第二导电层，第二导电层与第一导电层电连接；在基板的第二表面形成第二介质层，在第二介质层中形成第二再分布金属层，第二再分布金属层与第二导电层电连接。在基板的厚度方向的两侧均形成再分布金属层用于布线，提升了RDL层数，满足高密度互联的需求。第一开孔和第二开孔分别从基板的厚度方向的两侧刻蚀形成，第一开孔和第二开孔连通构成TSV孔，TSV孔的深度翻倍，可制作较厚的中介层；克服TSV孔中电镀填充金属层等工艺中深宽比工艺极限的限制，增加了中介层厚度。中介层厚度增加不易发生形变，降低了中介层高温下形变影响，甚至可以省去集成电路衬底单独使用，节约了集成电路衬底的成本与功耗。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种中介层结构的制作方法，其特征在于，包括：
提供一基板，所述基板具有相背的第一表面和第二表面，所述第一表面开设第一开孔，所述第一开孔从所述第一表面延伸至所述基板中，所述第一开孔中填充第一导电层；在所述基板第一表面形成第一介质层，所述第一介质层中形成第一再分布金属层，所述第一再分布金属层与所述第一导电层电连接；
将所述第一介质层远离所述基板的一侧与第一载板键合，在所述基板第二表面开设第二开孔，所述第二开孔从所述第二表面延伸至所述基板中与所述第一开孔连通，所述第二开孔中填充第二导电层，所述第二导电层与所述第一导电层电连接；
在所述基板第二表面形成第二介质层，所述第二介质层中形成第二再分布金属层，所述第二再分布金属层与所述第二导电层电连接；
在所述第二介质层远离所述基板的一侧形成第一键合结构，所述第一键合结构与所述第二再分布金属层电连接；
将所述第一键合结构键合至第二载板，去除所述第一载板后在所述第一介质层远离所述基板的一侧形成第二键合结构，所述第二键合结构与所述第一再分布金属层电连接，去除所述第二载板。
2.如权利要求1所述的中介层结构的制作方法，其特征在于，在垂直于所述第一表面的截面上，所述第一开孔的最小截面宽度≥10μm，所述第一开孔的深度≥100μm。
3.如权利要求1所述的中介层结构的制作方法，其特征在于，在所述基板第二表面开设所述第二开孔之前从所述基板第二表面减薄所述基板，减薄后的所述基板的厚度≥150μm。
4.如权利要求1所述的中介层结构的制作方法，其特征在于，在垂直于所述第一表面的截面上，所述第二开孔的最小截面宽度≥5μm，所述第二开孔的深度≥50μm。
5.如权利要求1所述的中介层结构的制作方法，其特征在于，所述第一键合结构和/或所述第二键合结构为金属焊球和/或混合键合结构。
6.如权利要求1所述的中介层结构的制作方法，其特征在于，所述第二键合结构的间距小于所述第一键合结构的间距，所述第二键合结构用于键合芯片，所述第一键合结构用于键合印刷电路板。
7.如权利要求1至6任意一项所述的中介层结构的制作方法，其特征在于，所述基板为硅基底。
8.一种中介层结构，其特征在于，包括：
基板，所述基板具有相背的第一表面和第二表面；
第一开孔，所述第一开孔从所述第一表面延伸至所述基板中，所述第一开孔中填充第一导电层；
第一介质层，所述第一介质层位于所述基板第一表面，所述第一介质层中形成有第一再分布金属层，所述第一再分布金属层与所述第一导电层电连接；
第二开孔，所述第二开孔从所述第二表面延伸至所述基板中且与所述第一开孔连通，所述第二开孔中填充第二导电层，所述第二导电层与所述第一导电层电连接；
第二介质层，所述第二介质层位于所述基板的第二表面，所述第二介质层中形成第二再分布金属层，所述第二再分布金属层与所述第二导电层电连接；
第一键合结构和第二键合结构，所述第一键合结构位于所述第二介质层远离所述基板的一侧与所述第二再分布金属层电连接，所述第二键合结构位于所述第一介质层远离所述基板的一侧与所述第一再分布金属层电连接。
9.如权利要求8所述的中介层结构，其特征在于，所述第二键合结构的间距小于所述第一键合结构的间距，所述第二键合结构用于键合芯片，所述第一键合结合用于键合印刷电路板。
10.如权利要求8所述的中介层结构，其特征在于，所述基板的厚度≥150μm。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211332381.4A CN115579324A (zh) | 2022-10-25 | 2022-10-25 | 中介层结构及其制作方法 |
| PCT/CN2022/137498 WO2024087334A1 (zh) | 2022-10-25 | 2022-12-08 | 中介层结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211332381.4A CN115579324A (zh) | 2022-10-25 | 2022-10-25 | 中介层结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115579324A true CN115579324A (zh) | 2023-01-06 |
Family
ID=84587897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211332381.4A Pending CN115579324A (zh) | 2022-10-25 | 2022-10-25 | 中介层结构及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN115579324A (zh) |
| WO (1) | WO2024087334A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116093022A (zh) * | 2023-04-10 | 2023-05-09 | 北京华封集芯电子有限公司 | 一种芯片及芯片的设计方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103077932B (zh) * | 2013-02-05 | 2015-10-14 | 华进半导体封装先导技术研发中心有限公司 | 高深宽比通孔的互连结构及制作方法 |
| CN103367285B (zh) * | 2013-07-26 | 2015-10-14 | 华进半导体封装先导技术研发中心有限公司 | 一种通孔结构及其制作方法 |
| CN103681390B (zh) * | 2013-12-20 | 2016-09-14 | 中国电子科技集团公司第五十八研究所 | 一种基于tsv工艺的晶圆级硅基板制备方法 |
| KR101579669B1 (ko) * | 2014-01-29 | 2015-12-23 | (주) 이피웍스 | 제조 비용 및 제조 시간을 저감하고 종횡비를 향상시키는 실리콘 인터포저의 제조방법 |
| CN111341754B (zh) * | 2020-02-29 | 2023-04-28 | 浙江集迈科微电子有限公司 | 一种超厚转接板的制作方法 |
-
2022
- 2022-10-25 CN CN202211332381.4A patent/CN115579324A/zh active Pending
- 2022-12-08 WO PCT/CN2022/137498 patent/WO2024087334A1/zh unknown
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116093022A (zh) * | 2023-04-10 | 2023-05-09 | 北京华封集芯电子有限公司 | 一种芯片及芯片的设计方法 |
| CN116093022B (zh) * | 2023-04-10 | 2024-05-10 | 北京华封集芯电子有限公司 | 一种芯片及芯片的设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024087334A1 (zh) | 2024-05-02 |
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