JP2020526938A - 三次元メモリデバイスおよび三次元メモリデバイスを形成するための方法 - Google Patents

三次元メモリデバイスおよび三次元メモリデバイスを形成するための方法 Download PDF

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Abstract

三次元（３Ｄ）メモリデバイスおよび３Ｄメモリデバイスを形成する方法の実施形態が、開示される。一例では、ＮＡＮＤメモリデバイスは、基板と、基板上の１つまたは複数の周辺デバイスと、周辺デバイスの上側の複数のＮＡＮＤストリングと、ＮＡＮＤストリングの上側にあり、ＮＡＮＤストリングに接触する単結晶シリコン層と、周辺デバイスとＮＡＮＤストリングとの間に形成された相互接続層とを含む。いくつかの実施形態では、ＮＡＮＤメモリデバイスは、アレイ相互接続層が周辺相互接続層に接触するところに結合インターフェースを含む。

Description

関連出願の相互参照
本出願は、２０１７年８月２１日に出願された中国特許出願第２０１７１０７１６６５７．１号および２０１７年８月２１日に出願された中国特許出願第２０１７１０７１６６４０．６号の優先権を主張し、どちらの文献もその内容全体は参照により本明細書に組み込まれる。
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改良することによって、より小さいサイズに縮小される。ただし、メモリセルの特徴サイズが下限に近づくと、平面プロセスおよび製造技術は、困難になり、コストがかかるようになる。その結果、平面メモリセルのメモリ密度は、上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
本明細書では、３Ｄメモリアーキテクチャおよびその製造方法の実施形態を開示する。
いくつかの実施形態では、半導体装置は、シリコン基板であって、シリコン基板上の周辺デバイスと、周辺デバイスの上側の１つまたは複数の相互接続層とを備えた、シリコン基板を含む。半導体装置はまた、１つまたは複数の相互接続層の上側に（本明細書では「アレイデバイス」とも呼ばれる）メモリアレイを含むことができる。いくつかの実施形態では、半導体装置は、アレイデバイスの上端に単結晶シリコン層を含む。半導体装置は、単結晶シリコン層の上側に複数のバックエンドオブライン（ＢＥＯＬ）相互接続層およびパッド層をさらに含むことができる。
いくつかの実施形態では、周辺デバイスは、複数の金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）を含む。周辺デバイスは、１つまたは複数のドープ領域および分離領域を含むシリコン基板上に形成され得る。周辺デバイスのＭＯＳＦＥＴは、ページバッファ、センスアンプ、列デコーダ、および行デコーダ機能など、半導体装置にさまざまな機能を提供することができる。
いくつかの実施形態では、１つまたは複数の相互接続層は、複数の導体層および接触層を含む周辺相互接続層を含む。導体層は、複数の金属層を含むことができ、その中で金属層のうちの１つまたは複数は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、または任意の他の適切な材料を含むことができる。接触層もまた、Ｗ、Ｃｕ、Ａｌ、または任意の他の適切な材料を含むことができる。周辺相互接続層は、異なる周辺トランジスタ間および周辺デバイスとアレイデバイスとの間で電気信号を転送することができる。
いくつかの実施形態では、１つまたは複数の相互接続層は、複数の導体層および接触層を含むアレイ相互接続層も含む。導体層は、複数の金属層を含むことができ、その中で金属層のうちの１つまたは複数は、Ｗ、Ｃｕ、Ａｌ、または任意の他の適切な材料を含むことができる。接触層もまた、Ｗ、Ｃｕ、Ａｌ、または任意の他の適切な材料を含むことができる。アレイ相互接続層は、アレイデバイスの異なる領域間、および周辺デバイスとアレイデバイスとの間で電気信号を転送することができる。
いくつかの実施形態では、アレイデバイスは、複数のＮＡＮＤストリングを含む。アレイデバイスは、ＮＡＮＤストリングの下方に複数の相互接続層をさらに含むことができる。さらに、単結晶シリコン層は、ＮＡＮＤストリングの上側にあり、ＮＡＮＤストリングに接触することができる。いくつかの実施形態では、単結晶シリコン層は、裏面研削、湿式／乾式エッチング、および／または化学機械研磨（ＣＭＰ）などの任意の適切な技術によって薄くされたシリコン基板の一部である。単結晶シリコン層は、２００ｎｍから５０μｍの間、５００ｎｍから１０μｍの間、または５００ｎｍから５μｍの間の厚さを有することができる。いくつかの実施形態では、単結晶シリコン層は、約１μｍ未満の厚さを有する。いくつかの実施形態では、単結晶シリコン層は、ｎ型および／もしくはｐ型ドーパントで部分的または完全にドープされる。
いくつかの実施形態では、ＮＡＮＤストリングは、複数の導体／誘電体層の対を通って垂直に延びる半導体チャネル（例えば、シリコンチャネル）を含む。複数の導体／誘電体層の対は、本明細書では「交互の導体／誘電体スタック」とも呼ばれる。交互の導体／誘電体スタックの導体層は、（１つまたは複数の制御ゲートを電気的に接続する）ワード線として使用され得る。交互の導体／誘電体スタックの導体層（制御ゲート）と半導体チャネルとの間に、複数の層が形成され得る。いくつかの実施形態では、複数の層は、トンネル酸化物層などのトンネル層を含み、それを介して半導体チャネルからの電子またはホールはＮＡＮＤストリングの蓄積層までトンネリングすることができる。複数の層は、電荷を蓄積するための（「電荷トラップ／蓄積層」とも呼ばれる）蓄積層を含むこともできる。蓄積層における電荷の蓄積または除去は、半導体チャネルのオン／オフ状態および／もしくはコンダクタンスに影響を与え得る。蓄積層は、多結晶シリコン（ポリシリコン）または窒化ケイ素を含むことができる。いくつかの実施形態では、複数の層は、酸化ケイ素層または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）層の組み合わせなどのブロッキング層をさらに含む。いくつかの実施形態では、ブロッキング層は、高誘電率（高ｋ）誘電体（例えば、酸化アルミニウム）を含む。
いくつかの実施形態では、ＮＡＮＤストリングは、半導体チャネルの上端にエピタキシャルシリコン層をさらに含む。エピタキシャルシリコン層は、単結晶シリコン層からエピタキシャル成長させることができる。
いくつかの実施形態では、ＮＡＮＤストリングは、交互の導体／誘電体スタックの１つまたは複数の上部導体層によって形成された選択ゲートをさらに含む。選択ゲートは、ＮＡＮＤストリングの半導体チャネルのオン／オフ状態および／またはコンダクタンスを制御することができる。ＮＡＮＤストリングの選択ゲートは、交互の導体／誘電体スタックの上側の別の導体層によっても形成され得る。いくつかの実施形態では、ＮＡＮＤストリングは、交互の導体／誘電体スタックの１つまたは複数の下部導体層によって形成された選択ゲートをさらに含む。ＮＡＮＤストリングの選択ゲートは、交互の導体／誘電体スタックの下側の別の導体層によっても形成され得る。
いくつかの実施形態では、ＮＡＮＤストリングは、ＮＡＮＤストリングの上側の単結晶シリコン層のドープ領域によってソース接点に電気的に接続される。単結晶シリコン層のドープ領域は、ｐ型ドーパントを含むことができる。ソース接点は、交互の導体／誘電体スタックを通って垂直に延びることができ、その上端上で単結晶シリコン層に接触することができる。いくつかの実施形態では、ソース接点の下端は、ソース接点の下側の接点に接触している。
いくつかの実施形態では、アレイデバイスは、垂直に延びる複数のワード線接点をさらに含む。複数のワード線接点のそれぞれは、対応するワード線に接触する上端を含んで、アレイデバイスの対応するワード線を個別にアドレス指定することができる。複数のワード線接点は、導体（例えば、Ｗ）で充填された（例えば、湿式エッチングプロセスまたは乾式エッチングプロセスによって形成された）コンタクトホールおよび／またはコンタクトトレンチであることができる。いくつかの実施形態では、コンタクトホールおよびコンタクトトレンチは、導体の下にバリア層、接着層、および／またはシード層を含む。コンタクトホールおよび／またはコンタクトトレンチは、化学気相堆積（ＣＶＤ）プロセス、物理気相堆積（ＰＶＤ）プロセス、または原子層堆積（ＡＬＤ）プロセスによって充填され得る。
いくつかの実施形態では、ＮＡＮＤストリングの下側の相互接続層は、それぞれが対応するＮＡＮＤストリングの下端に接触する複数のビット線接点を含む。複数のビット線接点は、互いから分離された接点ビアを含むことができる。各ビット線接点は、対応するＮＡＮＤストリングに電気的に接続されて、対応するＮＡＮＤストリングを個別にアドレス指定することができる。ビット線接点は、導体（例えば、Ｗ）で充填された（例えば、湿式エッチングプロセスもしくは乾式エッチングプロセスによって形成された）コンタクトホールおよび／またはコンタクトトレンチであることができる。コンタクトホールおよび／またはコンタクトトレンチは、ＣＶＤプロセス、ＰＶＤプロセス、またはＡＬＤプロセスによって充填され得る。いくつかの実施形態では、ビット線接点は、最初にＮＡＮＤストリングの上側に形成され、その後、ビット線接点が半導体装置内でＮＡＮＤストリングの下側に位置決めされるように、構造を上下逆にするウェハフリッププロセスが続く。
いくつかの実施形態では、１つまたは複数の相互接続層は、窒化ケイ素層と酸化ケイ素層との間など、２つの誘電体層間の結合インターフェースをさらに含む。結合インターフェースは、２つの金属（例えば、Ｃｕ）層間などの２つの導体層間にあることもできる。いくつかの実施形態では、結合インターフェースは、誘電体層間のインターフェースと導体層間のインターフェースの両方を含む。結合インターフェースは、結合インターフェースの両側の誘電体層および／または導体層の間の化学結合によって形成され得る。結合インターフェースは、結合インターフェースの両側の誘電体層および／または導体層の間の物理的相互作用（例えば、相互拡散）によって形成され得る。いくつかの実施形態では、結合インターフェースは、結合プロセスの前に、結合インターフェースの両側の表面のプラズマ処理または熱処理の後に形成される。
いくつかの実施形態では、半導体装置は、複数の交互の導体／誘電体スタックをさらに含む。いくつかの実施形態では、スタック間層は、隣接する交互の導体／誘電体スタック間にある。スタック間層は、上部の交互の導体／誘電体スタックからのＮＡＮＤストリングを、下部の交互の導体／誘電体スタックからの別のＮＡＮＤストリングに電気的に接続することができる。いくつかの実施形態では、上部の交互の導体／誘電体スタックからのＮＡＮＤストリングは、スタック間層の導体を介して下部の交互の導体／誘電体スタックからのＮＡＮＤストリングに電気的に接続され、それによって、より長いＮＡＮＤストリングを作りだす。
いくつかの実施形態では、半導体装置は、交互の導体／誘電体スタックを通って垂直に延びる複数の貫通アレイ接点（ＴＡＣ）をさらに含む。複数のＴＡＣは、交互の導体／誘電体スタックの下側の相互接続層（例えば、アレイ相互接続層）に接触しており、交互の導体／誘電体スタック上側の別の相互接続層（例えば、ＢＥＯＬ相互接続層）にも接触している。ＴＡＣは、導体（例えば、Ｗ、Ｃｕ、もしくはケイ化物）で充填された（例えば、湿式エッチングプロセスもしくは乾式エッチングプロセスによって形成された）コンタクトホールおよび／またはコンタクトトレンチであることができる。
いくつかの実施形態では、ＢＥＯＬ相互接続層は、アレイデバイスおよび周辺デバイスを含む半導体装置のデバイス間で電気信号を転送する。いくつかの実施形態では、パッド層が、半導体装置から外部電気信号経路に電気信号を転送するために形成される。ＢＥＯＬ相互接続層は、導体層および接触層を含むことができる。導体層および接触層は、Ｗ、Ｃｕ、Ａｌ、ケイ化物、および／または任意の適切な導体材料などの導体材料を含むことができる。パッド層もまた、Ｗ、Ｃｕ、Ａｌ、ケイ化物、または任意の他の適切な導体材料などの導体材料を含むことができる。
半導体装置を製造するための典型的な方法は、周辺デバイスを形成することと、アレイデバイスを形成することと、結合インターフェースにおいて周辺デバイスをアレイデバイスに結合することとを含む。方法は、ＭＯＳトランジスタを含む周辺デバイスを第１のシリコン基板上に形成することと、周辺デバイスの上側に周辺相互接続層を形成することとをさらに含む。
いくつかの実施形態では、典型的な方法は、第２のシリコン基板内に１つまたは複数のドープ領域および分離領域を形成することと、第２のシリコン基板上に１つまたは複数のＮＡＮＤストリングを形成することとをさらに含む。ＮＡＮＤストリングは、複数の導体／誘電体層の対と、複数の導体／誘電体層の対を通って垂直に延びる半導体チャネルと、半導体チャネルと導体／誘電体層の対との間のトンネル層と、トンネル層と導体／誘電体層の対との間に複数の蓄積ユニットを含む蓄積層と、蓄積層と導体／誘電体層の対との間のブロッキング層と、半導体チャネルの端部上に形成されたエピタキシャル単結晶シリコン層（エピタキシャルプラグ）とを含む。ＮＡＮＤストリングは、第２のシリコン基板に接触することができる。エピタキシャル単結晶シリコン層は、第２のシリコン基板からエピタキシャル成長させることができる。各ＮＡＮＤストリングは、ＮＡＮＤストリングの端部に選択ゲートを含むことができる。
いくつかの実施形態では、典型的な方法は、ＮＡＮＤストリングの上側にアレイ相互接続層を形成することをさらに含む。アレイ相互接続層は、ＮＡＮＤストリングに接触するビット線接点を含むことができる。アレイ相互接続層は、１つまたは複数の導体層および接触層を含むこともでき、そのそれぞれは、Ｗ、Ａｌ、Ｃｕ、または任意の他の適切な導体材料などの導体材料を含む。
いくつかの実施形態によれば、アレイ相互接続層は、ＮＡＮＤストリング用のソース接点をさらに含む。ソース接点は、交互の導体／誘電体スタックを通って垂直に延びることができる。ソース接点は、一端において第２のシリコン基板に接触し、別の端部上でアレイ相互接続層に接触することができる。いくつかの実施形態では、ソース接点は、第２のシリコン基板によってＮＡＮＤストリングに電気的に接続される。
周辺デバイスは、アレイデバイスを上下逆にし、アレイ相互接続層を周辺デバイスに向かって下向きにして、上向きの相互接続層と（向かい合わせて）位置合わせし、アレイ相互接続層が周辺相互接続層の上側になり、周辺相互接続層に接触するように、アレイデバイスを周辺デバイスの上側に置き、結合処理を実行し、アレイ相互接続層と周辺相互接続層との間に結合インターフェースを形成することによって、アレイデバイスに結合され得る。いくつかの実施形態では、結合処理は、プラズマプロセス、湿式プロセス、および／または熱プロセスを含んで、結合インターフェースにおいてアレイ相互接続層と周辺相互接続層との間に物理的結合および／または化学的結合を作りだす。いくつかの実施形態では、アレイ相互接続層は、窒化ケイ素層または酸化ケイ素層を含み、周辺相互接続層は、酸化ケイ素層または窒化ケイ素層を含む。いくつかの実施形態では、アレイ相互接続層および周辺相互接続層の導体は、Ｃｕを含む。
いくつかの実施形態では、アレイ相互接続層と周辺相互接続層との間の結合は、インターフェースにおける誘電体層（例えば、窒化ケイ素層および酸化ケイ素層）ならびに／または導体との間の物理的相互作用（例えば、相互拡散）によって形成される。アレイ相互接続層と周辺相互接続層との間のインターフェースは、本明細書では「結合インターフェース」と呼ばれる。いくつかの実施形態では、結合プロセスの前に、表面間の結合強度を高めるために、アレイ相互接続層および周辺相互接続層の表面上でプラズマ処理が実行される。結合プロセスの前に、結合強度を高めるために、アレイ相互接続層および周辺相互接続層の表面上で湿式プロセス処理を実行することもできる。いくつかの実施形態では、周辺相互接続層の上側にアレイ相互接続層を置くことは、アレイ相互接続層および周辺相互接続層の接触領域を位置合わせして、２つの相互接続層が結合されたときの電気接触を確実にすることを含む。いくつかの実施形態では、相互接続層を互いに接触させた後、熱処理が実行されて、アレイ相互接続層と周辺相互接続層の導体材料（例えば、Ｃｕ）間の相互拡散を促進する。
いくつかの実施形態では、１つまたは複数の結合インターフェースは、製造プロセスによって形成され得る。例えば、複数のアレイデバイスが、周辺デバイスに結合され得る。別の例では、アレイデバイスは、複数の周辺デバイスに結合され得る。さらに別の例では、複数のアレイデバイスが、複数の周辺デバイスに結合され得る。
典型的な方法は、２つ以上の交互の導体／誘電体スタックを形成することをさらに含むことができる。各交互の導体／誘電体スタックは、複数の導体／誘電体層の対を含むことができる。いくつかの実施形態では、隣接する交互の導体／誘電体スタック間にスタック間層が形成される。スタック間層は、上部の交互の導体／誘電体スタックを通って垂直に延びるＮＡＮＤストリングを、下部の交互の導体／誘電体スタックを通って垂直に延びる別のＮＡＮＤストリングに電気的に接続することができる。
典型的な方法は、アレイデバイスおよび周辺デバイスを結合した後、アレイデバイスの第２のシリコン基板を薄くすることをさらに含むことができる。第２のシリコン基板を薄くすることは、ＣＭＰプロセス、湿式エッチングプロセス、乾式エッチングプロセス、またはそれらの任意の組み合わせによって実行され得る。
いくつかの実施形態では、アレイデバイス／アレイ相互接続層および周辺デバイス／周辺相互接続層を形成する順序を変更することができ、またはアレイデバイス／アレイ相互接続層の製造および周辺デバイス／周辺相互接続層の製造を並行して実行することができる。
本明細書に組み込まれ、明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造および使用を有効にする役割をさらに果たしている。
典型的な３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、３Ｄメモリデバイスの断面図である。 いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す図である。 いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。 いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。 いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。 いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す図である。 いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。 いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。 いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。 いくつかの実施形態による、アレイデバイスが周辺デバイスに結合された、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す図である。 いくつかの実施形態による、アレイデバイスが周辺デバイスに結合された、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 いくつかの実施形態による、アレイデバイスが周辺デバイスに結合された、３Ｄメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。 いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な方法のフローチャートである。 いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な方法のフローチャートである。 いくつかの実施形態による、アレイデバイスおよび周辺デバイスを接合するための典型的な方法のフローチャートである。
本開示の実施形態を、添付の図を参照しながら説明する。
特有の構成および配置が論じられるが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへの言及は、記載している実施形態が特定の特徴、構造、または特性を含み得るが、全ての実施形態がこの特定の機能、構造、または特性を必ずしも含まなくてよいことを示すことが、留意される。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているかどうかに関係なく、他の実施形態に関連して、そのような特徴、構造、または特性をもたらすことは、当業者の知識の範囲内であろう。
一般に、用語は、文脈の中での使用から少なくとも部分的に理解され得る。例えば、文脈に少なくとも部分的に依存して、本明細書で使用する「１つまたは複数（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語は、任意の特徴、構造、または特性を単数の意味で説明するために使用されても、特徴、構造または特性の組合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語もまた、文脈に少なくとも部分的に依存して、単数形の使用法を伝えるか、または複数形の使用法を伝えると理解され得る。
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、および「上方（ｏｖｅｒ）」の意味は、「上（ｏｎ）」が何かの「直接上」を意味するだけでなく、何かとの間に中間の特徴または層を備えて何かの「上にある」意味も含み、また「上側（ａｂｏｖｅ）」または「上方（ｏｖｅｒ）」は、何かの「上側」または「上方」の意味だけでなく、これがそれらの間に中間の特徴または層を何ら備えずに何かの「上側」または「上方」にある（すなわち何かの上に直接ある」という意味を含むこともできる。
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間的な相対語は、ある要素または特徴と別の要素または特徴との図に示すような関係を説明する際、説明を簡単にするために本明細書において使用され得る。空間的な相対語は、図に示す配向に加えて、使用中または操作中のデバイスのさまざまな配向を包含するように意図される。装置は別の方向に配向され（９０度または他の配向に回転され）てよく、本明細書で使用する空間的な相対記述子もそれにしたがって同様に解釈され得る。
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体を、パターン化することができる。基板の上部に追加される材料をパターン化することが可能であり、またはパターン化しないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製され得る。
本明細書で使用する場合、「層」という用語は、ある厚みを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができるか、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意の一対の水平面間に位置することができる。層は、水平、垂直、および／またはテーパ表面に沿って延在することができる。基材は、層であることができ、その中に１つもしくは複数の層を含むことができ、ならびに／またはその上、その上側、および／もしくはその下側に１つもしくは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体層および接触層（その中に接点、相互接続線、および／またはビアが形成される）と、１つまたは複数の誘電体層とを含むことができる。
本明細書で使用する場合、「名目の／名目上」という用語は、製品またはプロセスの設計段階中に設定される、コンポーネントもしくはプロセス操作上の特性またはパラメータにおいて、希望値または目標値を指し、希望値を上回るおよび／または下回る値の範囲も有する。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連付けられた特定のテクノロジーノードに基づいて変動し得る所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、例えば値の１０〜３０％以内で変動する所与の量の値を示すことができる（例えば、値の±１０％、±２０％、または±３０％）。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリセルトランジスタの垂直に配向されたストリング（ＮＡＮＤストリングなど、本明細書では「メモリストリング」と呼ばれる）を横方向に配向された基板上に有し、それによってメモリストリングが、基板に対して垂直方向に延びる、半導体デバイスを指す。本明細書で使用する場合、「垂直の／垂直に」という用語は、基板の横方向面に対して名目上垂直であることを意味する。
本開示による様々な実施形態は、他の３Ｄメモリデバイスと比較して、より小さなダイサイズ、より高いデバイス密度、および向上した性能を有する３Ｄメモリデバイスを提供する。周辺デバイスの上側にアレイデバイスおよびＢＥＯＬ相互接続を垂直に積み重ねることにより、３Ｄメモリデバイスの密度を高めることができる。さらに、周辺デバイス処理とアレイデバイス処理を分離することにより、アレイデバイスの処理と関連するサーマルバジェットは、周辺デバイスの性能要件によって限定されない。同様に、周辺デバイスの性能は、アレイデバイス処理による影響を受けない。例えば、周辺デバイスおよびアレイデバイスは、異なる基板上に別々に製造できるため、アレイデバイスを製造するためのある特定の高温プロセスは、周辺デバイスの製造に悪影響を与えない（例えば、ドーパントの過剰拡散を避け、ドーピング濃度および／またはイオン注入の厚さなどを制御する）。
図１は、典型的な３Ｄメモリデバイス１００の断面図を示す。３Ｄメモリデバイス１００は、基板１０２と、基板１０２上の周辺デバイスとを含む。周辺デバイス用の相互接続層１０４が、基板１０２の上側に形成される。メモリアレイ構造１０６が、相互接続層１０４の上側に形成される。
３Ｄメモリデバイス１００は、モノリシック３Ｄメモリデバイスの一例を表す。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素が単一の基板上に形成されていることを意味する。モノリシック３Ｄメモリデバイスの場合、周辺デバイス処理およびメモリアレイ処理の入り組みにより、製造には追加の制限が発生する。例えば、メモリアレイ構造（例えば、ＮＡＮＤストリング）の製造は、同じ基板上に形成されている、または形成される予定の周辺デバイスに関連するサーマルバジェットによって制約される。対照的に、本開示で詳細に説明するように、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイ構造）は、異なる基板上に別々に形成され、次いで接合されて非モノリシック３Ｄメモリデバイスを形成することができる。周辺デバイス処理およびメモリアレイ処理の互いからの入り組み解除により、結果として生じる３Ｄメモリデバイスの性能を向上させることができる。
さらに、３Ｄメモリデバイス１００のメモリアレイ構造１０６は、ＮＡＮＤストリング用のアレイ共通ソースを含む。例えば、多結晶シリコン（ポリシリコン）層が、例えば物理気相堆積（ＰＶＤ）または化学気相堆積（ＣＶＤ）によって相互接続層１０４上に形成される。ポリシリコン層内のドープ領域が、例えばイオン注入または拡散によってアレイ共通ソースとして形成される。ポリシリコン内の電荷キャリアの可動性は単結晶シリコン内の可動性よりも低いため、３Ｄメモリデバイス１００のメモリアレイ構造１０６の性能は、低下し得る。対照的に、本開示で詳細に説明するように、単結晶シリコン層は、シリコン基板を薄くすることによって形成することができ、３ＤメモリデバイスのＮＡＮＤストリング用のアレイ共通ソースを形成するために使用することができ、それによって、本開示のいくつかの実施形態による３Ｄメモリデバイスの性能を向上させる。
図２は、本開示のいくつかの実施形態による典型的な３Ｄメモリデバイス２００の断面図を示す。３Ｄメモリデバイス２００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、絶縁体上のシリコン（ＳＯＩ）、または任意の他の適切な材料を含むことができる基板２０２を含むことができる。
３Ｄメモリデバイス２００は、基板２０２上に周辺デバイスを含むことができる。周辺デバイスは、基板２０２「上」に形成することができ、ここで、周辺デバイスの全体または一部は、基板２０２内に（例えば、基板２０２の上面の下側に）および／もしくは基板２０２上に直接形成される。周辺デバイスは、基板２０２上に形成された複数のトランジスタ２０６を含むことができる。同様に、分離領域２０４およびドープ領域２０８（例えば、トランジスタ２０６のソース領域またはドレイン領域）が、基板２０２内に形成され得る。
いくつかの実施形態では、周辺デバイスは、３Ｄメモリデバイス２００の操作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含むことができる。例えば、周辺デバイスは、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センスアンプ、ドライバ、チャージポンプ、電流または電圧リファレンス、あるいは回路の任意のアクティブまたはパッシブ構成要素（例えば、トランジスタ、ダイオード、レジスタ、もしくはコンデンサ）を含むことができる。いくつかの実施形態では、周辺デバイスは、（「ＣＭＯＳチップ」としても知られる）相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して基板２０２上に形成される。
３Ｄメモリデバイス２００は、トランジスタ２０６との間で電気信号を転送するために、トランジスタ２０６の上側に周辺相互接続層２２２を含むことができる。周辺相互接続層２２２は、接点２０７および接点２１４などの１つまたは複数の接点と、それぞれが１つもしくは複数の相互接続線および／またはビアを含む、導体層２１６および導体層２２０などの１つまたは複数の相互接続導体層とを含むことができる。本明細書で使用する場合、「接点」という用語は、垂直相互接続アクセス（例えば、ビア）および横方向線（例えば、相互接続線）を含む、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。周辺相互接続層２２２は、誘電体層２１０、２１２、および２１８などの１つまたは複数の層間誘電体（ＩＬＤ）層をさらに含むことができる。すなわち、周辺相互接続層２２２は、導体層２１６および２２０と、誘電体層２１０、２１２、および２１８とを含むことができる。周辺相互接続層２２２内の接点および導体層は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。周辺相互接続層２２２内の誘電体層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープ酸化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
３Ｄメモリデバイス２００は、周辺デバイスの上側にメモリアレイデバイスを含むことができる。３Ｄメモリデバイス２００内の構成要素の空間的関係をさらに示すために、図２ではｘ軸およびｙ軸が追加されていることに留意されたい。基板２０２は、ｘ方向（横方向または幅方向）に横方向に延びる２つの横方向面（例えば、上面および底面）を含む。本明細書で使用する場合、１つの構成要素（例えば、層またはデバイス）が半導体デバイス（例えば、３Ｄメモリデバイス２００）の別の構成要素（例えば、層もしくはデバイス）の「上」、「上側」、または「下側」であるかどうかは、基板がｙ方向に半導体デバイスの最下平面内に位置決めされたときに半導体デバイスの基板（例えば、基板２０２）に対してｙ方向（垂直方向または厚さ方向）に決定される。空間的関係を説明するための同じ概念が、本開示を通して適用される。
いくつかの実施形態では、３Ｄメモリデバイス２００は、メモリセルが基板２０２の上側に垂直に延びるＮＡＮＤストリング２３０のアレイの形態で設けられる、ＮＡＮＤフラッシュメモリデバイスである。アレイデバイスは、複数の導体層２３４および誘電体層２３６の対を通って延びる複数のＮＡＮＤストリング２３０を含むことができる。複数の導体／誘電体層の対は、本明細書では「交互の導体／誘電体スタック」２４２とも呼ばれる。交互の導体／誘電体スタック２４２内の導体層２３４および誘電体層２３６は、垂直方向に交互する。換言すれば、交互の導体／誘電体スタック２４２の上部または底部のものを除き、各導体層２３４は、両側の２つの誘電体層２３６に隣接することができ、各誘電体層２３６は、両側の２つの導体層２３４に隣接することができる。導体層２３４は、それぞれ同じ厚さを有するか、または異なる厚さを有することができる。同様に、誘電体層２３６は、それぞれ同じ厚さを有するか、または異なる厚さを有することができる。いくつかの実施形態では、交互の導体／誘電体スタック２４２は、異なる材料および／もしくは厚さを有する、この導体／誘電体層の対より多くの導体層または多くの誘電体層を含む。導体層２３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層２３６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
図２に示すように、各ＮＡＮＤストリング２３０は、半導体チャネル２２８と、（「メモリ膜」としても知られる）誘電体層２２９とを含むことができる。いくつかの実施形態では、半導体チャネル２２８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、誘電体層２２９は、トンネル層、蓄積層（「電荷トラップ／蓄積層」としても知られる）、およびブロッキング層を含む複合層である。各ＮＡＮＤストリング２３０は、円柱形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、半導体チャネル２２８、トンネル層、蓄積層、およびブロッキング層は、柱の中心から外面に向かう方向にこの順序で配置される。トンネル層は、酸化ケイ素、窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化ケイ素、窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。蓄積層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態では、誘電体層２２９は、ＯＮＯ誘電体（例えば、酸化ケイ素を含むトンネル層、窒化ケイ素を含む蓄積層、および酸化ケイ素を含むブロッキング層）を含む。
いくつかの実施形態では、ＮＡＮＤストリング２３０は、ＮＡＮＤストリング２３０用の（それぞれがワード線の一部である）複数の制御ゲートをさらに含む。交互の導体／誘電体スタック２４２内の各導体層２３４は、ＮＡＮＤストリング２３０の各メモリセル用の制御ゲートとして作用することができる。図２に示すように、ＮＡＮＤストリング２３０は、ＮＡＮＤストリング２３０の上端に選択ゲート２３８（例えば、ソース選択ゲート）を含むことができる。ＮＡＮＤストリング２３０は、ＮＡＮＤストリング２３０の下端に別の選択ゲート２４０（例えば、ドレイン選択ゲート）を含むこともできる。本明細書で使用する場合、構成要素（例えば、ＮＡＮＤストリング２３０）の「上端」は、ｙ方向に基板２０２からより遠く離れた端部であり、構成要素（例えば、ＮＡＮＤストリング２３０）の「下端」は、ｙ方向に基板２０２により近い端部である。図２に示すように、各ＮＡＮＤストリング２３０について、ソース選択ゲート２３８は、ドレイン選択ゲート２４０の上側にあることができる。いくつかの実施形態では、選択ゲート２３８および選択ゲート２４０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含む。
いくつかの実施形態では、３Ｄメモリデバイス２００は、ＮＡＮＤストリング２３０の半導体チャネル２２８の上端上にエピタキシャル層２５１を含む。エピタキシャル層２５１は、シリコンなどの半導体材料を含むことができる。エピタキシャル層２５１は、半導体層２４４からエピタキシャル成長させることができる。例えば、半導体層２４４は単結晶シリコン層であることができ、エピタキシャル層２５１は単結晶シリコン層からエピタキシャル成長した単結晶シリコン層であることができる。半導体層２４４は、ドープされないか、ｐ型もしくはｎ型ドーパントによって（厚さ方向および／もしくは幅方向に）部分的にドープされるか、または完全にドープされ得る。各ＮＡＮＤストリング２３０について、エピタキシャル層２５１は、本明細書では「エピタキシャルプラグ」と呼ばれる。各ＮＡＮＤストリング２３０の上端のエピタキシャルプラグ２５１は、半導体チャネル２２８と半導体層２４４のドープ領域２５０の両方に接触することができる。エピタキシャルプラグ２５１は、ＮＡＮＤストリング２３０の上端にある対応する選択ゲート２３８のチャネルとして機能することができる。図２に示すように、半導体層２４４は、２つの横方向面（例えば、上面および底面）を含むことができる。いくつかの実施形態によれば、各ＮＡＮＤストリング２３０は、半導体層２４４の底面に接触しており、ＢＥＯＬ相互接続層２５３は、半導体層２４４の上面に接触している。
いくつかの実施形態では、アレイデバイスは、交互の導体／誘電体スタック２４２を通って垂直に延びるソース接点２３２をさらに含む。図２に示すように、ソース接点２３２の上端は、半導体層２４４のドープ領域２５０（例えば、ＮＡＮＤストリング２３０用のアレイ共通ソース）に接触することができる。いくつかの実施形態では、ソース接点２３２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含む。
いくつかの実施形態では、アレイデバイスは、階段構造領域内に１つまたは複数のワード線接点２５８をさらに含む。ワード線接点２５８は、誘電体層２５９内で垂直に延びることができる。各ワード線接点２５８は、交互の導体／誘電体スタック２４２内の対応する導体層２３４に接触する端部（例えば、上端）を有して、アレイデバイスの対応するワード線を個別にアドレス指定することができる。いくつかの実施形態では、各ワード線接点２５８は、対応するワード線２３４の下側にある。ワード線接点２５８は、導体（例えば、Ｗ）で充填された（例えば、湿式エッチングプロセスもしくは乾式エッチングプロセスにより形成された）コンタクトホールおよび／またはコンタクトトレンチであることができる。いくつかの実施形態では、コンタクトホールおよび／またはコンタクトトレンチを充填することは、導体を堆積する前にバリア層、接着層、および／またはシード層を堆積することを含む。
いくつかの実施形態では、アレイデバイスは、各ＮＡＮＤストリング２３０の上端に半導体層２４４をさらに含む。半導体層２４４は、アレイデバイスがその上に形成される薄くされた基板であることができる。いくつかの実施形態では、半導体層２４４は単結晶シリコンを含み、ここでは、半導体層２４４は、「単結晶シリコン層」と呼ぶことができる。いくつかの実施形態では、半導体層２４４は、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことができる。半導体層２４４は、（例えば、ＮＡＮＤストリング２３０用のアレイ共通ソースとして機能する）ドープ領域２５０と、分離領域２４６とを含むこともできる。分離領域２４６は、半導体層２４４の厚さ全体または厚さの一部にわたって延びることができる。
いくつかの実施形態では、ソース接点２３２およびＮＡＮＤストリング２３０はどちらも半導体層２４４に接触しているので、半導体層２４４が電気信号を伝導するとき（例えば、単結晶シリコン層が伝導のための反転層を形成するとき）、ソース接点２３２は、ＮＡＮＤストリング２３０に電気的に接続され得る。
いくつかの実施形態では、アレイデバイスは、交互の導体／誘電体スタック２４２を通って垂直に延びる１つまたは複数の貫通アレイ接点（ＴＡＣ）２４１をさらに含む。ＴＡＣ２４１は、交互の導体／誘電体スタック２４２の全体（例えば、すべての導体／誘電体の対）および半導体層２４４内の分離領域２４６の少なくとも一部を通って延びることができる。ＴＡＣ２４１の上端は、半導体層２４４上側の接触層２４８内の接点に接触することができる。ＴＡＣ２４１は、接触層２４８内の接点によって、周辺デバイスからＢＥＯＬ導体層２５４および／またはパッド層２５６に電気信号を運ぶことができる。
図２に示すように、３Ｄメモリデバイス２００は、周辺相互接続層２２２の上側にあり、これに接触するアレイ相互接続層２２３を含むことができる。アレイ相互接続層２２３は、ビット線接点２２６と、ワード線ビア２５７と、１つまたは複数の導体層（例えば、導体層２２４）と、１つまたは複数の誘電体層（例えば、誘電体層２２１および２２５）とを含むことができる。導体層は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層は、酸化ケイ素、窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
図２に示すように、各ビット線接点２２６は、対応するＮＡＮＤストリング２３０の下端に接触して、対応するＮＡＮＤストリング２３０を個別にアドレス指定することができる。各ワード線ビア２５７は、対応するワード線接点２５８の下端に接触して、ＮＡＮＤストリング２３０の対応するワード線２３４を個別にアドレス指定することができる。
周辺相互接続層２２２の誘電体層２１８とアレイ相互接続層２２３の誘電体層２２１との間に、結合インターフェース２１９が形成され得る。結合インターフェース２１９は、アレイ相互接続層２２３の導体層２２４と周辺相互接続層２２２の導体層２２０との間にも形成され得る。誘電体層２１８および誘電体層２２１のそれぞれは、窒化ケイ素または酸化ケイ素を含むことができる。
いくつかの実施形態では、第１の半導体構造２６０が、結合インターフェース２１９において第２の半導体構造２６２に結合される。第１の半導体構造２６０は、基板２０２と、基板２０２上の１つまたは複数の周辺デバイスと、周辺相互接続層２２２とを含むことができる。第２の半導体構造２６２は、半導体層２４４（例えば、薄くされた基板）と、アレイ相互接続層２２３と、複数の導体／誘電体層の対を有する交互の導体／誘電体スタック２４２と、ＮＡＮＤストリング２３０とを含むことができる。第１の半導体構造２６０は、図２の結合インターフェース２１９の下側に示す要素を含むことができ、一方で第２の半導体構造２６２は、図２の結合インターフェース２１９の上側に示す要素を含むことができる。周辺相互接続層２２２は、結合インターフェース２１９においてアレイ相互接続層２２３の導体層２２４に接触する導体層２２０を含むことができる。周辺相互接続層２２２は、結合インターフェース２１９においてアレイ相互接続層２２３の誘電体層２２１に接触する誘電体層２１８を含むこともできる。
図２に示すように、３Ｄメモリデバイス２００は、半導体層２４４の上側にＢＥＯＬ相互接続層２５３をさらに含むことができる。いくつかの実施形態では、ＢＥＯＬ相互接続層２５３は、導体層２５４と、接触層２４８と、１つまたは複数の誘電体層（例えば、誘電体層２５２）と、１つまたは複数のパッド層（例えば、パッド層２５６）とを含む。ＢＥＯＬ相互接続層２５３は、３Ｄメモリデバイス２００と外部回路との間で電気信号を転送することができる。ＢＥＯＬ相互接続層２５３内の導体層、接触層、およびパッド層は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ＢＥＯＬ相互接続層２５３内の誘電体層は、酸化ケイ素、窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
ＢＥＯＬ相互接続層２５３は、周辺デバイスに電気的に接続され得る。詳細には、ＢＥＯＬ相互接続層２５３の接触層２４８内の接点は、誘電体層２５２の少なくとも一部および半導体層２４４の分離領域２４６の少なくとも一部を通って垂直に延び、ＴＡＣ２４１の上端に接触することができる。ＴＡＣ２４１は、交互の導体／誘電体スタック２４２を通って垂直に延びることができる。ＴＡＣ２４１の下端は、アレイ相互接続層２２３内の接点に接触することができる。
図３Ａから図３Ｄは、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す。図６は、周辺デバイスおよび周辺相互接続層を形成するための典型的な方法６００のフローチャートである。図３Ａ〜図３Ｄおよび図６に示す周辺デバイスおよび周辺相互接続層の一例は、図２に示す周辺デバイス（例えば、トランジスタ２０６）および周辺相互接続層２２２である。方法６００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、またはその間に他の作業を実行できることを理解されたい。
図６を参照すると、方法６００は作業６０２で開始し、ここでは、周辺デバイスが第１の基板上に形成される。第１の基板は、シリコン基板であることができる。図３Ａに示すように、周辺デバイスが、第１のシリコン基板３０２上に形成される。周辺デバイスは、第１のシリコン基板３０２上に形成された複数のトランジスタ３０４を含むことができる。トランジスタ３０４は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、またはそれらの任意の組み合わせを含むがこれらに限定されない複数の処理ステップによって形成され得る。いくつかの実施形態では、ドープ領域３０５が第１のシリコン基板３０２内に形成され、例えばトランジスタ３０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態では、第１のシリコン基板３０２内には、分離領域３０６も形成される。
方法６００は、図６に示すように、作業６０４に進み、ここでは１つまたは複数の誘電体層および導体層が、周辺デバイスの上側に形成される。図３Ｂに示すように、第１の誘電体層３１０が、第１のシリコン基板３０２上に形成され得る。第１の誘電体層３１０は、周辺デバイス（例えば、トランジスタ３０４）との電気接続を行うために、ＭＥＯＬ接点を含む接触層３０８を含むことができる。
図３Ｃに示すように、第２の誘電体層３１６が、第１の誘電体層３１０上に形成される。いくつかの実施形態では、第２の誘電体層３１６は、別個のステップで形成された複数の層の組み合わせである。例えば、第２の誘電体層３１６は、導体層３１２と、接触層３１４とを含むことができる。導体層（例えば、導体層３１２）および接触層（例えば、接触層３０８および３１４）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電気めっき、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。導体層および接触層を形成するための製造プロセスは、フォトリソグラフィ、ＣＭＰ、湿式／乾式エッチング、またはそれらの任意の組み合わせを含むこともできる。誘電体層（例えば、誘電体層３１０および３１６）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。
方法６００は、図６に示すように、作業６０６に進み、ここでは周辺相互接続層の上部誘電体層および上部導体層が、形成される。作業６０４および６０６で形成された誘電体層および導体層は、「相互接続層」（例えば、周辺相互接続層）と総称することができる。誘電体層および導体層のそれぞれは、周辺デバイスとの間で電気信号を転送する周辺相互接続層の一部であることができる。図３Ｄに示すように、第３の誘電体層（上部誘電体層）３１８が、第２の誘電体層３１６上に形成され、上部導体層３２０が、第３の誘電体層３１８内に形成される。その結果、周辺相互接続層３２２が、形成される。導体層（例えば、導体層３２０）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電気めっき、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。導体層および接触層を形成するための製造プロセスは、フォトリソグラフィ、ＣＭＰ、湿式／乾式エッチング、またはそれらの任意の組み合わせを含むこともできる。誘電体層（例えば、誘電体層３１８）は、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。
図４Ａから図４Ｄは、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示している。図７は、アレイデバイスおよびアレイ相互接続層を形成するための典型的な方法７００のフローチャートである。図４Ａ〜図４Ｄおよび図７に示すアレイデバイスおよびアレイ相互接続層の一例は、図２に示すアレイデバイス（例えば、ＮＡＮＤストリング２３０）およびアレイ相互接続層２２３である。方法７００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、またはその間に他の作業を実行できることを理解されたい。
図７を参照すると、方法７００は作業７０２で開始し、ここではドープ領域および分離領域が、第２の基板上に形成される。第２の基板は、図４Ａの第２のシリコン基板４０２などのシリコン基板であることができる。アレイデバイスが、第２のシリコン基板４０２上に形成され得る。いくつかの実施形態では、ドープ領域４０４および分離領域４０６が、第２のシリコン基板４０２内に形成される。ドープ領域４０４は、イオン注入および／または拡散によって形成され得る。分離領域４０６は、熱成長および／または薄膜堆積によって形成され得る。パターン化プロセス（例えば、フォトリソグラフィおよび乾式／湿式エッチング）が、第２のシリコン基板４０２内にドープ領域４０４および分離領域４０６をパターン化するために使用され得る。
方法７００は、図７に示すように作業７０４に進み、ここでは、（本明細書では「交互の誘電体スタック」とも呼ばれる）複数の誘電体層の対が、第２の基板上に形成される。図４Ｂに示すように、誘電体層４１０および誘電体層４１２の層の複数の対が、第２のシリコン基板４０２上に形成される。複数の誘電体の対は、交互の誘電体スタック４０８を形成することができる。交互の誘電体スタック４０８は、第１の誘電体層４１０と、第１の誘電体層４１０とは異なる第２の誘電体層４１２との交互スタックを含むことができる。いくつかの実施形態では、各誘電体層の対は、窒化ケイ素の層と、酸化ケイ素の層とを含む。いくつかの実施形態では、交互の誘電体スタック４０８内には、異なる材料で作製され、異なる厚さを有する、この誘電体層の対よりも多くの層が存在する。交互の誘電体スタック４０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、もしくはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、交互の誘電体スタック４０８は、複数の導体／誘電体層の対、すなわち、導体層（例えば、ポリシリコン）および誘電体層（例えば、酸化ケイ素）の交互スタックで置き換えられ得る。
方法７００は、図７に示すように、作業７０６に進み、ここではアレイデバイスの複数のＮＡＮＤストリングが、第２の基板上に形成される。図４Ｃに示すように、複数のＮＡＮＤストリング４１８が、第２のシリコン基板４０２上に形成される。交互の誘電体スタック４０８の各誘電体層４１０は、導体層４１６で置き換えられ、それによって交互の導体／誘電体スタック４１４内に複数の導体／誘電体層の対を形成することができる。誘電体層４１０の導体層４１６への置き換えは、誘電体層４１２に対して選択的に誘電体層４１０を湿式エッチングし、この構造体を導体層４１６で充填することによって、実行され得る。導体層４１６は、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって充填され得る。導体層４１６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。
いくつかの実施形態では、ＮＡＮＤストリング４１８を形成する製造プロセスは、交互の導体／誘電体スタック４１４を通って垂直に延びる半導体チャネル４２０を形成することをさらに含む。いくつかの実施形態では、ＮＡＮＤストリング４１８を形成する製造プロセスは、半導体チャネル４２０と交互の導体／誘電体スタック４１４内の複数の導体／誘電体層の対との間に誘電体層４２２を形成することをさらに含む。誘電体層４２２は、トンネル層、蓄積層、およびブロッキング層を含むがこれらに限定されない複数の誘電体層の組み合わせなどの複合誘電体層であることができる。トンネル層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電材料を含むことができる。蓄積層は、メモリ操作のために電荷を蓄積するための材料を含むことができる。蓄積層材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素と窒化ケイ素の組み合わせ、またはそれらの任意の組み合わせを含むが、これらに限定されない。ブロッキング層は、酸化ケイ素または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。ブロッキング層は、高ｋ誘電体層（例えば、酸化アルミニウム）をさらに含むことができる。誘電体層４２２は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどのプロセスによって形成され得る。
いくつかの実施形態では、ＮＡＮＤストリング４１８を形成する製造プロセスは、ＮＡＮＤストリング４１８の端部にエピタキシャル層４２６を形成することをさらに含む。図４Ｃに示すように、エピタキシャル層４２６は、エピタキシャルプラグ４２６として各ＮＡＮＤストリング４１８の下端に形成され得る。エピタキシャル層４２６は、第２のシリコン基板４０２に接触し、そこからエピタキシャル成長したシリコン層であることができ、所望のドーピングレベルまで注入され得る。
いくつかの実施形態では、作業７０６は、１つまたは複数のソース接点を形成することをさらに含む。図４Ｃに示すように、交互の導体／誘電体スタック４１４を通って垂直に延びるソース接点４２４が、第２のシリコン基板４０２上に形成され得る。ソース接点４２４は、第２のシリコン基板４０２のドープ領域４０４に接触する端部を有することができる。一部の実施形態では、ソース接点４２４は、第２のシリコン基板４０２のドープ領域４０４によってＮＡＮＤストリング４１８に電気的に接続される。選択ゲート４２８（例えば、ソース選択ゲート）がＮＡＮＤストリング４１８の端部に形成されて、第２のシリコン基板４０２のドープ領域４０４をオンまたはオフにし、ソース接点４２４とＮＡＮＤストリング４１８との間の伝導を制御することができる。ソース接点４２４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ソース接点４２４は、乾式／湿式エッチングプロセスによって交互の導体／誘電体スタック４１４を通る垂直開口部を形成し、その後、充填プロセスによって開口部を導体材料および他の材料（例えば、誘電体材料）で充填することによって形成され得る。開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって充填され得る。
いくつかの実施形態では、作業７０６は、１つまたは複数のＴＡＣを形成することをさらに含む。図４Ｃに示すように、ＴＡＣ４３１が、第２のシリコン基板４０２上に形成される。ＴＡＣ４３１は、交互の導体／誘電体スタック４１４を通って垂直に延びることができる。いくつかの実施形態では、ＴＡＣ４３１の端部が、第２のシリコン基板４０２の分離領域４０６内に形成される。いくつかの実施形態では、ＴＡＣ４３１を形成するための製造プロセスは、乾式／湿式エッチングプロセスによって交互の導体／誘電体スタック４１４を通る垂直開口部を形成することを含み、その後、絶縁目的のために開口部に導体材料および他の材料（例えば、誘電体材料４３３）を充填することが続く。ＴＡＣ４３１は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ＴＡＣ４３１の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって導体材料および他の材料で充填され得る。
いくつかの実施形態では、作業７０６は、１つまたは複数のワード線接点を形成することをさらに含む。図４Ｃに示すように、ワード線接点４２５が、第２のシリコン基板４０２上に形成される。各ワード線接点４２５は、誘電体層４２３を通って垂直に延びることができる。いくつかの実施形態では、ワード線接点４２５の端部はＮＡＮＤストリング４１８のワード線（例えば、導体層４１６）上に着地し、それにより、各ワード線接点４２５は、対応する導体層４１６に電気的に接続される。各ワード線接点４２５が、対応する導体層４１６に電気的に接続されて、ＮＡＮＤストリング４１８の対応するワード線を個別にアドレス指定することができる。１つまたは複数のワード線接点４２５は、第２のシリコン基板４０２またはＮＡＮＤストリング４１８の選択ゲート（例えば、ソース選択ゲート４２８もしくはドレイン選択ゲート４３０）上にさらに着地することができる。
いくつかの実施形態では、ワード線接点４２５を形成する製造プロセスは、乾式／湿式エッチングプロセスを使用して誘電体層４２３を通る垂直開口部を形成することを含み、その後導体充填、接着、および／または他の目的のために、開口部を導体材料ならびに他の材料（例えば、バリア層、接着層、および／もしくはシード層）で充填することが続く。ワード線接点４２５は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ワード線接点４２５の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって、導体材料および他の材料で充填され得る。
方法７００は、図７に示すように作業７０８に進み、ここではアレイ相互接続層が、複数のＮＡＮＤストリングの上側に形成される。アレイ相互接続層は、ＮＡＮＤストリングと周辺デバイスなどの３Ｄメモリデバイスの他の部分との間で電気信号を転送することができる。図４Ｄに示すように、アレイ相互接続層４３８が、ＮＡＮＤストリング４１８の上側に形成される。いくつかの実施形態では、アレイ相互接続層４３８を形成する製造プロセスは、誘電体層４３４を形成することを含み、その後、誘電体層４３４内にＮＡＮＤストリング４１８に接触する複数のビット線接点４３２を形成することが続く。誘電体層４３４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、もしくはそれらの任意の組み合わせなどの誘電体材料の１つまたは複数の層を含むことができる。ビット線接点４３２は、誘電体層４３４内に開口部を形成し、その後、開口部を導体材料および誘電体材料で充填することによって形成され得る。ビット線接点４３２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ビット線接点４３２の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって、導体材料および誘電体材料で充填され得る。
いくつかの実施形態では、アレイ相互接続層４３８を形成する製造プロセスは、誘電体層４３４内に複数のワード線ビア４３７を形成することをさらに含む。各ワード線ビア４３７は、対応するワード線接点４２５の端部に接触して、電気接続を有効にすることができる。ワード線ビア４３７は、誘電体層４３４内に開口部を形成し、その後開口部を導体材料で充填することによって形成され得る。バリア材料および／またはシード層材料などの他の材料を使用して、導体材料を充填する前に開口部を部分的に充填して、導体材料の接着または充填性能を強化することもできる。ワード線ビア４３７は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ワード線ビア４３７の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって、導体材料およびバリア材料で充填され得る。
いくつかの実施形態では、アレイ相互接続層４３８を形成する製造プロセスは、誘電体層４３４内に１つまたは複数の導体層（例えば、導体層４４０）および１つまたは複数の接触層４４４を形成することをさらに含む。導体層４４０および接触層４４４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。導体層４４０および導体接触層４４４は、任意の適切な既知のＢＥＯＬ方法によって形成され得る。
いくつかの実施形態では、アレイ相互接続層４３８を形成する製造プロセスは、上部導体層４４２および上部誘電体層４３６を形成することをさらに含む。上部導体層４４２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層４３６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電材料を含むことができる。
図５Ａから図５Ｃは、アレイデバイスおよび周辺デバイスを備えた３Ｄメモリデバイスを形成するための典型的な製造プロセスを示している。図８は、アレイデバイスおよび周辺デバイスを接合する典型的な方法８００のフローチャートである。図５Ａ〜５Ｃおよび図８に示す３Ｄメモリデバイスの一例は、図２に説明する３Ｄメモリデバイス２００である。方法８００に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、または間に他の作業も実行できることを理解されたい。
図８を参照すると、方法８００は、作業８０２で開始し、ここではアレイデバイス（およびアレイ相互接続層）は、第２の基板の下側に（例えば、第２の基板を上下逆にすることによって）位置決めされ、アレイ相互接続層は、周辺相互接続層と位置合わせされる。図５Ａに示すように、アレイ相互接続層４３８は、第２のシリコン基板４０２の下側に置かれ得る。いくつかの実施形態では、アレイ相互接続層４３８と周辺相互接続層３２２との位置合わせは、アレイ相互接続層４３８の導体層４４２と周辺相互接続層３２２の導体層３２０との位置合わせによって実行される。その結果、アレイデバイスが周辺デバイスと接合されたとき、導体層４４２は導体層３２０に接触することができる。
方法８００は、図８に示すように、作業８０４に進み、ここではアレイ相互接続層は、周辺相互接続層と接合される。アレイ相互接続層は、第１および第２の基板をフリップチップ結合することにより、周辺相互接続層と接合され得る。いくつかの実施形態では、アレイ相互接続層および周辺相互接続層は、結果として生じる３Ｄメモリデバイスにおいて、アレイ相互接続層が周辺相互接続の上側にあり、周辺相互接続に接触するように、第１の基板および第２の基板を向かい合わせにハイブリッド結合することによって接合される。ハイブリッド結合（「金属／誘電体ハイブリッド結合」としても知られている）は、直接結合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間に結合を形成する）であることができ、これによって金属間結合および誘電体間結合を同時に得る。図５Ｂに示すように、アレイ相互接続層４３８を周辺相互接続層３２２に接合することができ、それによって結合インターフェース５０３を形成する。
図５Ａに示すように、処理プロセス５０２を使用して、２つの相互接続層の接合プロセスの前または最中に、アレイ相互接続層４３８と周辺相互接続層３２２との間の結合強度を高めることができる。いくつかの実施形態では、誘電体層４３６および誘電体層３１８のそれぞれは、酸化ケイ素または窒化ケイ素を含む。いくつかの実施形態では、処理プロセス５０２は、アレイ相互接続層４３８および周辺相互接続層３２２の表面を処理するプラズマ処理を含み、それにより、２つの相互接続層の表面は、誘電体層４３６と誘電体層３１８との間に化学結合を形成する。いくつかの実施形態では、処理プロセス５０２は、アレイ相互接続層４３８および周辺相互接続層３２２の表面を処理する湿式プロセスを含み、それにより、２つの相互接続層の表面は、好ましい化学結合を形成して２つの誘電体層４３６と３１８間の結合強度を高める。いくつかの実施形態では、処理プロセス５０２は、約２５０℃から約６００℃（例えば、２５０℃から６００℃）の温度で実行できる熱プロセスを含む。熱プロセスは、導体層４４２と導体層３２０との間の相互拡散を引き起こすことができる。その結果、導体層４４２は、接合プロセス後に導体層３２０と相互混合され得る。導体層４４２および導体層３２０は、それぞれＣｕを含むことができる。
方法８００は、図８に示すように、作業８０６に進み、ここでは、第２の基板は薄くされ、それにより、薄くされた第２の基板は、アレイデバイス（例えば、ＮＡＮＤストリング）の上側で半導体層としての役割を果たす。図５Ｂに示すように、薄くされた第２のシリコン基板４０２は、単結晶シリコン層５０４であることができる。いくつかの実施形態では、薄くするプロセス後、単結晶シリコン層５０４は、約２００ｎｍから約５μｍの間、例えば２００ｎｍから５μｍの間（例えば、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、これらの値のいずれかによって下端に制限された任意の範囲、またはこれらの値のいずれか２つで定義された任意の範囲）の厚さを有する。いくつかの実施形態では、単結晶シリコン層５０４は、約１５０ｎｍから約５０μｍの間、例えば１５０ｎｍから５０μｍの間（例えば、１５０ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、１μｍ、５μｍ、１０μｍ、１５μｍ、２０μｍ、２５μｍ、３０μｍ、３５μｍ、４０μｍ、４５μｍ、５０μｍ、これらの値のいずれかによって下限上に境界付けられた任意の範囲、またはこれらの値の任意の２つによって定義された任意の範囲内）の厚さを有する。いくつかの実施形態では、単結晶シリコン層５０４は、約５００ｎｍから約１０μｍの間、例えば５００ｎｍから１０μｍの間（例えば、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、これらの値のいずれかによって下限上に境界付けられた任意の範囲、またはこれらの値の任意の２つによって定義された任意の範囲内）の厚さを有する。いくつかの実施形態では、単結晶シリコン層５０４は、約１μｍ未満、例えば１μｍ未満（例えば、１ｎｍ、５ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、これらの値のいずれかによって下端に制限された任意の範囲、またはこれらの値のいずれか２つで定義された任意の範囲）の厚さを有する。第２の基板４０２は、ウェーハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって薄くされ得る。
方法８００は、図８に示すように、作業８０８に進み、ここではＢＥＯＬ相互接続層が、半導体層の上側に形成される。図５Ｃに示すように、ＢＥＯＬ相互接続層５０５が、単結晶シリコン層５０４の上側に形成される。ＢＥＯＬ相互接続層５０５は、誘電体層５０６と、１つまたは複数の接触層５０８と、１つまたは複数の導体層５１０と、パッド層５１２とを含むことができる。誘電体層５０６は、別個のプロセスステップで形成された複数の誘電体層の組み合わせであることができる。接触層５０８、導体層５１０、およびパッド層５１２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層５０６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、パッド層５１２は、外部回路またはデバイスに電気的に接続されて、接合されたアレイ／周辺デバイスと外部回路またはデバイスとの間で電気信号を転送する。
本開示による様々な実施形態は、他の３Ｄメモリデバイスと比較して、より小さなダイサイズ、より高いデバイス密度、および向上した性能を有する３Ｄメモリデバイスを提供する。周辺デバイスの上側にアレイデバイスおよびＢＥＯＬ相互接続を垂直に積み重ねることにより、３Ｄメモリデバイスの密度を高めることができる。さらに、周辺デバイス処理とアレイデバイス処理を分離することにより、アレイデバイスの処理と関連するサーマルバジェットは、周辺デバイスの性能要件によって限定されない。同様に、周辺デバイスの性能は、アレイデバイス処理による影響を受けない。例えば、周辺デバイスおよびアレイデバイスは、異なる基板上に別々に製造できるため、アレイデバイスを製造するためのある特定の高温プロセスは、周辺デバイスの製造に悪影響を与えない（例えば、ドーパントの過剰拡散を避け、ドーピング濃度および／またはイオン注入の厚さなどを制御する）。
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、基板と、基板上の１つまたは複数の周辺デバイスと、１つまたは複数の周辺デバイスの上側の複数のＮＡＮＤストリングと、複数のＮＡＮＤストリングの上側にあり、複数のＮＡＮＤストリングに接触する単結晶シリコン層と、１つまたは複数の周辺デバイスと複数のＮＡＮＤストリングとの間に形成された１つまたは複数の第１の相互接続層とを含む。
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、基板と、基板上の交互の導体／誘電体スタックと、複数のＮＡＮＤストリングと、複数のＮＡＮＤストリングの上側にあり、複数のＮＡＮＤストリングに接触する単結晶シリコン層とを含む。複数のＮＡＮＤストリングのそれぞれは、交互の導体／誘電体スタック通って垂直に延びる半導体チャネルと、交互の導体／誘電体スタックと半導体チャネルとの間のトンネル層と、トンネル層と交互の導体／誘電体との間の蓄積層とを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、基板と、基板上の周辺デバイスと、周辺デバイスの上側に垂直に延びるメモリストリングと、メモリストリングの上側にあり、半導体層の底面に接触する半導体層と、半導体層の上面上の第１の相互接続層とを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、基板と、基板上の周辺デバイスと、周辺デバイスの上側の交互の導体／誘電体スタックと、交互の導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとを含む。メモリストリングのそれぞれは、交互の導体／誘電体スタックを通って垂直に延びる半導体チャネルと、交互の導体／誘電体スタックと半導体チャネルとの間のトンネル層と、トンネル層と交互の導体／誘電体スタックとの間の蓄積層と、メモリストリングの上端にあり、半導体チャネルに接触するエピタキシャル半導体プラグとを含む。
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の結合インターフェースとを含む。第１の半導体構造は、第１の基板と、第１の基板上の１つまたは複数の周辺デバイスと、第１の相互接続層であって、第１の相互接続層の表面に第１の導体層を含む、第１の相互接続層とを含む。第２の半導体構造は、薄くされた第２の基板と、薄くされた第２の基板の下側の複数の導体／誘電体層の対と、複数の導体／誘電体層の対を通って垂直に延びる複数のＮＡＮＤストリングと、第２の相互接続層であって、第２の相互接続層の表面に第２の導体層を含む、第２の相互接続層とを含む。第１の導体層は、結合インターフェースにおいて第２の導体層に接触する。
いくつかの実施形態では、ＮＡＮＤメモリデバイスを形成するための方法が、開示される。１つまたは複数の周辺デバイスが、第１の基板上に形成される。複数のＮＡＮＤストリングが、第２の基板上に形成される。複数のＮＡＮＤストリングは、１つまたは複数の周辺デバイスの上側に位置決めされる。第２の基板は、複数のＮＡＮＤストリングの上側にある。複数のＮＡＮＤストリングおよび１つまたは複数の周辺デバイスは、接合される。第２の基板は薄くされ、それにより、薄くされた第２の基板は、複数のＮＡＮＤストリングの上側で単結晶シリコン層としての役割を果たす。
一部の実施形態では、３Ｄメモリデバイスを形成するための方法が、開示される。交互の導体／誘電体スタックおよび交互の導体／誘電体スタックを通って垂直に延びる複数のメモリストリングが、第１の基板上に形成される。第１の相互接続層が、第１の基板上のメモリストリングの上側に形成される。周辺デバイスが、第２の基板上に形成される。第２の相互接続層が、第２の基板上の周辺デバイスの上側に形成される。第１の基板および第２の基板は、第１の相互接続層が第２の相互接続層の上側にあり、第２の相互接続層に接触するように結合される。
特有の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするので、当技術分野の知識を適用することにより、本開示の通常の概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途において容易に改変および／または適用できる。したがって、そのような適応および改変は、本明細書に提示した教示および手引きに基づいて、開示する実施形態の等価物の意味および範囲内にあるように意図される。本明細書の語法または用語は説明のためのものであり、限定するものではなく、したがって、本明細書の用語または語法は、その教示および手引きに照らして当業者によって解釈されるものであることを理解されたい。
特定の機能およびそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜上、任意に定義している。特定の機能とその関係とが適切に実行される限り、代替の境界を定義することができる。
発明の概要および要約のセクションは、本発明者によって企図される本開示の全てではないが、１つまたは複数の典型的な実施形態を記載しており、したがって、いずれの形でも本開示および添付の特許請求の範囲を何ら限定することは意図されていない。
本開示の範囲および領域を、上記の典型的な実施形態のいずれによっても限定するべきではなく、以下の特許請求の範囲およびそれらの等価物によってのみ定義すべきである。

Claims (50)

  1. ＮＡＮＤメモリデバイスであって、
    基板と、
    前記基板上の１つまたは複数の周辺デバイスと、
    前記１つまたは複数の周辺デバイスの上側の複数のＮＡＮＤストリングと、
    前記複数のＮＡＮＤストリングの上側にあり、前記複数のＮＡＮＤストリングに接触する単結晶シリコン層と、
    前記１つまたは複数の周辺デバイスと前記複数のＮＡＮＤストリングとの間に形成された１つまたは複数の第１の相互接続層とを備える、
    ＮＡＮＤメモリデバイス。
  2. 交互の導体／誘電体スタックをさらに備え、
    前記ＮＡＮＤストリングのそれぞれは、
    前記交互の導体／誘電体スタックを通って垂直に延びる半導体チャネルと、
    前記交互の導体／誘電体スタックと前記半導体チャネルとの間のトンネル層と、
    前記トンネル層と前記交互の導体／誘電体スタックとの間の蓄積層とを有する、
    請求項１に記載のＮＡＮＤメモリデバイス。
  3. 複数の第１の接点をさらに備え、前記複数の第１の接点のそれぞれは、垂直に延びており、前記交互の導体／誘電体スタックの導体層に接触する上端を有する、
    請求項２に記載のＮＡＮＤメモリデバイス。
  4. 第２の接点をさらに備え、前記第２の接点は、前記交互の導体／誘電体スタックを通って垂直に延びており、前記単結晶シリコン層に接触する上端を有する、
    請求項２または３に記載のＮＡＮＤメモリデバイス。
  5. 前記複数のＮＡＮＤストリングの上側に第２の相互接続層をさらに備え、前記第２の相互接続層は、１つまたは複数の誘電体層内に１つまたは複数の導体層を有する、
    請求項１から４のいずれか一項に記載のＮＡＮＤメモリデバイス。
  6. 前記複数のＮＡＮＤストリングは、別のＮＡＮＤストリングの上側のＮＡＮＤストリングを含む、
    請求項１から５のいずれか一項に記載のＮＡＮＤメモリデバイス。
  7. 前記ＮＡＮＤストリングおよび前記別のＮＡＮＤストリングは、導体によって電気的に接続される、
    請求項６に記載のＮＡＮＤメモリデバイス。
  8. ＮＡＮＤメモリデバイスであって、
    基板と、
    前記基板上の交互の導体／誘電体スタックと、
    複数のＮＡＮＤストリングであって、前記複数のＮＡＮＤストリングのそれぞれは、
    前記交互の導体／誘電体スタックを通って垂直に延びる半導体チャネルと、
    前記交互の導体／誘電体スタックと前記半導体チャネルとの間のトンネル層と、
    前記トンネル層と前記交互の導体／誘電体スタックとの間の蓄積層とを有する、
    複数のＮＡＮＤストリングと、
    前記複数のＮＡＮＤストリングに接触する、前記複数のＮＡＮＤストリングの上側の単結晶シリコン層とを備える、
    ＮＡＮＤメモリデバイス。
  9. 前記複数のＮＡＮＤストリングのそれぞれは、前記ＮＡＮＤストリングの上端にエピタキシャルプラグをさらに有する、
    請求項８に記載のＮＡＮＤメモリデバイス。
  10. 複数の第１の接点をさらに備え、前記複数の第１の接点のそれぞれは、前記複数のＮＡＮＤストリングの対応する１つの下端の下側にあり、前記複数のＮＡＮＤストリングの対応する１つの下端に接触する、
    請求項８または９に記載のＮＡＮＤメモリデバイス。
  11. 第２の接点をさらに備え、前記第２の接点は、前記交互の導体／誘電体スタックを通って垂直に延びており、前記単結晶シリコン層に接触する上端を有する、
    請求項８から１０のいずれか一項に記載のＮＡＮＤメモリデバイス。
  12. 前記複数のＮＡＮＤストリングのそれぞれは、前記ＮＡＮＤストリングの端部に選択ゲートをさらに有する、
    請求項８から１１のいずれか一項に記載のＮＡＮＤメモリデバイス。
  13. 前記基板上かつ前記複数のＮＡＮＤストリングの下側に周辺デバイスをさらに備える、
    請求項８から１２のいずれか一項に記載のＮＡＮＤメモリデバイス。
  14. 前記複数のＮＡＮＤストリングの下側に第１の相互接続層をさらに備え、前記第１の相互接続層は、１つまたは複数の誘電体層内に１つまたは複数の導体層を有する、
    請求項８から１３のいずれか一項に記載のＮＡＮＤメモリデバイス。
  15. 前記複数のＮＡＮＤストリングの上側に第２の相互接続層をさらに備え、前記第２の相互接続層は、１つまたは複数の誘電体層内に１つまたは複数の導体層を有する、
    請求項８から１４のいずれか一項に記載のＮＡＮＤメモリデバイス。
  16. ＮＡＮＤメモリデバイスを形成するための方法であって、
    第１の基板上に１つまたは複数の周辺デバイスの形成を行うことと、
    第２の基板上に複数のＮＡＮＤストリングの形成を行うことと、
    前記第２の基板が前記複数のＮＡＮＤストリングの上側になる、前記１つまたは複数の周辺デバイスの上側に前記複数のＮＡＮＤストリングの位置決めを行うことと、
    前記複数のＮＡＮＤストリングと前記１つまたは複数の周辺デバイスとの接合を行うことと、
    薄くされた前記第２の基板が前記複数のＮＡＮＤストリングの上側で単結晶シリコン層としての役割を果たすように、前記第２の基板の薄化を行うこととを含む、
    方法。
  17. 前記複数のＮＡＮＤストリングと前記１つまたは複数の周辺デバイスとの前記接合の前に、前記１つまたは複数の周辺デバイス用の第１の相互接続層の形成を行うことをさらに含む、
    請求項１６に記載の方法。
  18. 前記ＮＡＮＤストリングと前記１つまたは複数の周辺デバイスとの前記接合の前に、前記複数のＮＡＮＤストリング用の第２の相互接続層の形成を行うことをさらに含む、
    請求項１６または１７に記載の方法。
  19. 前記単結晶シリコン層の上側に第３の相互接続層の形成を行うことをさらに含む、
    請求項１６から１８のいずれか一項に記載の方法。
  20. 前記接合が、熱処理によって接合することを含む、
    請求項１６から１９のいずれか一項に記載の方法。
  21. 前記接合が、プラズマ処理によって接合することを含む、
    請求項１６から１９のいずれか一項に記載の方法。
  22. 前記第２の基板上に交互の導体／誘電体スタックの形成を行うことをさらに含む、
    請求項１６から２１のいずれか一項に記載の方法。
  23. 前記複数のＮＡＮＤストリングの形成を行うことが、
    前記第２の基板内に分離領域およびドープ領域の形成を行うことと、
    前記交互の導体／誘電体スタックを通って垂直に延びる半導体チャネルの形成を行うことと、
    前記半導体チャネルおよび前記単結晶シリコン層に接触するエピタキシャル層の形成を行うこととを含む、
    請求項２２に記載の方法。
  24. 前記第２の基板の薄化を行うことが、前記第２の基板の研削、乾式エッチング、湿式エッチング、および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含む、
    請求項１６から２３のいずれか一項に記載の方法。
  25. 前記複数のＮＡＮＤストリングおよび前記１つまたは複数の周辺デバイスの接合を行うことが、（ｉ）前記第１の基板および前記第２の基板上の誘電体材料間に化学結合の形成を行うことと、（ｉｉ）前記第１の基板および前記第２の基板上の導体材料の物理的相互拡散を引き起こすこととの、１つまたは複数を含む、
    請求項１６から２４のいずれか一項に記載の方法。
  26. 垂直に延びる複数の接点の形成を行うことをさらに含み、前記複数の接点のそれぞれが、前記交互の導体／誘電体スタックの導体層に接触する端部を有する、
    請求項２２または２３に記載の方法。
  27. 三次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板上の周辺デバイスと、
    前記周辺デバイスの上側に垂直に延びるメモリストリングと、
    前記メモリストリングの上側の半導体層であって、前記メモリストリングが前記半導体層の底面に接触する、半導体層と、
    前記半導体層の上面上の第１の相互接続層とを備える、
    三次元（３Ｄ）メモリデバイス。
  28. 前記メモリストリングは、ドレイン選択ゲートと、前記ドレイン選択ゲートの上側のソース選択ゲートとを有する、
    請求項２７に記載の３Ｄメモリデバイス。
  29. 前記第１の相互接続層は、前記周辺デバイスに電気的に接続される、
    請求項２７または２８に記載の３Ｄメモリデバイス。
  30. 前記周辺デバイスの上側の交互の導体／誘電体スタックであって、前記メモリストリングが、前記交互の導体／誘電体スタックを通って垂直に延びる、交互の導体／誘電体スタックと、
    前記周辺デバイスおよび前記交互の導体／誘電体スタックの間の第２の相互接続層とをさらに備える、
    請求項２７から２９のいずれか一項に記載の３Ｄメモリデバイス。
  31. 前記半導体層の少なくとも一部を通って垂直に延び、前記第１の相互接続層に接触する第１の接点と、
    前記第１の相互接続層が前記第２の相互接続層に電気的に接続されるように、前記交互の導体／誘電体スタックを通って垂直に延び、前記第１の接点に接触する第２の接点とをさらに備える、
    請求項３０に記載の３Ｄメモリデバイス。
  32. 三次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板上の周辺デバイスと、
    前記周辺デバイスの上側の交互の導体／誘電体スタックと、
    前記交互の導体／誘電体スタックを通って垂直に延びる複数のメモリストリングであって、前記複数のメモリストリングのそれぞれは、
    前記交互の導体／誘電体スタックを通って垂直に延びる半導体チャネルと、
    前記交互の導体／誘電体スタックおよび前記半導体チャネルの間のトンネル層と、
    前記トンネル層および前記交互の導体／誘電体スタックの間の蓄積層と、
    前記メモリストリングの上端にあり、前記半導体チャネルに接触する、エピタキシャルプラグとを有する、
    複数のメモリストリングと
    を備える、
    三次元（３Ｄ）メモリデバイス。
  33. それぞれ、前記複数のメモリストリングの下側にあり、前記複数のメモリストリングに接触する複数の接点をさらに備える、
    請求項３２に記載の３Ｄメモリデバイス。
  34. 前記メモリストリングの上側に単結晶シリコン層をさらに備え、前記単結晶シリコン層は、ドープ領域と、分離領域とを有する、
    請求項３２または３３に記載の３Ｄメモリデバイス。
  35. 前記単結晶シリコン層の前記ドープ領域が、前記メモリストリングの前記エピタキシャルプラグに接触する、
    請求項３４に記載の３Ｄメモリデバイス。
  36. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    第１の基板上に、交互の導体／誘電体スタック、および前記交互の導体／誘電体スタックを通って垂直に延びる複数のメモリストリングの形成を行うことと、
    前記第１の基板上で、前記メモリストリングの上側に第１の相互接続層の形成を行うことと、
    第２の基板上に周辺デバイスの形成を行うことと、
    前記第２の基板上で、前記周辺デバイスの上側に第２の相互接続層の形成を行うことと、
    前記第１の相互接続層が、前記第２の相互接続層の上側にあり、前記第２の相互接続層に接触するように、前記第１の基板および前記第２の基板の結合を行うこととを含む、
    方法。
  37. 前記薄くされた第１の基板が単結晶シリコン層としての役割を果たすように、前記第１の基板および前記第２の基板の結合を行った後、前記第１の基板の薄化を行うことをさらに含む、
    請求項３６に記載の方法。
  38. 前記単結晶シリコン層上に第３の相互接続層の形成を行うことをさらに含む、
    請求項３７に記載の方法。
  39. 前記第１の基板および前記第２の基板の結合を行う前に、前記交互の導体／誘電体スタックを通って垂直に延び、前記第１の相互接続層に接触する第１の接点の形成を行うことと、
    前記第３の相互接続層が前記第１の相互接続層に電気的に接続されるように、前記第１の基板および前記第２の基板の結合を行った後、前記半導体層の少なくとも一部を通って垂直に延び、前記第１の接点に接触する第２の接点の形成を行うこととをさらに含む、
    請求項３８に記載の方法。
  40. 前記第１の基板および前記第２の基板の結合を行うことが、ハイブリッド結合によって前記第１および第２の基板の結合を行うことを含む、
    請求項３６から３９のいずれか一項に記載の方法。
  41. ＮＡＮＤメモリデバイスであって、
    第１の半導体構造であって、
    第１の基板と、
    前記第１の基板上の１つまたは複数の周辺デバイスと、
    第１の相互接続層であって、前記第１の相互接続層の表面に第１の導体層を有する、第１の相互接続層とを有する
    第１の半導体構造と、
    第２の半導体構造であって、
    薄くされた第２の基板と、
    前記薄くされた第２の基板の下側の複数の導体／誘電体層の対と、
    前記複数の導体／誘電体層の対を通って垂直に延びる複数のＮＡＮＤストリングと、
    第２の相互接続層であって、前記第２の相互接続層の表面に第２の導体層を有する、第２の相互接続層とを有する、
    第２の半導体構造と、
    前記第１の半導体構造および前記第２の半導体構造の間の結合インターフェースであって、前記結合インターフェースにおいて、前記第１の導体層が前記第２の導体層に接触する、結合インターフェースとを備える、
    ＮＡＮＤメモリデバイス。
  42. 前記複数のＮＡＮＤストリングのそれぞれは、
    前記複数の導体／誘電体層の対を通って垂直に延びる半導体チャネルと、
    前記複数の導体／誘電体層の対および前記半導体チャネルの間のトンネル層と、
    前記トンネル層および前記複数の導体／誘電体層の対の間の蓄積層とを有する、
    請求項４１に記載のＮＡＮＤメモリデバイス。
  43. 前記第２の半導体構造は、複数の第１の接点をさらに有し、
    前記複数の第１の接点のそれぞれは、前記複数の導体／誘電体層の対の１つまたは複数を通って垂直に延び、前記複数の導体／誘電体層の対の対応する導体層に接触する上端を有する、
    請求項４１または４２に記載のＮＡＮＤメモリデバイス。
  44. 前記第２の半導体構造は、前記複数の導体／誘電体層の対を通って垂直に延びる第２の接点をさらに有し、
    前記第２の接点の上端が、前記薄くされた第２の基板に接触する、
    請求項４１から４３のいずれか一項に記載のＮＡＮＤメモリデバイス。
  45. 前記薄くされた第２の基板は、単結晶シリコン層を有する、
    請求項４４に記載のＮＡＮＤメモリデバイス。
  46. 前記薄くされた第２の基板は、ドープ領域を有し、
    前記第２の接点の前記上端が、前記ドープ領域に接触する、
    請求項４４または４５に記載のＮＡＮＤメモリデバイス。
  47. 前記第１の相互接続層は、前記第１の相互接続層の前記表面に第１の誘電体層をさらに有し、前記第２の相互接続層は、前記第２の相互接続層の前記表面に第２の誘電体層をさらに有する、
    請求項４１から４６のいずれか一項に記載のＮＡＮＤメモリデバイス。
  48. 前記結合インターフェースにおいて、前記第１の誘電体層が前記第２の誘電体層に接触する、
    請求項４７に記載のＮＡＮＤメモリデバイス。
  49. 前記第１の誘電体層および前記第２の誘電体層は、それぞれ二酸化ケイ素または窒化ケイ素を含む、
    請求項４７または４８に記載のＮＡＮＤメモリデバイス。
  50. 前記１つまたは複数の周辺デバイスは、１つまたは複数の金属酸化膜半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）を有する、
    請求項４１から４９のいずれか一項に記載のＮＡＮＤメモリデバイス。
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