JP2017508289A - 3次元回路デバイスのための積層された空洞チャネルの形成 - Google Patents
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Abstract
Description
Claims (24)
- 3次元回路を形成するための方法であって、
複数の回路素子による第1デッキを生成する段階であって、前記第1デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、
前記ソース導体に電気的に結合すべく、ハイドープされた第1空洞チャネルを前記第1デッキに形成する段階と、
前記第1デッキの前記第1空洞チャネルに導電性の停止層を形成する段階であって、前記停止層は、前記第1空洞チャネルを介して前記ソース導体に電気的に結合する、形成する段階と、
複数の回路素子による第2デッキを生成する段階であって、前記第2デッキは、前記ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、
前記停止層に電気的に結合すべく、ハイドープされた第2空洞チャネルを前記第2デッキに形成する段階と、
を有する方法。 - 前記第1空洞チャネルを形成する段階は、
前記第1デッキを通って前記ソース導体まで空洞ピラーを形成する段階と、
前記空洞ピラーの側面に沿って、ハイドープされた多結晶材料を堆積する段階と、
をさらに含む、請求項1に記載の方法。 - 前記第1空洞チャネルを形成する段階は、
前記空洞ピラーの側面に沿って、ハイドープされた多結晶材料を堆積する段階であって、前記多結晶材料の厚さは、前記空洞ピラーの幅よりもはるかに小さい、堆積する段階と、
絶縁体によって前記空洞ピラーを充填する段階と、
をさらに含む、請求項2に記載の方法。 - 前記空洞ピラーを形成する段階は、
前記空洞ピラーの初期の深さを形成すべく、非選択的なエッチング材料により前記空洞ピラーをエッチングする段階と、
前記ソース導体にて前記空洞ピラーを完全に停止させるべく、選択的なエッチング材料により前記空洞ピラーをエッチングする段階と、
をさらに含む、請求項2または請求項3に記載の方法。 - 導電性の前記停止層を形成する段階は、
合金を堆積する段階をさらに含む、請求項1から請求項4のいずれか1項に記載の方法。 - 導電性の前記停止層を形成する段階は、
前記第1空洞チャネルまで前記停止層をアニールする段階をさらに含む、請求項1から請求項4のいずれか1項に記載の方法。 - 導電性の前記停止層は導電性の第1停止層を有し、
前記方法は、
前記第2デッキの前記第2空洞チャネルに導電性の第2停止層を形成する段階であって、前記第2停止層は、前記第2空洞チャネルを介して前記第1停止層に電気的に結合する、形成する段階と、
複数の回路素子による第3デッキを生成する段階であって、前記第3デッキは、前記ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、
前記第2停止層に電気的に結合すべく、ハイドープされた第3空洞チャネルを前記第3デッキに形成する段階と、
をさらに有する、請求項1から請求項6のいずれか1項に記載の方法。 - 前記ソース導体と前記第1デッキの前記複数の階層との間にセレクトゲートを形成する段階であって、前記セレクトゲートは、複数の前記デッキの全てのメモリセルに対する前記セレクトゲートである、形成する段階をさらに有する、請求項1から請求項7のいずれか1項に記載の方法。
- 3次元回路を形成するための回路デバイスであって、
半導体基板上のソース導体層と、
複数のメモリセルによる複数のデッキであって、前記複数のデッキは互いに積層され、それぞれのデッキが、
互いに積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、
前記デッキを通って延在する少なくとも1つの空洞チャネルであって、チャネル絶縁体、および、前記チャネル絶縁体の周囲において前記複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、
を含む、複数のデッキと、
隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、一のデッキの空洞チャネルを他のデッキの前記空洞チャネルに相互接続させる停止層と、
を備え、
第1デッキの前記空洞チャネルは、前記ソース導体から、前記第1デッキと隣接するデッキとの間の前記停止層まで延在し、その他の各デッキにおける前記空洞チャネルは、前記停止層から前記デッキを通って延在する、回路デバイス。 - 前記複数のデッキは、複数のメモリセルによる2つよりも多くのデッキを有する、請求項9に記載の回路デバイス。
- それぞれのデッキは、複数のメモリセルによる30よりも多くの階層を含む、請求項9または請求項10に記載の回路デバイス。
- ヘビードープされた前記多結晶材料は、ヘビードープされたポリシリコンを含む、請求項9から請求項11のいずれか1項に記載の回路デバイス。
- ヘビードープされた前記多結晶材料は、前記空洞チャネルの幅の約5分の1またはそれより小さな厚さを有する多結晶材料の薄いチャネルを含む、請求項9から請求項12のいずれか1項に記載の回路デバイス。
- 導電性の前記停止層は、高導電性材料を含む、請求項9から請求項13のいずれか1項に記載の回路デバイス。
- 前記高導電性材料は合金を含む、請求項14に記載の回路デバイス。
- 前記第1デッキにセレクトゲートをさらに備え、前記セレクトゲートは、前記複数のデッキの全てのメモリセルに対する前記セレクトゲートである、請求項9から請求項15のいずれか1項に記載の回路デバイス。
- 3次元回路を有する電子デバイスであって、
データを格納する3次元積層型メモリデバイスと、
前記メモリデバイスからアクセスされるデータに基づいた表示を生成すべく結合されたタッチスクリーンディスプレイと
を備え、
前記メモリデバイスは、
半導体基板上のソース導体層と、
複数のメモリセルによる複数のデッキであって、前記複数のデッキは互いに積層され、それぞれのデッキが、
互いに積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、
前記デッキを通って延在する少なくとも1つの空洞チャネルであって、チャネル絶縁体、および、前記チャネル絶縁体の周囲において前記複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、
を含む、複数のデッキと、
隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、一のデッキの空洞チャネルを他のデッキの前記空洞チャネルに相互接続させる停止層と、
を有し、
第1デッキの前記空洞チャネルは、前記ソース導体から、前記第1デッキと隣接するデッキとの間の前記停止層まで延在し、その他の各デッキにおける前記空洞チャネルは、前記停止層から前記デッキを通って延在する、電子デバイス。 - コンピューティングデバイスによって実行された場合に、請求項1から請求項8のいずれか1項に記載の方法を実行するための複数のオペレーションを実行するコンテンツが格納されたコンピュータ可読記憶媒体を含む、3次元回路を形成するための製造物品。
- 請求項1から請求項8のいずれか1項に記載の方法を実行するための複数のオペレーションを実行する手段を備える、3次元回路を形成するための装置。
- 3次元回路を形成するための回路デバイスであって、
半導体基板上のソース導体層と、
複数のメモリセルによる複数のデッキであって、前記複数のデッキは互いの上に垂直に積層され、それぞれのデッキが、
互いの上に垂直に積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、
前記デッキを通って垂直に延在する少なくとも1つの空洞チャネルであって、チャネル絶縁体、および、前記チャネル絶縁体の周囲において前記複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、
を含む、複数のデッキと、
垂直に隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、一のデッキの空洞チャネルを他のデッキの前記空洞チャネルに相互接続させる停止層と、
を備え、
最下部のデッキの前記空洞チャネルは、前記ソース導体から、前記最下部のデッキと垂直に隣接するデッキとの間の前記停止層まで延在し、その他の各デッキにおける前記空洞チャネルは、前記停止層から前記デッキの最上部まで延在する、回路デバイス。 - 3次元回路を有する電子デバイスであって、
データを格納する3次元積層型メモリデバイスと、
前記メモリデバイスからアクセスされるデータに基づいた表示を生成すべく結合されたタッチスクリーンディスプレイと
を備え、
前記メモリデバイスは、
半導体基板上のソース導体層と、
複数のメモリセルによる複数のデッキであって、前記複数のデッキは互いの上に垂直に積層され、それぞれのデッキが、
互いの上に垂直に積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、
前記デッキを通って垂直に延在する少なくとも1つの空洞チャネルであって、チャネル絶縁体、および、前記チャネル絶縁体の周囲において前記複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、
を含む、複数のデッキと、
垂直に隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、一のデッキの空洞チャネルを他のデッキの前記空洞チャネルに相互接続させる停止層と、
を有し、
最下部のデッキの前記空洞チャネルは、前記ソース導体から、前記最下部のデッキと垂直に隣接するデッキとの間の前記停止層まで延在し、その他の各デッキにおける前記空洞チャネルは、前記停止層から前記デッキの最上部まで延在する、電子デバイス。 - 3次元回路を形成するための方法であって、
複数の回路素子による第1デッキを生成する段階であって、前記第1デッキは、ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、
前記ソース導体に電気的に結合すべく、ハイドープされた第1空洞チャネルを前記第1デッキに形成する段階と、
前記第1デッキの前記第1空洞チャネルの最上部に導電性の停止層を形成する段階であって、前記停止層は、前記第1空洞チャネルを介して前記ソース導体に電気的に結合する、形成する段階と、
複数の回路素子による第2デッキを生成する段階であって、前記第2デッキは、前記ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、
前記停止層に電気的に結合すべく、ハイドープされた第2空洞チャネルを前記第2デッキに形成する段階と、
を有する方法。 - 前記第1空洞チャネルを形成する段階は、
前記第1デッキの最上部から前記ソース導体まで空洞ピラーを形成する段階と、
前記空洞ピラーの側面に沿って、ハイドープされた多結晶材料を堆積する段階であって、前記多結晶材料の厚さは、前記空洞ピラーの幅よりもはるかに小さい、堆積する段階と、
絶縁体によって前記空洞ピラーを充填する段階と、
をさらに含む、請求項22に記載の方法。 - 導電性の前記停止層は導電性の第1停止層を有し、
前記方法は、
前記第2デッキの前記第2空洞チャネルの最上部に導電性の第2停止層を形成する段階であって、前記第2停止層は、前記第2空洞チャネルを介して前記第1停止層に電気的に結合する、形成する段階と、
複数の回路素子による第3デッキを生成する段階であって、前記第3デッキは、前記ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、
前記第2停止層に電気的に結合すべく、ハイドープされた第3空洞チャネルを前記第3デッキに形成する段階と、
をさらに有する、請求項22または請求項23に記載の方法。
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