JP6374015B2 - ３次元回路デバイスのための積層された空洞チャネルの形成 - Google Patents

３次元回路デバイスのための積層された空洞チャネルの形成 Download PDF

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Description

本発明の複数の実施形態が、概して、複数の積層型回路デバイスに関し、より具体的には、３次元回路デバイス用の積層された複数の空洞チャネルの形成に関する。
コンピューティングデバイスおよび電子デバイスは、より高い性能およびより大きなストレージ容量が複数のデバイスから期待されながらも、そのサイズを縮小し続けている。さらに、より多くのコンポーネントおよびより大きな占有面積が使用されるに連れて、デバイスは、より大きな電力を消費する。サイズおよび電力消費は、電子デバイス、特にハンドヘルドデバイスおよびモバイルデバイスにおける重要な要因である。電子デバイス製造における最近の発展が、より高い密度を有する複数の電子デバイスを形成する可能性を提供する。しかしながら、いくつかのプロセス技術における実際的な限界が、さらなる密度増大の実現可能性を制限している。
以下の説明は、本発明の複数の実施形態の複数の実装の例として与えられる説明を有する、複数の図面の説明を含む。これらの図面は、例として理解されるべきであり、限定のためと理解されるべきではない。本明細書にて使用されるように、１または複数の"実施形態"との言及は、本発明の少なくとも１つの実装例に含まれる特定の特徴、構造、および／または特性を説明するものとして理解されるべきである。従って、本明細書に現れる"一実施形態において"または"代替的実施形態において"等のような文言は、本発明の様々な実施形態および実装例を説明するものであり、必ずしも全てが同一の実施形態を指すものではない。しかしながら、これらはまた、必ずしも相互に排他的なものではない。
空洞チャネルを有する積層型回路の実施形態のブロック図である。
積層型回路の実施形態のブロック図である。 積層型回路の実施形態のブロック図である。 積層型回路の実施形態のブロック図である。 積層型回路の実施形態のブロック図である。 積層型回路の実施形態のブロック図である。 積層型回路の実施形態のブロック図である。 積層型回路の実施形態のブロック図である。 積層型回路の実施形態のブロック図である。 積層型回路の実施形態のブロック図である。
積層型空洞チャネル回路を形成するためのプロセスの実施形態のフロー図である。
積層型空洞チャネル回路が実装され得るコンピューティングシステムの実施形態のブロック図である。
積層型空洞チャネル回路が実装され得るモバイルデバイスの実施形態のブロック図である。
いくつかの詳細および実装例の説明が以下に続く。これらは、下記に説明される複数の実施形態のうちのいくつかまたは全てを示し得る複数の図面の説明を含み、本明細書に提示される複数の発明の概念の、その他複数の潜在的な実施形態または実装例もまた説明する。
本明細書にて説明されるように、複数の回路コンポーネントに対する増大した密度が、３次元積層により実現され得る。より具体的に言うと、３次元積層型回路デバイスは、ハイドープされた空洞チャネルおよび導電性の停止層により電気的に接続された、複数の回路素子による複数のデッキを含む。空洞チャネルおよび停止層は、複数のデッキを積層することを可能にする。各デッキは、複数の回路素子の複数の階層を含み、複数の回路素子の積層（例えば、垂直積層）を可能にする。第１デッキはソース導体にじかに隣接し、複数の回路素子のアクティビティを動作させるソース導体に電気的に結合するハイドープされた空洞チャネルを含む。それぞれのデッキのハイドープされた空洞チャネルは、このデッキの一端から、このデッキの他端まで（例えば、垂直方向の積層においては最上部から底部まで、または、水平方向の積層／行においては左右に）延在する。それぞれのデッキの間には導電性の停止層があり、停止層は、１つのデッキの空洞チャネルを、それに隣接するデッキの空洞チャネルに相互接続させる。従って、全てのデッキの全ての空洞チャネルが、ソース導体に電気的に結合される。
一実施形態において、複数の回路素子は複数のＮＡＮＤメモリセルである。従って、この回路デバイスは、３次元（３Ｄ）メモリデバイスである。一実施形態において、複数の空洞チャネルは、それぞれのデッキの複数の階層を通る複数の真っ直ぐなピラーを形成することにより構築される。複数の真っ直ぐなピラーを形成するのに従来使用されてきた化学は、複数のピラーを、真っ直ぐなピラープロファイルおよび均一なエッチングの停止（すなわち、全てのピラーが同一の深さを有すること）を伴ってどれほど深くすることができるか（例えば、いくつの階層を通してエッチングされ得るか）に関して限界を有する。例えば、一緒に積層される多くの階層（例えば３６階層）のワードラインの場合、極めて高いアスペクト比が提示されるであろう。これは、所望のプロセスを実現するための現在の複数の技術の能力を制限する。本明細書にて説明されるように、複数のデッキは個別に形成されることができ、それぞれのデッキには複数の個別のピラーが一度に形成されている。従って、一度にエッチングされる必要のある階層の数が制限されるものの、複数のデッキが積層され得るので、全体の階層の数は、従来の技術を用いた場合より大きくなり得る。
複数の回路素子の複数の階層の複数のデッキを積層するためには、この回路が導電性の停止層を必要とすることが理解されよう。導電性の停止層は、上方のデッキを、第１デッキの下方にあるソース導体へ電気的に結合するために必要な導電性を提供する。停止層は、導電性であるために合金またはハイドープされた材料であることができる。しかしながら、高導電性の停止層を使用することは、複数のキャリアが複数の空洞チャネルへと拡散することにつながり得ることが理解されよう。従来の複数の空洞チャネル中に複数の電気的キャリアが拡散することは、空洞チャネルの性能プロファイルにおける不規則性の増大につながるであろう。空洞チャネルをヘビードープすることにより、導電性の停止層からの複数のキャリアの拡散は、空洞チャネルの性能プロファイルに対して悪影響を及ぼさないであろう。
空洞チャネルのハイドープは、ストリング電流を著しく増大させ、ソース−ドレイン勾配差を最小化するであろう。従って、このハイドープは、異なる複数の回路素子における性能または動作の差異を最小化することができる。しかしながら、このハイドープは、特に、デッキが多くの回路素子を有する場合に、複数の回路素子におけるターンオフ挙動の制御を制限し得る。一実施形態において、このハイドープされた空洞チャネルは薄く保たれる。チャネルの厚さを最小化することは、複数の回路素子におけるより制御されたターンオフ挙動を可能にできる。例えば、このチャネルは、特定の回路素子の回路アーキテクチャに対し完全に空乏化された層の空間電荷領域幅によって、厚さが制限され得る。一実施形態において、チャネルの厚さは、ピラーの半径または幅よりもはるかに小さなものに制限される。例えば、チャネルの厚さは、ピラーの幅またはチャネル全体の幅（空洞チャネルの断面から見た場合の、チャネルにわたる寸法としての幅）の５分の１またはそれより小さなものであり得る。より薄いチャネルは、複数のデバイス間での均一性を改善することができる。一実施形態において、酸化を使用することによってチャネルの厚さを調整することができ、複数の回路素子のオフ電流性能をさらに改善することができる。
以下の説明は、添付の複数の図面を参照する。これらの図面は、複数の素子またはコンポーネントを必ずしも縮尺通りに提示するものでないことが理解されよう。いくつかの素子は、図示および説明を目的として、意図的に誇張して描かれている。特定の複数の例が、１つのデッキが他のデッキの上にあるような、複数のデッキの垂直積層を参照することもまた理解されよう。一実施形態においては、複数の回路が水平方向に構成されることができよう。
図１は、空洞チャネルを有する積層型回路の実施形態のブロック図である。システム１００が、複数の回路素子による複数のデッキを使用する電子回路デバイスを表す。全ての回路素子を単一の積層物に加工し、全ての回路素子を動作させるための１つのチャネルを形成することを試みる代わりに、システム１００は、複数の回路素子による複数のデッキによって、複数の層に加工される。
基板１１０は、そこに電子回路が加工される基板または半導体プラットフォームを表す。システム１００は電子回路の断面を表す。通常、そのような多くの回路が、１つの半導体ウェハ上に同時に加工されようことが理解されるであろう。このプロセスにより、基板１１０にソース導体１１２を形成する（例えば堆積する）。ソース導体１１２は、システム１００の複数の回路素子の回路動作を活性化することまたは制御することができる。ソース導体１１２は、金属材料（例えばタングステンシリサイド（ＷＳｉｘ））または多くの高移動性キャリアを持ったその他の材料のような、高い導電性の材料である。機能的回路のための全ての回路素子がシステム１００に示されるのではないことが理解されよう。
絶縁体１１４（素子１１４−Ａおよび１１４−Ｂ）が、ソース１１２と第１デッキ、デッキ１２０との間の障壁を提供することができる。デッキ１２０は、複数の回路素子１２２（素子１２２−Ａおよび１２２−Ｂ）を含む。複数の回路素子１２２は、デッキ１２０内において複数の階層として形成される。従って、複数の回路素子１２２は、デッキ１２０内において、互いに隣接して垂直に積層される。デッキ１２０は、数個の回路素子１２２から、３０個を超える回路素子（例えば３６個または３８個のメモリセル）まで、いくつでも含むことができる。空洞チャネル１２４が、デッキ１２０全体の高さ、長さにわたってソース１１２まで延在し、これによってソース１１２から複数の回路素子１２２への電気的接続性を提供する。
デッキ１４０がシステム１００の第２デッキであり、デッキ１２０に隣接して構築される、または加工される。デッキ１４０は、複数の回路素子１４２（素子１４２−Ａおよび１４２−Ｂ）を含む。複数の回路素子１２２および１４２の複数の階層が、複数のステップまたは複数の層に加工され得ることが理解されよう。従って、所望される階層の数が、いくつの層の加工が実行されるかを決定し得る。一実施形態において、複数の回路素子１２２および１４２は、それらの各デッキ内における複数の回路素子の複数の階層として、それぞれ垂直に積層される。一実施形態において、複数の回路素子１４２を形成するプロセスは、複数の回路素子１２２を形成するプロセスと同一であるが、いくつかのデッキ処理工程によって分離された、異なるデッキに実行される。
一実施形態において、このプロセスにより、その上にデッキ１４０が加工され得るセパレータを提供すべく、デッキ１２０上に絶縁体１２６（素子１２６−Ａおよび１２６−Ｂ）を形成する。停止層１３０が、空洞チャネル１２４の端に加工され、デッキ１２０の空洞チャネル１２４への、従ってソース１１２への、デッキ１４０の空洞チャネル１４４の電気的接続性を与える。絶縁体１２６は、停止層１３０を囲む単一の絶縁体層であり得ることが理解されよう。同様に、空洞チャネル１２４および１４４は、それぞれ、複数の回路素子１２２および１４２によって囲まれ得る。従って、'Ａ'素子および'Ｂ'素子という記号表示は、単に、複数の空洞チャネルを通る断面から見た場合の、回路の異なる複数の側面を示すための例示目的に過ぎない。
一実施形態において、空洞チャネル１２４および１４４は、材料中の深く狭い複数の穴またはピラーとして形成される。ソース１１２が金属層である場合、このプロセスは、空洞チャネル１２４を生成することの可能な、均一な特性を持つ良好なピラーを形成する複数のエッチングプロセスを含み得ることが理解されよう。デッキ１２０上にデッキ１４０を構築することを可能にすべく、停止層はまた、エッチングプロセスに対する確定的な停止を可能にし得る高導電性の材料または金属材料であることもできる。従って、空洞チャネルは、これもまたデッキ１４０中に存在するであろうその他複数のピラー（具体的に示されてはいない）と均一な深さおよび特性を持つよう、同様に確定的に生成され得る。一実施形態において絶縁体１２６は、複数の回路素子の複数の階層を分離するために必要な厚さと比べて、相対的に厚く形成される。絶縁体１２６のこの厚さによって、デッキ１４０に対してより均一な空洞チャネル特性を提供すべく、２段階のエッチングプロセスの使用（より詳細は図２Ｇを参照のこと）を可能にできる。
空洞チャネル１２４および１４４はヘビードープされている。従って、相対的に高いキャリア移動性を有する。複数の空洞チャネルにおけるヘビードープされた特性は、停止層１３０からのキャリア拡散の懸念を取り除く。一実施形態において、空洞チャネル１２４および１４４は、絶縁体周囲の薄い導体領域を含む（より具体的な詳細は図２Ａ−２Ｉを参照のこと）。薄い空洞チャネル導体は、ヘビードープされたキャリアの結晶粒径を制限することができ、これはさらに、キャリア拡散の影響を低減することができる。
システム１００は、明示的に２つのデッキ、デッキ１２０とデッキ１４０を示す。異なるデッキにおける複数の素子の分離、並びに、複数のデッキを接続する複数の空洞チャネルと停止層の高い導電性により、システム１００中にて、理論的に任意の数のデッキを積層可能なことが理解されよう。一実施形態において、垂直方向の積層数は理論上無制限であり、これにより、半導体ダイ占有面積のはるかに効率的な使用を可能とする。従って、システム１００中の回路素子の総数は、この占有面積が従来可能としてきたものに対して、積層に基づき２倍、３倍、またはそれ以上となり得る。上記の例を参照すると、従来の回路加工であれば、システム１００によって使用される占有面積において、３６階層のメモリセルの使用を可能とするであろう。しかしながら、システム１００は、同じ占有面積において、７２、１０８、またはさらに多くの数の階層の使用を可能にできる。従って、回路素子の階層数に対する制限は、プロセスそのものに対する従来の複数の制限よりもむしろ、追加の複数のデッキを加工するコストであり得よう。
このようにして、このプロセスは、デッキ１４０にじかに隣接する（絶縁体１２６と同様な）別の絶縁体層および（停止層１３０と同様な）別の停止層を形成できよう。第２停止層は空洞チャネル１４４に隣接し、第３デッキの空洞チャネルがソース１１２に電気的に結合することを可能にするだろう。このように、一実施形態においてシステム１００は、自身の垂直下方に位置する複数の停止層および複数の空洞チャネルを介してソース１１２に結合される、複数の回路素子による第３デッキを含むことができる。
図２Ａ−２Ｉは、積層型回路の実施形態のブロック図である。例示を目的として、図２Ａ−２Ｉは３次元積層型メモリデバイスを示し、各デッキは、複数のメモリセルの複数の階層を有する。具体的に、図２Ａ−２Ｉ中の例は垂直に積層されたメモリデバイスの１つの例示的な実施形態を与えるものであり、ここでは、１つのデッキが別のデッキの上に加工され、それぞれのデッキが複数のメモリセルの複数の垂直な階層を含む。一実施形態においては、"水平"な態様だが、半導体基板またはウェハから出るように積層されたデバイスに対して、そのような加工を行うことができる。従って、一実施形態において、"垂直"な積層とは、動作用に複数のデバイスが加工されるおよび／または配置される半導体基板から出るように、またはそのような半導体基板から上方に離れるように、複数の回路素子を延在させるあらゆるプロセスを指すことができる。そのようなプロセスにより、複数のデバイスが接続されるべき半導体基板の平面の面積を低減することを可能としながら、その半導体基板から出るように積層されるデバイスの数を増大させる。
図２Ａは、ソース２２２上に複数の階層または複数のセル２３２が加工されている回路状態２０２を示す。絶縁体２２４が、複数のセル２３２の１つの階層を別の階層から隔離する階層間絶縁体である。絶縁体２２４は、例えば、酸化物ベースの絶縁体材料であることができる。一実施形態において、この回路は、絶縁体２２４の層上、且つ、複数のセル２３２の複数の階層の下に加工されたセレクトゲート２２６を含む。セレクトゲート２２６は、複数のセル２３２を活性化すべく使用され得る。絶縁体２３４が、複数のセル２３２の上方でのさらなる加工を可能にするマスク絶縁体またはその他の絶縁体であることができる。各セル２３２並びにセレクトゲート２２６は、状態２０２の前に行う、各階層または各層に対する１または複数の処理工程により形成され得る。
一実施形態において、絶縁体２２４のライナを除去し、ソース２２２を露出するパンチエッチングによって、ピラー２４０が形成される。ソース２２２は、半導体基板上のソース導体層である。一実施形態においてピラー２４０は、エッチングの使用およびピラー２４０の壁面または側面に沿ったライナの形成によって形成される（ライナは具体的に示されてはいない）。ライナは、空洞チャネルピラーのさらなる加工の前に除去され得る。
図２Ｂは、このプロセスによって空洞チャネル導体を形成する回路状態２０４を示す。一実施形態において、このプロセスによって回路上にポリ２５０を堆積する。一実施形態においては、ｉｎｓｉｔｕドーピングの高い濃度によって、ポリ２５０は薄く保たれる。ポリ２５０は、ポリシリコンのような多結晶材料である。ポリＳｉは、多くの欠陥を引き起こす、多数の粒を生じさせる傾向がある。この粒状性は、従来、複数のセル２３２の性能におけるかなりのばらつきを引き起こしている。ハイドープされたポリ２５０の厚さを低減することにより、このプロセスは、チャネル長と比べて結晶粒径を制限することができる。
チャネルの厚さを超えて結晶粒径が成長できないことを考慮すると、ポリチャネルの厚さを制限することによって、結晶粒径を制限できることが理解されよう。ポリ２５０を薄く保つことにより、より小さな結晶粒径を生じさせることができ、その結果、均一な材料およびより良好な性能を生じる。ポリ２５０はまた、回路上のポリの層によって示されるように、回路上にも形成されることが理解されよう。
図２Ｃは、このプロセスによって空洞チャネルを絶縁体で充填する回路状態２０６を示す。一実施形態においてこのプロセスは、空洞チャネル内を含めて、ポリ２５０上に酸化物２５２を成長させる。酸化物２５２は、空洞チャネルの性能特性を支援することができる。空洞チャネル内でのポリ２５０上の酸化物形成に加えて、酸化物は、回路上に堆積されているポリ上にもできるであろうことが理解されよう。チャネルを充填した後、このプロセスは、例えばＣＭＰ（化学機械研磨）により、酸化物層およびポリ層を除去する複数の工程を含むことができる。従って状態２０６は、ピラー２４０中に完成したチャネルを示し、回路上には絶縁体２３４（例えば、窒化物の層）がある。
本明細書にて説明されるチャネルは"空洞チャネル"と呼ばれる。一実施形態において、このプロセスにより、酸化物２５２またはその他の絶縁体で空洞チャネルを充填する。そのようなプロセスの後であっても、ピラーは、依然として空洞チャネルとみなされ得る。チャネルそのものは、導電材料、ポリ２５０の薄い層である。酸化物は導電性ではないので、技術的に言えば、酸化物はチャネルの一部ではない。従って、酸化物の層の周囲の壁にポリ導体の薄い層を有するピラーは、"空洞チャネル"とみなされる。
空洞チャネルは、このチャネル絶縁体周囲のヘビードープされたポリ材料を含むことができ、チャネル導体（ポリ２５０）が複数のセル２３２に隣接する。従って、ポリ２５０を通って伝導された信号が、複数のセル２３２中に電荷を誘起することができる。空洞チャネルポリ２５０は、ソース２２２まで、回路全体を通って延在する。
図２Ｄは、このプロセスによって停止層用の回路を準備する回路状態２０８を示す。一実施形態においてこのプロセスは、導電性チャネルのリセス形成およびラウンディングをもたらす。一実施形態においてこのプロセスは、停止層の充填を可能とすべく、チャネルの一部分をリセスし、絶縁体２３４の対応するコーナー部（例えば、最上部のコーナー）にラウンディングを形成すべく、ウェットエッチングとドライエッチングの組み合わせを含む。一実施形態において、リセスおよびラウンディング形成は、追加プロセスによってさらに調整される。例えば、このプロセスは、リセス幅およびラウンディングプロファイルを調整すべく、傾斜濃度を持った酸窒化物を堆積することができる。傾斜濃度は、絶縁体２３４中のイオン（例えばＮ＋イオン）の低減を生じさせることができる。
図２Ｅは、このプロセスによって停止層を形成する回路状態２１０を示す。停止層２５４は、金属材料または他の高導電性材料であることができる。一実施形態において停止層２５４は、パンチエッチングプロセスに対する良好な停止を可能とする化学的特性を有する。例えば、停止層２５４は、ピラーが停止層２５４を露出して、別のチャネルが停止層２５４に接続することを確実にするために使用される、ピラーの深さを増大させるべく使用されるエッチング化学物質とは反応しない材料であることができる。停止層２５４は、隣接する複数のデッキの間、特に、２つの隣接するデッキの複数の空洞チャネルの間に形成される。一実施形態において、各デッキは、互いに水平方向に分離された多数のセルを有し得ること、並びに、複数のセルの複数の垂直方向の積層を有することが理解されよう。一実施形態において、停止層２５４を加工することは、ＷＳｉｘを堆積すること、および、この回路を研磨すること（ここでは、研磨によって、恐らく絶縁体２３４の幾分かを除去することが理解されよう）を含む。
図２Ｆは、このプロセスによって停止層２５４へのイオン注入を実行する回路状態２１２を示す。一実施形態において、複数のチャネルとオーミックコンタクトを形成して電気的導通を提供すべく、停止層２５４は陽イオンにより注入されるべきである。示されるように、停止層中へのドーパントとして、Ｎ＋注入が使用され得る。絶縁体２３４は、図２Ｅのように導入され、その後イオン注入によって逆にされ得る勾配を有し得ることが理解されよう。従って、状態２１０において生成される勾配の量は、状態２１２において予期されるドーパント注入の逆量に対応することができる。一実施形態においては、停止層２５４が金属特性なので、注入チャンバに対する金属の露出を回避すべく、停止層上には薄い酸化物層が必要となり得よう。従って、状態２１２には、絶縁体２３４および停止層２５４を覆うキャップ層２６２（階層間絶縁体２２４と同一または同様であり得る）が示されている。
図２Ｇは、（垂直実装の最も底部のデッキであり得る）第１デッキ上に別のデッキが構築されている回路状態２１４を示す。状態２１２に示される回路は、ソース導体２２２に最も近い回路の層またはデッキを表す。階層間絶縁体２６４、複数のセル２７２の複数の階層、絶縁体２７４、並びに、ピラー２４２および２４４を形成すべく、同様な、または同一な複数の処理工程が実行され得る。一実施形態において、複数のデッキの間の絶縁体２６４はバッファ酸化物であり、絶縁体のその他複数の層よりも著しく厚い。厚いバッファ酸化物絶縁体を形成することにより、複数のピラーのより良好な加工を可能とすることができる。
ピラーの深さの間に差２４６を与えるように、ピラー２４４がより浅い深さで停止しているのに対し、ピラー２４２は停止層２５４まで到達するように示されていることが見て取れるであろう。下方にあるデッキの停止層を露出するまで他が到達したとしても、全てのピラーが絶縁体中に幾分かのエッチングを有すべきことを確実にするように、絶縁体２６４の厚さが選択され得る。一実施形態において、このプロセスは、均一な深さの複数のピラーを実現すべく、２段階のパンチエッチングを実行する。状態２１４は、複数のセル２７２の複数の階層を通した非選択的エッチングを表すことができる。
図２Ｈは、このプロセスによって均一な複数のピラーを与える回路状態２１６を示す。状態２１６は、複数の均一なピラー２４８を形成するための選択的エッチング（例えば、選択性の高い酸化物エッチング）を表すことができる。一実施形態においてこのプロセスは、停止層２５４における信号を検出すべくエンドポイントを使用し、状態２１４のエッチングを停止する。このプロセスは、その後、停止層２５４上で完全に停止すべく化学物質を切り替えることができ、停止層までまだエッチングされていないピラーが停止層に到達することを可能にする。
図２Ｉは、このプロセスによって上部デッキの空洞チャネルを形成する回路状態２１８を示す。第２デッキにおいては複数のセル２７２とラベルされているものの、複数のセル２７２は、本質的に複数のセル２３２と同一であることが理解されよう。これらは、同一のプロセスによって形成されることができ、従って、仕上がった際には同一の特性挙動を有することができる。それらは、どのコンポーネントがどのデッキに形成されるかを単に識別する目的で、異なるようにラベルされている。絶縁体２６４および２２４、並びに、絶縁体２７４および２３４についても同じことが言える。
一実施形態において、このプロセスはまた、チャネル導体としてのポリ２８０、および、空洞チャネルを絶縁するための酸化物２８２を伴う空洞チャネルを形成する。第２デッキの空洞チャネルは、実際的には第１デッキの空洞チャネルと同一であるが、第２空洞チャネルは、一端においては停止層２５４に直接結合されており、第１空洞チャネルは、一端においては停止層２５４に、他端においてはソース２２２に直接結合されている。ポリ２８０はハイドープされているので、絶縁体２６４を厚くすることが、ソース２２２と複数のセル２７２との間の電気的接続を形成する第２空洞チャネルの能力に対して影響を及ぼさないことが理解されよう。
２つのデッキが示されているものの、示されている２つのデッキの上にもっと多くのデッキを形成すべく、同じ技術が適用され得ることが理解されよう。一実施形態において、セレクトゲート２２６は、このゲートの上方に垂直に積層された、複数のセル（セル２３２および２７２の両者）の全ての階層に対するセレクトゲートである。一実施形態において、セレクトゲート２２６は第１デッキの一部とみなされるものの、第１デッキの"下方"にあるものとみなされることもまたできよう。セレクトゲートが第１デッキの下方にあるとみなされる場合には、第１空洞チャネルは、ソース導体との電気的接触を形成するまで、第１デッキ全体を通して第１デッキの下まで延在することが理解されよう。
一実施形態において、より良好なコンタクトを形成すべく、この回路のプロセスの一部が、デバイスの複数の層を加熱またはアニールすることを一緒に含む。例えば、このプロセスは、ポリ２８０の堆積の後に複数のアニール工程を含むことができる。これにより、ポリ２８０と停止層２５４との間のコンタクトにおいて、より低い抵抗を形成することができる。複数の従来の方法においては、チャネル導体がハイドープされておらず、チャネルまで停止層をアニールすることは、回路デバイスにおける不均一な性能を引き起こしかねない導電性の勾配を引き起こしたであろう。ポリ２８０はハイドープされているので、停止層２５４から空洞チャネルへの拡散が、デバイス性能に悪影響を及ぼすことはない。
図３は、積層型空洞チャネル回路を形成するためのプロセスの実施形態のフロー図である。プロセス３００が、図２Ａ−２Ｉの回路および回路状態を形成するためのプロセスの一例であり得る。プロセス３００は、製造業者の処理装置によって実行され得る。製造者が処理装置を構成し、一連のプロセスステップまたは工程を半導体ウェハ上で実行して、これらの電子回路を形成する。この処理装置は、あらゆるタイプの材料処理工程（堆積、ＣＭＰ、エッチング、イオン注入、アニール、その他）を実行する複数のツールを含むことができる。そのような処理装置は、このプロセスを実行するコンピュータ装置並びに機械的ツールおよび電気的ツールを含む。この処理装置は、１または複数の処理工程制御によって制御される。これは、このプロセスを制御するためのハードウェアロジックおよび／またはソフトウェア／ファームウェアロジックを含むことができる。この装置は、いくつかの工程を特定の順序で実行するようにプログラムされ得る、または構成され得る。この装置およびプロセスまたは構成を一括して、処理システムと呼ぶことができる。プロセス３００の複数の目的のために、複数の工程が、製造者および製造者によって使用される処理システムを間接的に指す"このプロセス"によって実行されるものとして説明される。
このプロセスは、３０２にて、シリコンウェハのような半導体基板上にソース領域を形成する。このソース上に電子回路が製造されるであろう。このソースは、複数の回路素子中に電気的活性を形成すべく活性化されることのできる導体である。一実施形態においてこのプロセスは、３０４にて、ソース上にバッファ酸化物を堆積する。このバッファ酸化物は絶縁体である。このプロセスは、３０６にて、電子回路のためのセレクトゲートを形成する。一実施形態においてこのセレクトゲートは、その上方に垂直に積層される全ての回路素子に対するゲートである。
このプロセスは、３０８にて、複数の回路素子の複数の階層によるデッキを形成する。一実施形態においてこのプロセスは、３１０にて、複数のセルまたはその他複数の回路素子の複数の層もしくは複数の階層を堆積する。複数の回路素子の複数の階層が、互いに垂直に積層されて形成され、複数の工程の複数のサイクルにおいて加工され得る。そこでは、材料が選択的に堆積されること、および除去されることができ、複数のメモリセルのような、所望される複数の回路素子を形成する。複数の回路素子の複数の階層は、階層間絶縁体としての酸化物材料によって分離され得る。このプロセスはまた、このデッキ上のハードマスク絶縁体として、窒化物材料のような絶縁体を堆積することができる。一実施形態においてこのプロセスは、３１２にて、パンチエッチングを実行してチャネル用のピラーを形成する。このピラーは、複数のセルによるデッキの下方の導体層を露出する。第１デッキにとっては、この露出された導体がソース導体である。その他複数のデッキにとっては、このソース導体に当たるのが、直下のデッキの停止層とみなされ得る。一実施形態において、パンチエッチングは２つに分けられたエッチングプロセスとして実行される。第１のエッチングが幾分かの材料を除去するためであり、第２のエッチングは導体上で完全に停止させるためのものである。
このプロセスは、３１４にて、ハイドープされた空洞導電チャネルを形成すべく、薄い、ハイドープされた多結晶材料を堆積する。ハイドープされたチャネルと複数の回路素子との間のトンネル酸化物としての酸化物の薄い層を有するピラー中に、ポリ材料が堆積され得る。一実施形態においてこのプロセスは、３１６にて、絶縁体としての酸化物によって空洞チャネルを充填する。このプロセスは、３１８にて、ＣＭＰ等により酸化物およびポリ層を除去することができる。一実施形態においてこの処理システムは、３２０にて、加工されたばかりの複数のセル層のデッキが最後の層であるかどうかを決定する。例えば、この処理システムは、特定の数のデッキを形成するように構成され得る。そしてこの処理システムは、いくつのデッキが既に形成されたのかを監視する。一実施形態においてこの処理システムは、追加のデッキを形成するために同一のウェハに対して追加プロセスを実行するか、または実行しないのかを制御するための入力を許容する。３２２にて、仕上がったばかりのデッキが最上部のデッキである場合には、分岐「はい」に進み、このプロセスは、３３６にて、仕上げ工程によってこれらの電子デバイスを仕上げる。
３２２にて、加工されたばかりのデッキが最後のデッキではない場合には、分岐「いいえ」に進み、このプロセスは、加工されたばかりのデッキ上に別のデッキを形成する。これらのデッキは、導電性の停止層によって相互接続される。一実施形態においてこのプロセスは、３２４にて、既に仕上がったデッキに形成された空洞チャネルの一部分をエッチングすること、または加工によって除去すること等により、停止層リセスを形成する。一実施形態においてこのプロセスは、３２６にて、停止層のためのリセス深さおよび／または幅および／またはラウンディングプロファイルを調整する。このような調整は、停止層を形成するために使用されるプロセスに対して準備し、所望される停止層プロファイルを取得すべく、リセスを改善することができる。
このプロセスは、３２８にて、このリセス中に導電性の停止層を堆積することができる。堆積される材料は、停止層材料をＮ＋ドーパントイオンで注入することにより、より良好な性能プロファイルを提供され得る。従って、一実施形態においてこのプロセスは、３３０にて、注入チャンバに向けて停止層材料が露出することを防ぐための薄い酸化物層を形成し、３３２にて、停止層中にＮ＋ドーパントイオンを注入する。そのような注入はまた、必然的に絶縁体（例えば、そのデッキを覆っている絶縁体）中にも注入するだろう。従って、このプロセスは、イオン注入を補償すべく、絶縁体に勾配プロファイルをさらに形成することができよう。このイオン注入は、停止層にも勾配を形成し得る。これは、アニール工程の間に停止層を通じて正常化され得る。一実施形態においてこのプロセスは、３３４にて、絶縁体および停止層上に厚いバッファ酸化物を堆積して、複数のセルまたは複数の回路素子の複数の階層に対して準備する。この厚いバッファ酸化物は、エッチングバッファ絶縁体として堆積され得る。このプロセスは、その後、３０８にて、セルの複数の階層を堆積することによって継続することができ、その他のデッキを形成すべく、同様なプロセスを実行する。
図４は、複数の積層型空洞チャネル回路が実装され得るコンピューティングシステムの実施形態のブロック図である。システム４００は、本明細書に説明される任意の実施形態に従ったコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲームまたはエンターテインメントコントロールシステム、スキャナ、コピー機、プリンタ、ルーティングまたはスイッチングデバイス、もしくは、その他の電子デバイスであり得る。システム４００はプロセッサ４２０を含み、プロセッサ４２０は、システム４００の複数の命令の処理、動作管理、および実行を提供する。プロセッサ４２０は、システム４００のための処理を提供すべく、任意のタイプのマイクロプロセッサ、中央処理ユニット（ＣＰＵ）、処理コア、またはその他の処理ハードウェアを含むことができる。プロセッサ４２０は、システム４００の動作全体を制御し、１または複数のプログラマブルな汎用または特定用途マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）等、または、そのような複数のデバイスの組み合わせであることができる。またはそれらを含むことができる。
メモリサブシステム４３０は、システム４００のメインメモリを表し、プロセッサ４２０によって実行されるコード、またはルーチンを実行する際に使用される複数のデータ値の一時的な格納を提供する。メモリサブシステム４３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１または複数の様々なランダムアクセスメモリ（ＲＡＭ）、またはその他複数のメモリデバイスのような１または複数のメモリデバイス、もしくは、それらのようなデバイスの組み合わせを含むことができる。メモリサブシステム４３０は、特に、システム４００において複数の命令を実行するためのソフトウェアプラットフォームを提供すべく、オペレーティングシステム（ＯＳ）４３６を格納し、ホストとなる。さらに、その他複数の命令４３８が、メモリサブシステム４３０に格納され、且つ、メモリサブシステム４３０から実行されて、システム４００のロジックおよびプロセスを提供する。ＯＳ４３６および複数の命令４３８は、プロセッサ４２０によって実行される。メモリサブシステム４３０は、データ、複数の命令、複数のプログラム、またはその他複数のアイテムを格納するメモリデバイス４３２を含む。一実施形態においてメモリサブシステムは、メモリコントローラ４３４を含む。このメモリコントローラ４３４は、メモリデバイス４３２への複数のコマンドを生成し発するためのメモリコントローラである。メモリコントローラ４３４は、プロセッサ４２０の物理的な一部分であり得ることが理解されよう。
プロセッサ４２０およびメモリサブシステム４３０は、バス／バスシステム４１０に結合される。バス４１０は、適切な複数のブリッジ、アダプタ、および／またはコントローラによって接続された、任意の１または複数の個別の物理的なバス、通信ライン／インタフェース、および／またはポイントツーポイント接続を表す抽象化である。従ってバス４１０は、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ハイパートランスポートまたは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または、電気電子技術者協会（ＩＥＥＥ）規格１３９４バス（一般には"ファイヤワイヤ"と呼ばれている）のうちの１または複数を含むことができる。バス４１０の複数のバスはまた、ネットワークインタフェース４５０における複数のインタフェースに対応することもできる。
システム４００はまた、１または複数の入出力（Ｉ／Ｏ）インタフェース４４０、ネットワークインタフェース４５０、１または複数の内蔵大容量ストレージデバイス４６０、および、バス４１０に結合された周辺機器インタフェース４７０も含む。Ｉ／Ｏインタフェース４４０は、１または複数のインタフェースコンポーネント（例えば、ビデオ、オーディオ、および／または、英数字インタフェース）を含むことができる。ユーザは、これらを通じて、システム４００とやり取りする。ネットワークインタフェース４５０は、１または複数のネットワークを介して複数のリモートデバイス（例えば、サーバ、その他複数のコンピューティングデバイス）と通信する能力を、システム４００に対して提供する。ネットワークインタフェース４５０は、イーサネット（登録商標）アダプタ、複数の無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、もしくは、その他の有線規格または無線規格に準拠したインタフェース、もしくはプロプライエタリインタフェースを含むことができる。
ストレージ４６０は、１または複数の磁気ディスク、ソリッドステートディスク、または光学ベースのディスク、もしくはそれらの組み合わせのような、大量のデータを不揮発性の態様で格納するための任意の従来の媒体であることができる。もしくはそれらを含むことができる。ストレージ４６０は、コードまたは複数の命令およびデータ４６２を、永続的な状態で保持する（すなわち、システム４００への電力が遮断されても値が保持される）。メモリ４３０が、プロセッサ４２０に対して複数の命令を提供するための実行または動作メモリであるものの、ストレージ４６０は、一般的に"メモリ"であるとみなされ得る。ストレージ４６０が不揮発性である一方で、メモリ４３０は、揮発性メモリ（すなわち、システム４００への電力が遮断されると、データの値または状態が不定となる）を含むことができる。
周辺機器インタフェース４７０は、具体的には上述されていない任意のハードウェアインタフェースを含むことができる。周辺機器とは、一般的に、システム４００に対して従属的に接続する複数のデバイスを指す。従属的な接続とは、システム４００がソフトウェアプラットフォームおよび／またはハードウェアプラットフォームを提供するような接続であり、このプラットフォームでオペレーションを実行し、このプラットフォームを用いてユーザがやり取りする。
一実施形態において、メモリサブシステム４３０（例えば、複数のメモリデバイス４３２）および／またはシステム４００のその他複数のコンポーネントが、複数の積層型空洞チャネル回路として形成される複数の素子を含む。複数の回路素子を垂直な複数の階層に形成することにより、システム４００の複数のハードウェアコンポーネントが、従来可能であったものより小さな占有面積で実装され得る。垂直な複数の階層を形成することを可能とすべく、これらのコンポーネントが、複数の回路素子による複数のデッキによって形成され得る。これらのデッキは、複数の導電性の停止層により結合された、ハイドープされた複数の空洞チャネルによって相互接続される。これらの積層型回路デバイスは、２つまたはそれより多くのデッキによって形成され得る。
図５は、複数の積層型空洞チャネル回路が実装され得るモバイルデバイスの実施形態のブロック図である。デバイス５００が、コンピューティングタブレット、携帯電話またはスマートフォン、無線可能な電子書籍リーダ、ウェアラブルコンピューティングデバイス、またはその他のモバイルデバイスのようなモバイルコンピューティングデバイスを表す。複数のコンポーネントのうちのいくつかが大まかに示されており、そのようなデバイスの全てのコンポーネントがデバイス５００中に示されるわけではないことが理解されよう。
デバイス５００は、デバイス５００の複数の主要な処理動作を実行するプロセッサ５１０を含む。プロセッサ５１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、またはその他の処理手段のような、１または複数の物理的デバイスを含むことができる。プロセッサ５１０によって実行される複数の処理動作が、複数のアプリケーションおよび／または複数のデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。これらの処理動作は、人間であるユーザまたはその他複数のデバイスとのＩ／Ｏ（入出力）に関連する複数の動作、電力管理に関連する複数の動作、および／または、デバイス５００を別のデバイスに接続することに関連する複数の動作を含む。これらの処理動作はまた、オーディオＩ／Ｏおよび／またはディスプレイＩ／Ｏに関連する複数の動作を含むこともできる。
一実施形態においてデバイス５００は、オーディオサブシステム５２０を含む。オーディオサブシステム５２０は、このコンピューティングデバイスに対して複数のオーディオ機能を提供することに関連した複数のハードウェアコンポーネント（例えばオーディオハードウェアおよび複数のオーディオ回路）およびソフトウェアコンポーネント（例えば、複数のドライバ、コーデック）を表す。複数のオーディオ機能が、スピーカ出力および／またはヘッドフォン出力、並びにマイク入力を含むことができる。そのような複数の機能用の複数のデバイスが、デバイス５００に統合され得る。または、デバイス５００に接続され得る。一実施形態において、プロセッサ５１０によって受信され、処理される複数のオーディオコマンドを提供することによって、ユーザはデバイス５００とやり取りする。
ディスプレイサブシステム５３０が、ユーザがこのコンピューティングデバイスとやり取りするための視覚的ディスプレイおよび／または触覚ディスプレイを提供する、複数のハードウェアコンポーネント（例えば、複数のディスプレイデバイス）およびソフトウェアコンポーネント（例えば、複数のドライバ）を表す。ディスプレイサブシステム５３０は、ディスプレイインタフェース５３２を含む。ディスプレイインタフェース５３２は、ユーザに対してディスプレイを提供するために使用される特定のスクリーンまたはハードウェアデバイスを含む。一実施形態においてディスプレイインタフェース５３２は、ディスプレイに関連した少なくともいくつかの処理を実行するためのロジックを、プロセッサ５１０とは別個に含む。一実施形態においてディスプレイサブシステム５３０は、ユーザに対する出力および入力の両者を提供するタッチスクリーンデバイスを含む。
Ｉ／Ｏコントローラ５４０が、ユーザとのやり取りに関連した複数のハードウェアデバイスおよび複数のソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ５４０は、オーディオサブシステム５２０および／またはディスプレイサブシステム５３０の一部であるハードウェアを管理するように動作することができる。さらに、Ｉ／Ｏコントローラ５４０は、ユーザがそれを通じてシステムとやり取りできるようにするための、デバイス５００に接続する複数の追加のデバイス用の接続ポイントを示す。例えば、デバイス５００に取り付けられ得る複数のデバイスが、複数のマイクデバイス、複数のスピーカまたはステレオシステム、複数のビデオシステム、またはその他のディスプレイデバイス、複数のキーボードまたはキーパッドデバイス、もしくは、カードリーダまたはその他複数のデバイスのような複数の特定のアプリケーションと共に使用するためのその他複数のＩ／Ｏデバイスを含んでよい。
上述されたように、Ｉ／Ｏコントローラ５４０は、オーディオサブシステム５２０および／またはディスプレイサブシステム５３０とやり取りすることができる。例えば、マイクまたはその他のオーディオデバイスを通じた入力が、デバイス５００の１または複数のアプリケーションまたは機能に対する入力または複数のコマンドを提供することができる。さらに、ディスプレイ出力に代えて、またはディスプレイ出力に加えて、オーディオ出力が提供され得る。別の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、このディスプレイデバイスはまた、Ｉ／Ｏコントローラ５４０によって少なくとも部分的に管理され得る入力デバイスとしても動作する。デバイス５００には、Ｉ／Ｏコントローラ５４０によって管理される複数のＩ／Ｏ機能を提供するための複数の追加のボタンまたはスイッチもまた存在することができる。
一実施形態において、Ｉ／Ｏコントローラ５４０は、複数の加速度計、カメラ、光センサまたはその他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、または、デバイス５００に含まれ得るその他のハードウェアのような、複数のデバイスを管理する。入力は、直接的なユーザのやり取りの一部であり得るとともに、（ノイズのフィルタリング、輝度検出のためにディスプレイを調整すること、カメラにフラッシュを適用すること、またはその他複数の機能のような）その複数の動作に影響を及ぼす環境入力をシステムへ提供することであり得る。一実施形態においてデバイス５００は、バッテリ電力使用量、バッテリの充電、および省電力動作に関連した複数の機能を管理する、電力管理５５０を含む。
メモリサブシステム５６０が、デバイス５００に情報を格納するためのメモリデバイス５６２を含む。メモリサブシステム５６０は、不揮発性（メモリデバイスへの電力が遮断された場合にも状態が変化しない）および／または揮発性（メモリデバイスへの電力が遮断された場合には状態が不定である）の、複数のメモリデバイスを含むことができる。メモリ５６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、またはその他のデータ、並びに、システム５００の複数のアプリケーションおよび機能の実行に関連したシステムデータ（長期間であろうと一時的であろうと）を格納できる。一実施形態においてメモリサブシステム５６０は、（システム５００の制御の一部ともまたみなされ得るし、プロセッサ５１０の一部とみなされる可能性もある）メモリコントローラ５６４を含む。メモリコントローラ５６４は、メモリデバイス５６２への複数のコマンドを生成および発するスケジューラを含む。
接続５７０が、複数のハードウェアデバイス（例えば、複数の無線および／または有線コネクタおよび通信ハードウェア）および複数のソフトウェアコンポーネント（例えば、複数のドライバ、プロトコルスタック）を含むことで、デバイス５００は複数の外部デバイスと通信することが可能である。この外部デバイスは、その他複数のコンピューティングデバイス、無線アクセスポイントまたは基地局のような複数の個別のデバイス、並びに、複数のヘッドセット、プリンタ、またはその他複数のデバイスのような複数の周辺機器であり得る。
接続５７０は、複数の異なるタイプの接続を含むことができる。一般化すべく、デバイス５００は、セルラ接続５７２および無線接続５７４を伴うものとして示されている。セルラ接続５７２は、一般的に、ＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）またはその変形規格または派生規格、ＣＤＭＡ（符号分割多重アクセス）またはその変形規格または派生規格、ＴＤＭ（時分割多重）またはその変形規格または派生規格、ＬＴＥ（ロングタームエボリューション、また"４Ｇ"とも呼ばれる）、またはその他複数のセルラサービス規格を介して提供されるもののような、複数の無線キャリアによって提供されるセルラネットワーク接続を指す。無線接続５７４は、セルラ方式ではない無線接続を指し、（ブルートゥース（登録商標）のような）複数のパーソナルエリアネットワーク、（ＷｉＦｉ（登録商標）のような）複数のローカルエリアネットワーク、および／または、（ＷｉＭａｘのような）複数のワイドエリアネットワーク、またはその他の無線通信を含むことができる。無線通信とは、非固体の媒体を介した、変調された電波放射の使用によるデータの転送を指す。有線通信とは、固体の通信媒体を介して行われる。
複数の周辺接続５８０が、複数のハードウェアインタフェースおよびコネクタ、並びに、複数の周辺接続を形成するための複数のソフトウェアコンポーネント（例えば、複数のドライバ、プロトコルスタック）を含む。デバイス５００は、他の複数のコンピューティングデバイスに対する周辺デバイスであり得る（"出"５８２）とともに、同様に、自身に接続された複数の周辺デバイスを有し得る（"入"５８４）ものであることが理解されよう。デバイス５００は一般に、デバイス５００上でコンテンツを管理（例えば、ダウンロードおよび／またはアップロード、変更、同期）すること等の複数の目的のために、その他複数のコンピューティングデバイスに接続するための"ドッキング"コネクタを有する。さらに、ドッキングコネクタは、例えば、オーディオビジュアルシステムまたはその他複数のシステムへと出力されるコンテンツをデバイス５００が制御することを可能にさせるいくつかの周辺機器に、デバイス５００が接続することを可能にし得る。
プロプライエタリドッキングコネクタまたはその他のプロプライエタリ接続ハードウェアに加えて、デバイス５００は、一般的なまたは規格に準拠した複数のコネクタを介して、複数の周辺接続５８０を形成することができる。複数の一般的なタイプのものとして、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインタフェースの任意のものを含むことができる）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、またはその他のタイプを含むことができる。
一実施形態において、（複数のメモリデバイス５６２のような）メモリサブシステム５６０および／またはシステム５００のその他複数のコンポーネントが、複数の積層型空洞チャネル回路として形成される複数の素子を含む。複数の回路素子を垂直な複数の階層に形成することにより、システム５００の複数のハードウェアコンポーネントが、従来可能であったものより小さな占有面積で実装され得る。垂直な複数の階層を形成することを可能とすべく、これらのコンポーネントが、複数の回路素子による複数のデッキによって形成され得る。これらのデッキは、複数の導電性の停止層により結合された、ハイドープされた複数の空洞チャネルによって相互接続される。これらの積層型回路デバイスは、２つまたはそれより多くのデッキによって形成され得る。
一態様における回路デバイスが、半導体基板上のソース導体層と、複数のメモリセルによる複数のデッキであって、これらのデッキは互いに積層され、それぞれのデッキが、互いに積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、そのデッキを通って延在する少なくとも１つの空洞チャネルであって、チャネル絶縁体、および、このチャネル絶縁体の周囲において複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、を含む、複数のデッキと、隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、一のデッキの空洞チャネルを他のデッキの空洞チャネルに相互接続させる停止層と、を含む。第１デッキの空洞チャネルは、ソース導体から、第１デッキと隣接するデッキとの間の停止層まで延在し、その他の各デッキにおける空洞チャネルは、停止層からそのデッキを通って延在する。
一実施形態において、複数のデッキは、複数のメモリセルによる２つよりも多くのデッキを含む。一実施形態において、それぞれのデッキは、複数のメモリセルによる３０よりも多くの階層を含む。一実施形態において、ヘビードープされた多結晶材料は、ヘビードープされたポリシリコンを含む。一実施形態において、ヘビードープされた多結晶材料は、空洞チャネルの幅の約５分の１またはそれより小さな厚さを有する多結晶材料の薄いチャネルを含む。一実施形態において、導電性の停止層は高導電性材料を含む。一実施形態において、高導電性材料は合金を含む。一実施形態において、この回路デバイスは、第１デッキにセレクトゲートをさらに含む。このセレクトゲートは、複数のデッキの全てのメモリセルに対するセレクトゲートである。
一態様における電子デバイスが、データを格納する３次元積層型メモリデバイスと、このメモリデバイスからアクセスされるデータに基づいた表示を生成すべく結合されたタッチスクリーンディスプレイとを含む。このメモリデバイスは、半導体基板上のソース導体層と、複数のメモリセルによる複数のデッキであって、これらのデッキは互いに積層され、それぞれのデッキが、互いに積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、そのデッキを通って延在する少なくとも１つの空洞チャネルであって、チャネル絶縁体、および、このチャネル絶縁体の周囲において複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、を含む、複数のデッキと、隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、一のデッキの空洞チャネルを他のデッキの空洞チャネルに相互接続させる停止層と、を含む。第１デッキの空洞チャネルは、ソース導体から、第１デッキと隣接するデッキとの間の停止層まで延在し、その他の各デッキにおける空洞チャネルは、停止層からそのデッキを通って延在する。
一実施形態において、複数のデッキは、複数のメモリセルによる２つよりも多くのデッキを含む。一実施形態において、ヘビードープされた多結晶材料は、ヘビードープされたポリシリコンを含む。一実施形態において、ヘビードープされた多結晶材料は、空洞チャネルの幅の約５分の１またはそれより小さな厚さを有する多結晶材料の薄いチャネルを含む。一実施形態において、導電性の停止層は高導電性材料を含む。一実施形態において、高導電性材料は合金を含む。一実施形態において、この電子デバイスは、第１デッキにセレクトゲートをさらに含む。このセレクトゲートは、複数のデッキの全てのメモリセルに対するセレクトゲートである。
一態様における方法が、複数の回路素子による第１デッキを生成する段階であって、この第１デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、ソース導体に電気的に結合すべく、ハイドープされた第１空洞チャネルを第１デッキに形成する段階と、第１デッキの第１空洞チャネルに導電性の停止層を形成する段階であって、この停止層は、第１空洞チャネルを介してソース導体に電気的に結合する、形成する段階と、複数の回路素子による第２デッキを生成する段階であって、この第２デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、停止層に電気的に結合すべく、ハイドープされた第２空洞チャネルを第２デッキに形成する段階と、を含む。
一実施形態において、第１空洞チャネルを形成する段階は、第１デッキを通ってソース導体まで空洞ピラーを形成する段階と、この空洞ピラーの側面に沿ってハイドープされた多結晶材料を堆積する段階とをさらに含む。一実施形態において、第１空洞チャネルを形成する段階は、空洞ピラーの側面に沿ってハイドープされた多結晶材料を堆積する段階と、絶縁体によって空洞ピラーを充填する段階とをさらに含む。この多結晶材料の厚さは、空洞ピラーの幅よりもはるかに小さい。一実施形態において、空洞ピラーを形成する段階は、空洞ピラーの初期の深さを形成すべく、非選択的なエッチング材料により空洞ピラーをエッチングする段階と、ソース導体にて空洞ピラーを完全に停止させるべく、選択的なエッチング材料により空洞ピラーをエッチングする段階とをさらに含む。一実施形態において、導電性の停止層を形成する段階は、合金を堆積する段階をさらに含む。一実施形態において、導電性の停止層を形成する段階は、第１空洞チャネルまで停止層をアニールする段階をさらに含む。一実施形態において、導電性の停止層は導電性の第１停止層を有する。この方法は、第２デッキの第２空洞チャネルに導電性の第２停止層を形成する段階であって、この第２停止層は、第２空洞チャネルを介して第１停止層に電気的に結合する、形成する段階と、複数の回路素子による第３デッキを生成する段階であって、この第３デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、第２停止層に電気的に結合すべく、ハイドープされた第３空洞チャネルを第３デッキに形成する段階とをさらに含む。一実施形態において、この方法は、ソース導体と第１デッキの複数の階層との間にセレクトゲートを形成する段階をさらに含む。このセレクトゲートは、複数のデッキの全てのメモリセルに対するセレクトゲートである。
一態様における製造物品が、コンテンツが格納されたコンピュータ可読記憶媒体を含み、このコンテンツが実行された場合に、複数の回路素子による第１デッキを生成することであって、この第１デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成することと、ソース導体に電気的に結合すべく、ハイドープされた第１空洞チャネルを第１デッキに形成することと、第１デッキの第１空洞チャネルに導電性の停止層を形成することであって、この停止層は、第１空洞チャネルを介してソース導体に電気的に結合する、形成することと、複数の回路素子による第２デッキを生成することであって、この第２デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成することと、停止層に電気的に結合すべく、ハイドープされた第２空洞チャネルを第２デッキに形成すること、を含む複数のオペレーションを実行する。
一実施形態において、第１空洞チャネルを形成するためのコンテンツは、第１デッキを通ってソース導体まで空洞ピラーを形成し、空洞ピラーの側面に沿ってハイドープされた多結晶材料を堆積するためのコンテンツをさらに含む。一実施形態において、第１空洞チャネルを形成するためのコンテンツは、空洞ピラーの側面に沿ってハイドープされた多結晶材料を堆積し、絶縁体によって空洞ピラーを充填するためのコンテンツをさらに含む。この多結晶材料の厚さは、空洞ピラーの幅よりもはるかに小さい。一実施形態において、空洞ピラーを形成するためのコンテンツは、空洞ピラーの初期の深さを形成すべく、非選択的なエッチング材料により空洞ピラーをエッチングし、ソース導体にて空洞ピラーを完全に停止させるべく、選択的なエッチング材料により空洞ピラーをエッチングするためのコンテンツをさらに含む。一実施形態において、導電性の停止層を形成するためのコンテンツは、合金を堆積するためのコンテンツをさらに含む。一実施形態において、導電性の停止層を形成するためのコンテンツは、第１空洞チャネルまで停止層をアニールするためのコンテンツをさらに含む。一実施形態において、導電性の停止層は導電性の第１停止層を有し、第２デッキの第２空洞チャネルに導電性の第２停止層を形成するためであって、この第２停止層は、第２空洞チャネルを介して第１停止層に電気的に結合する、形成するため、複数の回路素子による第３デッキを生成するためであって、この第３デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成するため、および、第２停止層に電気的に結合すべく、ハイドープされた第３空洞チャネルを第３デッキに形成するためのコンテンツをさらに含む。一実施形態において、この製造物品は、ソース導体と第１デッキの複数の階層との間にセレクトゲートを形成するためのコンテンツをさらに含む。このセレクトゲートは、複数のデッキの全てのメモリセルに対するセレクトゲートである。
一態様における装置が、複数の回路素子による第１デッキを生成する手段であって、この第１デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する手段と、ソース導体に電気的に結合すべく、ハイドープされた第１空洞チャネルを第１デッキに形成する手段と、第１デッキの第１空洞チャネルに導電性の停止層を形成する手段であって、この停止層は、第１空洞チャネルを介してソース導体に電気的に結合する、形成する手段と、複数の回路素子による第２デッキを生成する手段であって、この第２デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する手段と、停止層に電気的に結合すべく、ハイドープされた第２空洞チャネルを第２デッキに形成する手段と、を含む。
一実施形態において、第１空洞チャネルを形成する手段は、第１デッキを通ってソース導体まで空洞ピラーを形成し、この空洞ピラーの側面に沿ってハイドープされた多結晶材料を堆積する手段をさらに含む。一実施形態において、第１空洞チャネルを形成する手段は、空洞ピラーの側面に沿ってハイドープされた多結晶材料を堆積し、絶縁体によって空洞ピラーを充填する手段をさらに含む。この多結晶材料の厚さは、空洞ピラーの幅よりもはるかに小さい。一実施形態において、空洞ピラーを形成する手段は、空洞ピラーの初期の深さを形成すべく、非選択的なエッチング材料により空洞ピラーをエッチングし、ソース導体にて空洞ピラーを完全に停止させるべく、選択的なエッチング材料により空洞ピラーをエッチングする手段をさらに含む。一実施形態において、導電性の停止層を形成する手段は、合金を堆積する手段をさらに含む。一実施形態において、導電性の停止層を形成する手段は、第１空洞チャネルまで停止層をアニールする手段をさらに含む。一実施形態において、導電性の停止層は導電性の第１停止層を有し、第２デッキの第２空洞チャネルに導電性の第２停止層を形成し、複数の回路素子による第３デッキを生成し、第２停止層に電気的に結合すべく、ハイドープされた第３空洞チャネルを第３デッキに形成するための手段をさらに含む。この第２停止層は、第２空洞チャネルを介して第１停止層に電気的に結合し、この第３デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する。一実施形態において、この装置は、ソース導体と第１デッキの複数の階層との間にセレクトゲートを形成する手段をさらに含む。このセレクトゲートは、複数のデッキの全てのメモリセルに対するセレクトゲートである。
一態様における回路デバイスが、半導体基板上のソース導体層と、複数のメモリセルによる複数のデッキであって、これらのデッキは互いの上に垂直に積層され、それぞれのデッキが、互いの上に垂直に積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、そのデッキを通って垂直に延在する少なくとも１つの空洞チャネルであって、チャネル絶縁体、および、このチャネル絶縁体の周囲において複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、を含む、複数のデッキと、垂直に隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、一のデッキの空洞チャネルを他のデッキの空洞チャネルに相互接続させる停止層と、を含む。最下部のデッキの空洞チャネルは、ソース導体から、最下部のデッキと垂直に隣接するデッキとの間の停止層まで延在し、その他の各デッキにおける空洞チャネルは、停止層からそのデッキの最上部まで延在する。
一実施形態において、複数のデッキは、複数のメモリセルによる２つよりも多くのデッキを含む。一実施形態において、それぞれのデッキは、複数のメモリセルによる３０よりも多くの階層を含む。一実施形態において、ヘビードープされた多結晶材料は、ヘビードープされたポリシリコンを含む。一実施形態において、ヘビードープされた多結晶材料は、空洞チャネルの幅の約５分の１またはそれより小さな厚さを有する多結晶材料の薄いチャネルを含む。一実施形態において、導電性の停止層は高導電性材料を含む。一実施形態において、高導電性材料は合金を含む。一実施形態におけるこの回路デバイスは、最下部のデッキにセレクトゲートをさらに含む。このセレクトゲートは、複数のデッキの全てのメモリセルに対するセレクトゲートである。
一態様における電子デバイスが、データを格納する３次元積層型メモリデバイスと、このメモリデバイスからアクセスされるデータに基づいた表示を生成すべく結合されたタッチスクリーンディスプレイとを含む。このメモリデバイスは、半導体基板上のソース導体層と、複数のメモリセルによる複数のデッキであって、これらのデッキは互いの上に垂直に積層され、それぞれのデッキが、互いの上に垂直に積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、そのデッキを通って垂直に延在する少なくとも１つの空洞チャネルであって、チャネル絶縁体、および、このチャネル絶縁体の周囲において複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、を含む、複数のデッキと、垂直に隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、一のデッキの空洞チャネルを他のデッキの空洞チャネルに相互接続させる停止層と、を含む。最下部のデッキの空洞チャネルは、ソース導体から、最下部のデッキと垂直に隣接するデッキとの間の停止層まで延在し、その他の各デッキにおける空洞チャネルは、停止層からそのデッキの最上部まで延在する。
一実施形態において、複数のデッキは、複数のメモリセルによる２つよりも多くのデッキを含む。一実施形態において、ヘビードープされた多結晶材料は、ヘビードープされたポリシリコンを含む。一実施形態において、ヘビードープされた多結晶材料は、空洞チャネルの幅の約５分の１またはそれより小さな厚さを有する多結晶材料の薄いチャネルを含む。一実施形態において、導電性の停止層は高導電性材料を含む。一実施形態において、高導電性材料は合金を含む。一実施形態におけるこの電子デバイスは、最下部のデッキにセレクトゲートをさらに含む。このセレクトゲートは、複数のデッキの全てのメモリセルに対するセレクトゲートである。
一態様における方法が、複数の回路素子による第１デッキを生成する段階であって、この第１デッキは、ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、ソース導体に電気的に結合すべく、ハイドープされた第１空洞チャネルを第１デッキに形成する段階と、第１デッキの第１空洞チャネルの最上部に導電性の停止層を形成する段階であって、この停止層は、第１空洞チャネルを介してソース導体に電気的に結合する、形成する段階と、複数の回路素子による第２デッキを生成する段階であって、この第２デッキは、ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、停止層に電気的に結合すべく、ハイドープされた第２空洞チャネルを第２デッキに形成する段階と、を含む。
一実施形態において、第１空洞チャネルを形成する段階は、第１デッキの最上部からソース導体まで空洞ピラーを形成する段階と、空洞ピラーの側面に沿ってハイドープされた多結晶材料を堆積する段階と、絶縁体によって空洞ピラーを充填する段階とをさらに含む。この多結晶材料の厚さは、空洞ピラーの幅よりもはるかに小さい。一実施形態において、空洞ピラーを形成する段階は、空洞ピラーの初期の深さを形成すべく、非選択的なエッチング材料により空洞ピラーをエッチングする段階と、ソース導体にて空洞ピラーを完全に停止させるべく、選択的なエッチング材料により空洞ピラーをエッチングする段階とをさらに含む。一実施形態において、導電性の停止層を形成する段階は、第１空洞チャネルまで停止層をアニールする段階をさらに含む。一実施形態において、導電性の停止層は導電性の第１停止層を有し、第２デッキの第２空洞チャネルの最上部に導電性の第２停止層を形成する段階であって、この第２停止層は、第２空洞チャネルを介して第１停止層に電気的に結合する、形成する段階と、複数の回路素子による第３デッキを生成する段階であって、この第３デッキは、ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、第２停止層に電気的に結合すべく、ハイドープされた第３空洞チャネルを第３デッキに形成する段階とをさらに含む。
本明細書にて示される複数のフロー図は、様々な処理動作のシーケンスの複数の例を与える。複数のフロー図は、ソフトウェアまたはファームウェアルーチン、並びに複数の物理的動作により実行される複数の動作を示すことができる。一実施形態において、あるフロー図は、ハードウェアおよび／またはソフトウェアで実装され得る有限ステートマシン（ＦＳＭ）の状態を示すことができる。特定のシーケンスまたは順序で示されているものの、そうでないことが特定されていない限り、これらの動作の順序は変更され得る。従って、示されている複数の実施形態は、単なる例として理解されるべきであり、このプロセスは、異なる順序で実行されることができ、いくつかの動作は並列に実行され得る。さらに、様々な実施形態において、１または複数の動作が省略され得る。従って、あらゆる実施形態において、全ての動作が必要なわけではない。その他複数のプロセスフローも可能である。
様々な動作または機能が本明細書にて説明された限りにおいて、それらは、ソフトウェアコード、複数の命令、設定、および／またはデータとして説明されること、または定義されることができる。そのコンテンツは、直接的実行可能物（"オブジェクト"または"実行可能な"形式）、ソースコード、または差分コード（"デルタ"または"パッチ"コード）であり得る。本明細書に説明される複数の実施形態のソフトウェアコンテンツは、そのコンテンツがそこに格納された製造物品を介して提供され得る。または、通信インタフェースを介してデータを送信するための通信インタフェースを動作させる方法を介して提供され得る。機械可読記憶媒体が、説明される複数の機能または動作を機械に実行させることができ、記録可能／記録不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学式記憶媒体、フラッシュメモリデバイス、等）のように、機械（例えば、コンピューティングデバイス、電子システム、等）によってアクセス可能な形式で情報を格納する任意の機構を含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラ、等のように、別のデバイスと通信するための、ハードワイヤード、無線、光、等の媒体の任意のものにインタフェースする任意の機構を含む。通信インタフェースは、複数の設定パラメータを提供することにより、および／または、ソフトウェアコンテンツを記述したデータ信号を提供するための通信インタフェースを準備する複数の信号を送信することにより構成され得る。通信インタフェースは、通信インタフェースに送信される１または複数のコマンドまたは信号を介してアクセスされ得る。
本明細書にて説明される様々なコンポーネントが、説明された複数の動作または機能を実行するための手段であり得る。本明細書にて説明された各コンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。これらのコンポーネントは、複数のソフトウェアモジュール、ハードウェアモジュール、特定用途ハードウェア（例えば、アプリケーション特定のハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）、等）、複数の組み込みコントローラ、ハードワイヤード回路、等として実装され得る。
本明細書に説明されているものに加えて、開示されている本発明の複数の実施形態および実装例に対し、それらの範囲から逸脱することなく、様々な変更が成され得る。従って、本明細書における複数の説明および例は、限定的な意味ではなく例示的な意味に解釈されるべきである。本発明の範囲は、以下の複数の特許請求項のみを参照して評価されるべきである。

Claims (23)

  1. ３次元回路を形成するための方法であって、
    複数の回路素子による第１デッキを生成する段階であって、前記第１デッキは、ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、
    前記ソース導体に電気的に結合すべく、ハイドープされた第１空洞チャネルを前記第１デッキに形成する段階と、
    前記第１デッキの前記第１空洞チャネルに導電性の停止層を形成する段階であって、前記停止層は、前記第１空洞チャネルを介して前記ソース導体に電気的に結合する、形成する段階と、
    複数の回路素子による第２デッキを生成する段階であって、前記第２デッキは、前記ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、
    前記停止層に電気的に結合すべく、ハイドープされた第２空洞チャネルを前記第２デッキに形成する段階と、
    を有する方法。
  2. 前記第１空洞チャネルを形成する段階は、
    前記第１デッキを通って前記ソース導体まで空洞ピラーを形成する段階と、
    前記空洞ピラーの側面に沿って、ハイドープされた多結晶材料を堆積する段階と、
    をさらに含む、請求項１に記載の方法。
  3. 前記第１空洞チャネルを形成する段階は、
    前記空洞ピラーの側面に沿って、ハイドープされた多結晶材料を堆積する段階であって、前記多結晶材料の厚さは、前記空洞ピラーの幅よりも小さい、堆積する段階と、
    絶縁体によって前記空洞ピラーを充填する段階と、
    をさらに含む、請求項２に記載の方法。
  4. 前記空洞ピラーを形成する段階は、
    前記空洞ピラーの初期の深さを形成すべく、非選択的なエッチング材料により前記空洞ピラーをエッチングする段階と、
    前記ソース導体にて前記空洞ピラーを完全に停止させるべく、選択的なエッチング材料により前記空洞ピラーをエッチングする段階と、
    をさらに含む、請求項２または請求項３に記載の方法。
  5. 導電性の前記停止層を形成する段階は、
    合金を堆積する段階をさらに含む、請求項１から請求項４のいずれか１項に記載の方法。
  6. 導電性の前記停止層を形成する段階は、
    前記第１空洞チャネルまで前記停止層をアニールする段階をさらに含む、請求項１から請求項４のいずれか１項に記載の方法。
  7. 導電性の前記停止層は導電性の第１停止層を有し、
    前記方法は、
    前記第２デッキの前記第２空洞チャネルに導電性の第２停止層を形成する段階であって、前記第２停止層は、前記第２空洞チャネルを介して前記第１停止層に電気的に結合する、形成する段階と、
    複数の回路素子による第３デッキを生成する段階であって、前記第３デッキは、前記ソース導体の上方に積層された複数の回路素子の複数の階層を有する、生成する段階と、
    前記第２停止層に電気的に結合すべく、ハイドープされた第３空洞チャネルを前記第３デッキに形成する段階と、
    をさらに有する、請求項１から請求項６のいずれか１項に記載の方法。
  8. 前記ソース導体と前記第１デッキの前記複数の階層との間にセレクトゲートを形成する段階であって、前記セレクトゲートは、複数の前記デッキの全てのメモリセルに対する前記セレクトゲートである、形成する段階をさらに有する、請求項１から請求項７のいずれか１項に記載の方法。
  9. ３次元回路を形成するための回路デバイスであって、
    半導体基板上のソース導体層と、
    複数のメモリセルによる複数のデッキであって、前記複数のデッキは互いに積層され、それぞれのデッキが、
    互いに積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、
    前記デッキを通って延在する少なくとも１つの空洞チャネルであって、チャネル絶縁体、および、前記チャネル絶縁体の周囲において前記複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、
    を含む、複数のデッキと、
    隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、前記停止層は、一のデッキの空洞チャネルを他のデッキの前記空洞チャネルに相互接続させ、前記停止層は、前記一のデッキの前記空洞チャネルの前記チャネル絶縁体及びヘビードープされた前記多結晶材料の上に位置して完全にカバーし、前記停止層は、前記他のデッキの前記空洞チャネルの端部にて前記チャネル絶縁体の周囲のヘビードープされた前記多結晶材料の下に位置し、前記停止層は、合金を有する高導電性材料を含む、停止層と、
    を備え、
    第１デッキの前記空洞チャネルは、前記ソース導体層から、前記第１デッキと隣接するデッキとの間の前記停止層まで延在し、その他の各デッキにおける前記空洞チャネルは、前記停止層から前記デッキを通って延在する、回路デバイス。
  10. 前記複数のデッキは、複数のメモリセルによる２つよりも多くのデッキを有する、請求項９に記載の回路デバイス。
  11. それぞれのデッキは、複数のメモリセルによる３０よりも多くの階層を含む、請求項９または請求項１０に記載の回路デバイス。
  12. ヘビードープされた前記多結晶材料は、ヘビードープされたポリシリコンを含む、請求項９から請求項１１のいずれか１項に記載の回路デバイス。
  13. ヘビードープされた前記多結晶材料は、前記空洞チャネルの幅の約５分の１またはそれより小さな厚さを有する多結晶材料の薄いチャネルを含む、請求項９から請求項１２のいずれか１項に記載の回路デバイス。
  14. 前記第１デッキにセレクトゲートをさらに備え、前記セレクトゲートは、前記複数のデッキの全てのメモリセルに対する前記セレクトゲートである、請求項９から請求項１３のいずれか１項に記載の回路デバイス。
  15. ３次元回路を有する電子デバイスであって、
    データを格納する３次元積層型のメモリデバイスと、
    前記メモリデバイスからアクセスされるデータに基づいた表示を生成すべく結合されたタッチスクリーンディスプレイと
    を備え、
    前記メモリデバイスは、
    半導体基板上のソース導体層と、
    複数のメモリセルによる複数のデッキであって、前記複数のデッキは互いに積層され、それぞれのデッキが、
    互いに積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、
    前記デッキを通って延在する少なくとも１つの空洞チャネルであって、チャネル絶縁体、および、前記チャネル絶縁体の周囲において前記複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、
    を含む、複数のデッキと、
    隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、前記停止層は、一のデッキの空洞チャネルを他のデッキの前記空洞チャネルに相互接続させ、前記停止層は、前記一のデッキの前記空洞チャネルの前記チャネル絶縁体及びヘビードープされた前記多結晶材料の上に位置して完全にカバーし、前記停止層は、前記他のデッキの前記空洞チャネルの端部にて前記チャネル絶縁体の周囲のヘビードープされた前記多結晶材料の下に位置し、前記停止層は、合金を有する高導電性材料を含む、停止層と、
    を有し、
    第１デッキの前記空洞チャネルは、前記ソース導体層から、前記第１デッキと隣接するデッキとの間の前記停止層まで延在し、その他の各デッキにおける前記空洞チャネルは、前記停止層から前記デッキを通って延在する、電子デバイス。
  16. 請求項１から請求項８のいずれか１項に記載の方法をコンピュータに実行させるためのコンピュータプログラム。
  17. 請求項１から請求項８のいずれか１項に記載の方法を実行するための複数のオペレーションを実行する手段を備える、３次元回路を形成するための装置。
  18. ３次元回路を形成するための回路デバイスであって、
    半導体基板上のソース導体層と、
    複数のメモリセルによる複数のデッキであって、前記複数のデッキは互いの上に垂直に積層され、それぞれのデッキが、
    互いの上に垂直に積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、
    前記デッキを通って垂直に延在する少なくとも１つの空洞チャネルであって、チャネル絶縁体、および、前記チャネル絶縁体の周囲において前記複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、
    を含む、複数のデッキと、
    垂直に隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、前記停止層は、一のデッキの空洞チャネルを他のデッキの前記空洞チャネルに相互接続させ、前記停止層は、前記一のデッキの前記空洞チャネルの前記チャネル絶縁体及びヘビードープされた前記多結晶材料の上に位置して完全にカバーし、前記停止層は、前記他のデッキの前記空洞チャネルの端部にて前記チャネル絶縁体の周囲のヘビードープされた前記多結晶材料の下に位置し、前記停止層は、合金を有する高導電性材料を含む、停止層と、
    を備え、
    最下部のデッキの前記空洞チャネルは、前記ソース導体層から、前記最下部のデッキと垂直に隣接するデッキとの間の前記停止層まで延在し、その他の各デッキにおける前記空洞チャネルは、前記停止層から前記デッキの最上部まで延在する、回路デバイス。
  19. ３次元回路を有する電子デバイスであって、
    データを格納する３次元積層型のメモリデバイスと、
    前記メモリデバイスからアクセスされるデータに基づいた表示を生成すべく結合されたタッチスクリーンディスプレイと
    を備え、
    前記メモリデバイスは、
    半導体基板上のソース導体層と、
    複数のメモリセルによる複数のデッキであって、前記複数のデッキは互いの上に垂直に積層され、それぞれのデッキが、
    互いの上に垂直に積層された複数のメモリセルの複数の階層であって、それぞれの階層が一のメモリセルを含む、複数の階層と、
    前記デッキを通って垂直に延在する少なくとも１つの空洞チャネルであって、チャネル絶縁体、および、前記チャネル絶縁体の周囲において前記複数のメモリセルの複数の階層に隣接して配置されたヘビードープされた多結晶材料を含む空洞チャネルと、
    を含む、複数のデッキと、
    垂直に隣接する複数のデッキによる各ペアの間にある導電性の停止層であって、前記停止層は、一のデッキの空洞チャネルを他のデッキの前記空洞チャネルに相互接続させ、前記停止層は、前記一のデッキの前記空洞チャネルの前記チャネル絶縁体及びヘビードープされた前記多結晶材料の上に位置して完全にカバーし、前記停止層は、前記他のデッキの前記空洞チャネルの端部にて前記チャネル絶縁体の周囲のヘビードープされた前記多結晶材料の下に位置し、前記停止層は、合金を有する高導電性材料を含む、停止層と、
    を有し、
    最下部のデッキの前記空洞チャネルは、前記ソース導体層から、前記最下部のデッキと垂直に隣接するデッキとの間の前記停止層まで延在し、その他の各デッキにおける前記空洞チャネルは、前記停止層から前記デッキの最上部まで延在する、電子デバイス。
  20. ３次元回路を形成するための方法であって、
    複数の回路素子による第１デッキを生成する段階であって、前記第１デッキは、ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、
    前記ソース導体に電気的に結合すべく、ハイドープされた第１空洞チャネルを前記第１デッキに形成する段階と、
    前記第１デッキの前記第１空洞チャネルの最上部に導電性の停止層を形成する段階であって、前記停止層は、前記第１空洞チャネルを介して前記ソース導体に電気的に結合する、形成する段階と、
    複数の回路素子による第２デッキを生成する段階であって、前記第２デッキは、前記ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、
    前記停止層に電気的に結合すべく、ハイドープされた第２空洞チャネルを前記第２デッキに形成する段階と、
    を有する方法。
  21. 前記第１空洞チャネルを形成する段階は、
    前記第１デッキの最上部から前記ソース導体まで空洞ピラーを形成する段階と、
    前記空洞ピラーの側面に沿って、ハイドープされた多結晶材料を堆積する段階であって、前記多結晶材料の厚さは、前記空洞ピラーの幅よりも小さい、堆積する段階と、
    絶縁体によって前記空洞ピラーを充填する段階と、
    をさらに含む、請求項２０に記載の方法。
  22. 導電性の前記停止層は導電性の第１停止層を有し、
    前記方法は、
    前記第２デッキの前記第２空洞チャネルの最上部に導電性の第２停止層を形成する段階であって、前記第２停止層は、前記第２空洞チャネルを介して前記第１停止層に電気的に結合する、形成する段階と、
    複数の回路素子による第３デッキを生成する段階であって、前記第３デッキは、前記ソース導体の上方に垂直に積層された複数の回路素子の複数の階層を有する、生成する段階と、
    前記第２停止層に電気的に結合すべく、ハイドープされた第３空洞チャネルを前記第３デッキに形成する段階と、
    をさらに有する、請求項２０または請求項２１に記載の方法。
  23. 請求項１６に記載のコンピュータプログラムを格納する、コンピュータ可読記憶媒体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049875B2 (en) 2019-08-06 2021-06-29 Kioxia Corporation Semiconductor memory device and method of manufacturing the same

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9595531B2 (en) 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
US9299767B1 (en) * 2014-09-26 2016-03-29 Intel Corporation Source-channel interaction in 3D circuit
US9853037B2 (en) 2015-11-23 2017-12-26 Micron Technology, Inc. Integrated assemblies
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
KR20170134039A (ko) 2016-05-27 2017-12-06 삼성전자주식회사 수직형 메모리 장치
US10446571B2 (en) 2016-06-01 2019-10-15 Micron Technology, Inc. Memory circuitry comprising a vertical string of memory cells and a conductive via and method used in forming a vertical string of memory cells and a conductive via
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
KR102551799B1 (ko) * 2016-12-06 2023-07-05 삼성전자주식회사 반도체 소자
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10256272B2 (en) * 2017-06-26 2019-04-09 Sandisk Technologies Llc Resistive memory device containing etch stop structures for vertical bit line formation and method of making thereof
CN110603640B (zh) 2017-07-17 2023-06-27 美光科技公司 存储器电路系统
EP3580782A4 (en) 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
KR102576211B1 (ko) 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
US10438671B1 (en) * 2018-06-22 2019-10-08 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack during programming
CN108878441B (zh) * 2018-07-12 2020-10-09 长江存储科技有限责任公司 一种三维半导体存储器及其制备方法
CN109037228B (zh) * 2018-07-27 2021-07-09 中国科学院微电子研究所 一种三维计算机闪存设备及其制作方法
CN113345910B (zh) * 2018-08-14 2024-02-27 长江存储科技有限责任公司 3d存储器中的堆叠连接件及其制造方法
KR102143519B1 (ko) * 2018-12-04 2020-08-12 삼성전자 주식회사 후단 공정을 이용한 3차원 플래시 메모리 제조 방법
WO2020050491A1 (ko) 2018-09-05 2020-03-12 한양대학교 산학협력단 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
US10665469B2 (en) 2018-09-11 2020-05-26 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods used in forming an array of elevationally-extending strings of memory cells
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
US10748921B2 (en) 2018-10-25 2020-08-18 Micron Technology, Inc. Integrated assemblies which include stacked memory decks, and methods of forming integrated assemblies
SG11202111703YA (en) * 2019-06-28 2021-11-29 Yangtze Memory Technologies Co Ltd Methods of semiconductor device fabrication
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
TWI805947B (zh) * 2019-10-21 2023-06-21 美商應用材料股份有限公司 水平gaa奈米線及奈米平板電晶體
JP2021129044A (ja) 2020-02-14 2021-09-02 キオクシア株式会社 半導体記憶装置
US11187532B2 (en) 2020-03-06 2021-11-30 Anello Photonics, Inc. Process flow for fabricating integrated photonics optical gyroscopes
KR102396928B1 (ko) * 2020-06-05 2022-05-12 한양대학교 산학협력단 산화물 반도체 채널 물질 기반 3차원 플래시 메모리
US11552100B2 (en) 2020-08-05 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11600634B2 (en) * 2020-08-05 2023-03-07 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11563027B2 (en) * 2020-09-09 2023-01-24 Micron Technology, Inc. Microelectronic devices with tiered decks of differing pillar density and related methods and systems
KR20220035745A (ko) 2020-09-14 2022-03-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920065A (en) 1988-10-31 1990-04-24 International Business Machines Corporation Method of making ultra dense dram cells
US5479197A (en) 1991-07-11 1995-12-26 Canon Kabushiki Kaisha Head for recording apparatus
JP3568385B2 (ja) 1998-03-16 2004-09-22 沖電気工業株式会社 半導体装置の製造方法
US20060062897A1 (en) 2004-09-17 2006-03-23 Applied Materials, Inc Patterned wafer thickness detection system
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5376789B2 (ja) 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP2009135328A (ja) 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
US7935598B2 (en) 2007-12-24 2011-05-03 Hynix Semiconductor Inc. Vertical channel transistor and method of fabricating the same
KR101559868B1 (ko) 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
US7786481B2 (en) * 2008-08-26 2010-08-31 Lg Display Co., Ltd. Organic light emitting diode display and fabricating method thereof
KR101503876B1 (ko) 2009-03-06 2015-03-20 삼성전자주식회사 비휘발성 메모리 소자
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101495803B1 (ko) 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR101589275B1 (ko) 2009-02-26 2016-01-27 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR101482639B1 (ko) 2009-03-06 2015-01-22 삼성전자주식회사 비휘발성 메모리 소자
JP2010219409A (ja) 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
KR101102506B1 (ko) 2009-06-12 2012-01-04 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101543331B1 (ko) 2009-07-06 2015-08-10 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US8021941B2 (en) 2009-07-21 2011-09-20 International Business Machines Corporation Bias-controlled deep trench substrate noise isolation integrated circuit device structures
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
JP5502629B2 (ja) 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20120029291A (ko) 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101792778B1 (ko) 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR101762823B1 (ko) 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
JP5421317B2 (ja) 2011-03-24 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8860117B2 (en) * 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
KR20130019644A (ko) * 2011-08-17 2013-02-27 삼성전자주식회사 반도체 메모리 장치
US9048415B2 (en) 2012-01-11 2015-06-02 Micron Technology, Inc. Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods
KR101903440B1 (ko) * 2012-02-21 2018-10-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법
US10504596B2 (en) * 2012-04-18 2019-12-10 Micron Technology, Inc. Apparatuses and methods of forming apparatuses using a partial deck-by-deck process flow
US9006810B2 (en) 2012-06-07 2015-04-14 International Business Machines Corporation DRAM with a nanowire access transistor
KR20140011872A (ko) 2012-07-20 2014-01-29 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US8797804B2 (en) 2012-07-30 2014-08-05 Micron Technology, Inc. Vertical memory with body connection
KR20140029927A (ko) 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체 장치 및 그 제조방법
US10651315B2 (en) 2012-12-17 2020-05-12 Micron Technology, Inc. Three dimensional memory
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
US8963156B2 (en) 2013-02-22 2015-02-24 Micron Technology, Inc. Semiconductor devices including WiSX
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9230973B2 (en) 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
US9032353B2 (en) 2013-10-10 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for three-dimensional layout design of integrated circuit elements in stacked CMOS

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049875B2 (en) 2019-08-06 2021-06-29 Kioxia Corporation Semiconductor memory device and method of manufacturing the same

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Publication number Publication date
KR20160111972A (ko) 2016-09-27
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