TWI619233B - 建立用於三維電路裝置之堆疊中空通道技術 - Google Patents

建立用於三維電路裝置之堆疊中空通道技術 Download PDF

Info

Publication number
TWI619233B
TWI619233B TW104104772A TW104104772A TWI619233B TW I619233 B TWI619233 B TW I619233B TW 104104772 A TW104104772 A TW 104104772A TW 104104772 A TW104104772 A TW 104104772A TW I619233 B TWI619233 B TW I619233B
Authority
TW
Taiwan
Prior art keywords
channel
stack
stop layer
stacked
insulator
Prior art date
Application number
TW104104772A
Other languages
English (en)
Other versions
TW201603245A (zh
Inventor
呂振羽
羅傑 林賽
瑟吉Ｖ 柯維許尼可夫
Original Assignee
英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾公司 filed Critical 英特爾公司
Publication of TW201603245A publication Critical patent/TW201603245A/zh
Application granted granted Critical
Publication of TWI619233B publication Critical patent/TWI619233B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種三維堆疊電路裝置包括多個層疊之電路元件，各個層疊包括多層電路元件。各個層疊包括延伸貫穿該層疊的一高度摻雜中空通道。在該第一層疊下方為一源極導體以驅動該等電路元件之活性。在各個層疊間為一傳導性停止層其互連自一個層疊的該中空通道至相鄰該層疊的該中空通道。因此，全部層疊之全部中空通道係電氣式耦接至該源極導體。

Description

建立用於三維電路裝置之堆疊中空通道技術 發明領域
本發明之實施例大致上係有關於堆疊電路裝置，及更明確言之係有關於形成用於三維電路裝置之堆疊中空通道技術。
著作權聲明/許可
本專利文件之部分揭示內容可能含有受著作權保護之材料。當本專利出現在專利商標局的專利檔案或記錄時，著作權擁有者並不反對任何人複製專利文件或專利揭示文，但仍然保有全部著作權權利。著作權聲明適用於後述全部資料及其附圖圖式，以及後述任何軟體：著作權©2010，英特爾公司(Intel Corporation)，版權所有。
發明背景
計算裝置及電子裝置之尺寸持續地縮小，即便自該等裝置預期獲得更高效能及儲存容量亦復如此。此外，使用的組件愈多及使用的底面積愈大則該等裝置愈耗電。尺寸及功率消耗乃電子裝置的有意義因數，特別對手持式及行動裝置尤為如此。電子裝置製造上的晚近發展提供了 製造具有更高密度之電子裝置的可能。但某些製程技術的實際限制限制了達成進一步提高密度的可能。
依據本發明之一實施例，係特地提出一種電路裝 置，其包含：位在一半導體基體上的一源極導體層；多個由記憶體胞元所組成之層疊，該等層疊係堆疊於彼此之上，各個層疊包括：多個由記憶體胞元所組成之層，該等層堆疊於彼此之上，各層包括一記憶體胞元；及延伸貫穿該層疊的至少一個中空通道，該中空通道包括一通道絕緣體和一重度摻雜多晶體材料，該多晶體材料環繞該通道絕緣體且係位在與該等多個由記憶體胞元所組成之層相鄰之處；以及在各對相鄰層疊之間的具有傳導性的一停止層，其中，該停止層使一層疊之一中空通道與另一層疊之該中空通道互連；其中，一第一層疊之該中空通道自該源極導體延伸至位在該第一層疊與一相鄰層疊之間的該停止層，且各個另一層疊之該中空通道自該停止層延伸貫穿該層疊。
100、400‧‧‧系統
102、500‧‧‧裝置
110‧‧‧基體
112‧‧‧源極、源極導體
114、114-A~B、126、126-A~B、264‧‧‧絕緣體
120、140‧‧‧層疊
122、122-A~B、142、142-A~B‧‧‧電路元件
124、144‧‧‧中空通道
130、254‧‧‧停止層
202-218‧‧‧電路狀態
222‧‧‧源極
224、234、274‧‧‧絕緣體
226‧‧‧選擇閘
232、272‧‧‧胞元
240、242、244、248‧‧‧柱體
246‧‧‧差異
250、280‧‧‧多體
252、282‧‧‧氧化物
262‧‧‧蓋層
300‧‧‧處理
302-336‧‧‧方塊
410‧‧‧匯流排/匯流排系統
420、510‧‧‧處理器
430、560、562‧‧‧記憶體子系統、記憶體
432‧‧‧記憶體裝置
434、564‧‧‧記憶體控制器
436‧‧‧作業系統(OS)
438‧‧‧指令
440‧‧‧I/O介面
450‧‧‧網路介面
460‧‧‧儲存裝置
462‧‧‧碼或指令及資料
470‧‧‧周邊介面
520‧‧‧音訊子系統
530‧‧‧顯示子系統
532‧‧‧顯示介面
540‧‧‧I/O控制器
550‧‧‧電源管理
570‧‧‧連結
572‧‧‧小區式連結
574‧‧‧無線連結
580‧‧‧周邊連結
582‧‧‧至
584‧‧‧自
後文詳細說明部分包括附圖之討論具有經由本發明之實施例之具現舉例給定之例示。須瞭解附圖係用於舉例說明而非限制性。如此處使用，述及一或多個「實施例」須瞭解為描述含括於本發明之至少一個具現中之一特定特性件、結構、及/或特性。如此，出現於此處之片語諸如「於一個實施例中」或「於一替代實施例中」描述本發 明之各個實施例及具現，而非必然全部皆係指同一個實施例。但其也並非必然彼此互斥。
圖1為具有一中空通道之一堆疊電路之一實施例 之方塊圖。
圖2A-2I為之一堆疊電路之一實施例之方塊圖。
圖3為用以形成一堆疊中空通道電路之處理程序 之一實施例之流程圖。
圖4為其中可具現堆疊中空通道電路之一計算系 統之一實施例之方塊圖。
圖5為其中可具現堆疊中空通道電路的一行動裝 置之一實施例之方塊圖。
後文將對某些細節及具現作詳細說明部分，包括 附圖之詳細說明，其可描繪後述部分或全部實施例，以及討論此處呈示之發明構想的其它可能實施例或具現。
較佳實施例之詳細說明
如此處描述，使用三維堆疊可達成電路組件之密度增高。更明確言之，三維堆疊電路裝置包括藉一高度摻雜中空通道及一傳導性停止層電氣連結的多個層疊之電路元件。該中空通道及停止層使其能堆疊多個層疊。各個層疊包括多層電路元件，許可電路元件之堆疊(例如，垂直堆疊)。第一層疊直接相鄰一源極導體，包括一高度摻雜中空通道，其電氣式耦接至該驅動該等電路元件之活動的源極導體。各個層疊之高度摻雜中空通道自該層疊之一端延伸 至該層疊之另一端(例如，於一垂直堆疊中之頂至底，或於一水平堆疊/列中之邊至邊)。在各個層疊間者為一傳導性停止層其互連一個層疊之中空通道至相鄰層疊之中空通道。 因此，全部層疊之全部中空通道皆係電氣式耦接至該源極導體。
於一個實施例中，該等電路元件為NAND記憶體 胞元。因此，該電路裝置為三維(3D)記憶體裝置。於一個實施例中，該等中空通道係藉形成筆直柱貫穿各個層疊之該等多層建立。傳統用在形成垂直柱的化學，採用筆直柱輪廓及一致蝕刻停止(亦即全部柱具有相同深度)，對於柱體的深度有限制(例如，可蝕刻貫穿多少層)。舉例言之，以多層字線堆疊在一起(例如，36層)為例，將呈現極高縱橫比，其限制了目前技術達成期望處理之能力。如此處描述，可分開形成多個層疊，一次在各個層疊形成分開柱。如此，一次須蝕刻的層數有限，但總層數可大於使用傳統技術之層數，原因在於能夠堆疊多個層疊之故。
須瞭解為了堆疊多個層疊之多層電路元件，該電 路將需要一傳導性停止層。該傳導性停止層提供電氣耦合該(等)上層疊至該第一層疊下方之該源極導體所需傳導性。為了具有傳導性，該停止層可為金屬合金或高度摻雜材料。但須瞭解使用高度傳導性停止層可能造成載子擴散入該等中空通道。電氣載子擴散入傳統中空通道將導致該中空通道之效能表現的不規則性增加。藉由重度摻雜該中空通道，載子自該傳導性停止層之擴散將不會對該中空通 道之效能表現造成負面效應。
中空通道之高度摻雜將顯著地提高線串電流，且 將最小化源極-汲極梯度差異。如此，高度摻雜可最小化不同電路元件之效能或操作差異。但高度摻雜可能限制電路元件中之關閉表現之控制，特別當該層疊有許多電路元件時尤為如此。於一個實施例中，高度摻雜中空通道維持薄型。通道厚度之最小化許可對電路元件之關閉表現獲得更多控制。舉例言之，通道厚度可能受針對該特定電路元件之電路架構一完全耗盡層的該空間電荷區寬度所限。於一個實施例中，通道厚度係限於遠小於柱半徑或寬度。舉例言之，通道厚度可為柱寬度或整個通道寬度之五分之一或以下(如該中空通道之一剖面所見，寬度為橫過該通道之一度量)。較薄的通道可改良裝置間之一致性。於一個實施例中，氧化的使用可調整通道厚度且進一步改良該等電路元件之漏電流效能。
後文詳細說明部分參考附圖。須瞭解附圖圖式並 非必然照比例繪製元件或組件。某些元件係蓄意地不照比例繪製用於例示與討論目的。也須瞭解特定實施例參考層疊之垂直堆疊，一個層疊在另一層疊頂上。於一個實施例中，該等電路可水平組配。
圖1為具有一中空通道之一堆疊電路之一實施例 之方塊圖。系統100表示使用多個層疊之電路元件之電子電路裝置。替代於單一堆疊處理全部電路元件及試圖形成一通道以操作全部電路元件，系統100係成層處理，具有多個 層疊之電路元件。
基體110表示該電子電路在其上處理的一基板或 半導體平台。系統100表示該電子電路之一剖面，且須瞭解典型地此等電路將在一半導體裝置上同時處理。該處理在基體110產生(例如，沈積)源極導體112。源極導體112可致動或控制系統100之電路元件的電路操作。源極導體112為高度傳導性材料，諸如金屬材料(例如，矽化鎢(WSix))或具有極高遷移性載子之其它材料。須瞭解於系統100中並未例示針對一功能電路之全部電路元件。
絕緣體114(元件114-A及114-B)可在源極112與 第一疊，層疊120間提供一障壁。層疊120包括電路元件122(元件122-A及122-B)。電路元件122係在層疊120內部成層形成。如此，多個電路元件122在層疊120內部彼此相鄰垂直堆疊。層疊120可包括自數個電路元件122至多於30個電路元件(例如，36或38個記憶體胞元)。中空通道124延伸貫穿層疊120之全體/高度長度至源極112，如此提供了自源極112至電路元件122之電氣連結。
層疊140為系統100之第二層疊且係組構或處理 相鄰層疊120。層疊140包括電路元件142(元件142-A及142-B)。須瞭解多層電路元件122及142可成階或成層處理。如此，期望層數可決定進行多少層處理。於一個實施例中，電路元件122及142係各自在其個別層疊內部垂直堆疊成電路元件層。於一個實施例中，形成電路元件142之處理係與形成電路元件122之處理相同，但係在由某些層疊處 理操作分開的不同層疊內進行。
於一個實施例中，該處理在層疊120上形成絕緣體126(元件126-A及126-B)而在可被處理的層疊140上提供一分隔體。停止層130係在中空通道124末端處理，及許可層疊140之中空通道144至層疊120之中空通道124，及因而至源極112的電氣傳導性。須瞭解絕緣體126可為環繞停止層130之單一絕緣體層。同理，中空通道124及144分別可由電路元件122及142環繞。如此，A元件及B元件之標示僅係為了例示目的以例示自貫穿中空通道之剖面所見電路之不同側。
於一個實施例中，中空通道124及144係以該材料形成為又深又窄孔洞或柱體。須瞭解當源極112為金屬層時，處理可包括蝕刻處理，其將製造一良好柱體有一致性質能夠產生中空通道124。為了能夠在層疊120上組構層疊140，停止層也可高傳導性材料或金屬材料其將使得蝕刻處理確定性停止。如此，同理，中空通道可確定性生成，具有一致深度及性質如同層疊140中之其它柱體(圖中未特別顯示)。於一個實施例中，比較需要分隔電路元件之各層所需厚度，絕緣體126可製作成相當厚。絕緣體126之厚度許可使用二步驟式蝕刻法(參考圖2G之進一步細節)以給層疊140提供更一致的中空通道性質。
中空通道124及144為重度摻雜，及因而有相當高載子遷移性。中空通道之重度摻雜本質去除了自停止層130載子擴散的疑慮。於一個實施例中，中空通道124及144包 括環繞一絕緣體之薄導體區(參考圖2A-2I有關更特定細節)。一薄中空通道導體可約束重度摻雜載子之晶粒大小，其可進一步減低載子擴散效應。
系統100明確例示兩個層疊，層疊120及層疊 140。須瞭解該等元件於不同層疊分開，以及連結該等層疊之中空通道及停止層之高傳導率理論上許可任何數目之層疊在系統100中堆疊。於一個實施例中，垂直堆疊之數目理論上不受限制，其允許遠更有效使用半導體晶粒底面積。 如此，基於堆疊，在系統100中之電路元件之總數比起傳統上該底面積所許可的總數可為兩倍、三倍、或多倍。參考如上實施例，傳統電路製程允許在由系統100使用的底面積使用36層記憶體胞元。但系統100能夠許可在相同底面積上使用72、108、或甚至更多層。電路元件之層數限制將為處理額外層疊之成本而非傳統製程本身之限制。
如此，製程可形成另一絕緣體(類似絕緣體126) 及另一停止層(類似停止層130)恰相鄰層疊140。該第二停止層可相鄰中空通道144，且將許可第三層疊之一中空通道電氣式耦接至源極112。如此，於一個實施例中，系統100可包括一第三層疊之電路元件透過垂直位在其下方的停止層及中空通道耦接至源極112。
圖2A-2I為一堆疊電路之一實施例之方塊圖。為 了例示目的，圖2A-2I例示三維堆疊記憶體裝置，各層疊具有多層記憶體胞元。更明確言之，圖2A-2I中之實施例提供垂直堆疊記憶體裝置之一個具體實施例，一個層疊係在另 一層疊頂上處理，各個層疊包括多個垂直記憶體胞元層。於一個實施例中，此種處理可以「水平」方式進行，但只用於從半導體基體或晶圓堆疊的裝置。如此，於一個實施例中，「垂直」堆疊可指自半導體基體擴延電路元件之任何製程，裝置係置於在半導體基體上處理及/或操作。此種製程允許裝置連結的半導體基體平面縮小底面積，同時增加自半導體基體堆疊的裝置數目。
圖2A例示電路狀態202，其中多層或多胞元232已經在源極222上方處理。絕緣體224為一中間層絕緣體其隔開一層胞元232與另一層。絕緣體224例如可為以氧化物為基礎之絕緣體材料。於一個實施例中，該電路包括在一層絕緣體224上方而在多層胞元232下方處理之選擇閘226。選擇閘226可用以致動胞元232。絕緣體234可為遮罩絕緣體或其它絕緣體，其允許在胞元232上方之進一步製程。各個胞元232以及選擇閘226可在狀態202出現之前，針對各層或各層以一或多個製程操作形成。
於一個實施例中，柱體240係藉衝壓蝕刻產生，其去除了絕緣體224襯層而暴露出源極222。源極222為在一半導體基體上之一源極導體層。於一個實施例中，柱體240係使用蝕刻產生，沿柱體240之壁面或側面形成一襯層(該襯層並未特別例示)。在進一步處理中空通道柱體之前，該襯層可被去除。
圖2B例示電路狀態204，其中該製程形成中空通道導體。於一個實施例中，該製程沈積多體250於電路上 方。於一個實施例中，多體250維持薄，有高濃度原位摻雜。 多體250為多晶體材料，諸如多晶矽。多晶矽容易導致大量晶粒，造成許多缺陷。晶粒性傳統上造成胞元232效能的顯著變異。藉減薄高度摻雜多體250之厚度，比較通道長度，該製程可限制晶粒大小。
須瞭解限制多體通道之厚度可限制晶粒大小，使 其無法生長超過通道之厚度。將多體250保持薄形，可產生較小的晶粒大小，結果導致一致材料及較佳效能。須瞭解多體250也將形成於電路上，如由電路上之多體層例示。
圖2C例示電路狀態206，其中製程以絕緣體填充 中空通道。於一個實施例中，該製程在多體250上生長氧化物252，包括中空通道內部。氧化物252有助於中空通道之效能特性。須瞭解除了氧化物生長於多體250上之中空通道內部之外，該氧化物將形成於沈積在電路上的多體250上。 於填充該通道之後，該製程可包括例如藉化學機械研磨(CMP)去除氧化物層及多體層。如此狀態206例示在柱體240內已完成的通道，有一絕緣體234(例如，氧化物層)在該電路上方。
如此處描述之通道稱作為「中空通道」。於一個實施例中，該製程以氧化物252或其它絕緣體填充中空通道。此種製程之後，該柱體仍可考慮為一中空通道。該通道本身為傳導性材料，多體250之薄層。技術上而言，於該處理程序該氧化物並非通道之部分，原因在於氧化物為非傳導性。因此，具有一薄膜多體導體在環繞一層氧化物之壁面上的 一柱體被視為一「中空通道」。
該中空通道可包括重度摻雜多體材料環繞該通 道絕緣體，於該處該通道導體(多體250)係相鄰胞元232。如此，通過多體250傳導之一信號可在胞元232內感應一電荷。中空通道多體250延伸貫穿整個電路至源極222。
圖2D例示電路狀態208，其中該製程準備該電路 用於一停止層。於一個實施例中，該製程造成該傳導性通道之凹部及圓化。於一個實施例中，該製程包括濕蝕刻與乾蝕刻之組合以凹部通道部分及圓化絕緣體234之相對應角隅(或一頂角)以允許填充停止層。於一個實施例中，該凹部及圓化係使用額外處理進一步調整。舉例言之，處理可沈積梯度濃度之氧基氮化物以調整凹部寬度及圓化輪廓。 梯度濃度可導致絕緣體234中離子(例如，N+離子)的減少。
圖2E例示電路狀態210，其中該製程形成該停止 層。停止層254可為金屬層或其它高傳導性材料。於一個實施例中，停止層254具有化學性質以許可衝壓蝕刻法的良好停止。舉例言之，停止層254可為不與用以增加柱體深度之蝕刻化學品反應之一材料，用以確保暴露停止層254讓另一通道連結其上。停止層254係在相鄰層疊間形成，及特別係在兩相鄰層疊的中空通道間形成。須瞭解於一個實施例中，各個層疊可有多個胞元彼此水平隔開，以及具有垂直堆疊之胞元。於一個實施例中，處理停止層254包括沈積矽化鎢及研磨電路(於該處該研磨將可能去除部分絕緣體234)。
圖2F例示電路狀態212，其中該製程執行離子植 入停止層254內。於一個實施例中，停止層254須植入正離子以便與通道形成歐姆接觸而提供電氣連續性。如圖顯示，N+植體可用作為停止層之摻雜劑。須瞭解絕緣體234可具有如圖2E導入之一梯度，該梯度可以離子植體逆轉。 如此，於狀態210產生的梯度量可相對應於狀態212中預期的摻雜劑植體的倒數量。於一個實施例中，停止層254之金屬本質將要求停止層上薄氧化物層以免金屬暴露一植體艙。如此，用於狀態212，顯示蓋層262(可與層間絕緣體224相同或相似)覆蓋絕緣體234及停止層254。
圖2G例示電路狀態214，其中另一層疊組構在第 一層疊上(於一垂直具現中可為最底層疊)。如於狀態212例示之電路表示最接近源極導體222的該電路層或層疊。可執行相似或相同製程操作以產生層間絕緣體264、成層胞元272、絕緣體274、及柱體242及244。於一個實施例中，該等層疊間之絕緣體264為緩衝氧化物，且比其它絕緣體層顯著更厚。製作一厚的緩衝氧化物絕緣體允許柱體之更佳製程。
觀察柱體242例示為向下到達停止層254，而柱體 244停止在較淺的深度，產生柱體深度間之差值246。絕緣體264之厚度可經選擇確保全部柱體有若干蝕刻進入該絕緣體，甚至其它者可能一路暴露出下方層疊的停止層。於一個實施例中，該製程執行二步驟式衝壓蝕刻以達成一致深度之柱體。狀態214可代表貫穿成層胞元272之非選擇性 蝕刻。
圖2H例示電路狀態216，其中該製程提供一致柱 體。狀態216可表示選擇性蝕刻(例如，高度選擇性氧化物蝕刻)以產生一致柱體248。於一個實施例中，該製程使用一終點以檢測在停止層254之一信號，及停止狀態214之蝕刻。然後該製程可切換化學以極為俐落地停止於停止層254上，及允許尚未蝕刻至停止層的柱體到達停止層。
圖2I例示電路狀態218，其中該製程產生該上層 疊之中空通道。須瞭解雖然於第二層疊中標示為胞元272，但胞元272大致上與胞元232相同。該等胞元可藉相同製程形成，因而完成時具有相同特性表現。其加不同標示只是為了識別哪些組件形成於哪個層疊。同樣地也適用於絕緣體264及224，及絕緣體274及234。
於一個實施例中，該製程也使用多體280作為通 道導體以形成一中空通道及氧化物282以絕緣該中空通道。該第二層疊之中空通道係有效地與該第一層疊之中空通道相同，但該第二中空通道係在一端直接耦接至停止層254，及該第一中空通道係在一端直接耦接至停止層254而另一端耦接至源極222。須瞭解因多體280為高度摻雜，使得絕緣體264厚度厚將不影響第二中空通道在源極222與胞元272間做電氣連結。
須瞭解雖然顯示兩個層疊，但相同技術可應用以 在例示之兩個層疊上產生更多層疊。於一個實施例中，選擇閘226為垂直堆疊於閘上方之全部成層胞元(胞元232及 272兩者)之一選擇閘。於一個實施例中，選擇閘226被視為第一層疊之部分，但也可考慮為在第一層疊「下方」。以選擇閘被考慮為在第一層疊下方為例，須瞭解第一中空通道將延伸貫穿整個第一層疊至第一層疊下方，直到與源極導體作電接觸為止。
於一個實施例中，電路之部分製程包括將該裝置之層一起加熱或退火(anneal)以形成一更佳接點。舉例言之，該製程可包括多體280沈積後之退火操作，其可在多體280與停止層254間之接點產生較低電阻。傳統方法中，通道導體將不高度摻雜，退火該停止層至通道將使傳導梯度造成電路裝置之非一致效能。因多體280為高度摻雜，故自停止層254擴散至中空通道不會對裝置效能產生負面影響。
圖3為用以形成一堆疊中空通道電路之處理程序之一實施例之流程圖。處理300可為用以製造圖2A-2I之電路及電路狀態之方法之一個實施例。處理300可藉製造廠之製程設備執行。製造商組配製程設備及在一半導體晶圓上執行一串列之製程步驟或操作以形成電子電路。該製程設備可包括執行任一型材料製程操作之工具(沈積、CMP、蝕刻、離子植入、退火、其它)。此等製程設備包括執行製程之電腦設備及機械及電氣工具。該製程設備係藉一或多個製程操作控制加以控制，其可包括控制製程之硬體邏輯及/或軟體/韌體邏輯。該設備可經規劃或組配以某個順序執行某些操作。該設備及製程或組態集合地可稱作製程系統。用於處理處理300之目的，該等操作描述為藉「製程」執行， 間接指製造商及由該製造商使用的製程系統。
該製程在一半導體基體諸如矽晶圓上形成一源 極區，302。該電子電路將製造在源極上。該源極為一導體，可被致動以在電路元件產生電活性。於一個實施例中，該製程沈積一緩衝氧化物於源極上方，304。該緩衝氧化物為絕緣體。該製程給電子電路形成一選擇閘，306。於一個實施例中，該選擇閘為垂直堆疊其上方之全部電路元件之閘。
該製程形成一層疊之多層電路元件，308。於一 個實施例中，該製程沈積多層或成層胞元或其它電路元件，310。該等多層電路元件形成為彼此垂直向上堆疊，且可以多個操作循環處理，於該處材料可選擇性地沈積與去除而形成期望的電路元件，諸如記憶體胞元。該等多層電路元件可由氧化物材料作為層間絕緣體分開。該處理也可沈積絕緣體諸如氮化物材料於該層疊上作為硬罩絕緣體。 於一個實施例中，該製程執行一衝壓蝕刻以形成通道之柱體，該柱體暴露該層疊之胞元下方的導體層，312。針對第一層疊，暴露出之導體為源極導體。針對其它層疊，該源極導體可視為正下方該層疊之停止層。於一個實施例中，該衝壓蝕刻係執行為二部分式蝕刻法，第一蝕刻去除有些材料，及第二蝕刻俐落地停在導體上。
該製程沈積一薄層高度摻雜多晶體材料以形成 高度摻雜中空傳導性通道，314。多體材料可沈積柱體內，有一薄層氧化物作為高度摻雜通道與電路元件間之穿隧氧化物。於一個實施例中，該製程以氧化物作為絕緣體填充 該中空通道，316。該製程可去除氧化物及多體層，諸如藉CMP，318。於一個實施例中，該製程系統決定剛才處理的胞元層之層疊是否為最末層，320。舉例言之，該製程系統可經組配以形成某個數目之層疊，及該製程系統追蹤已經形成多少層疊。於一個實施例中，該製程系統許可輸入控制是否在相同晶圓上執行額外製程以形成額外層疊。若剛完成的層疊為頂層疊，322 YES分支，則以光整製程完成電子裝置，336。
若剛完成的層疊為最末層疊，322 NO分支，則 製程在剛處理的該層疊上形成另一層疊。該等層疊係藉傳導性停止層互連。於一個實施例中，該製程諸如藉蝕刻出或處理出在先前完成的層疊中形成的中空通道部分而產生一停止層凹部，324。於一個實施例中，該製程針對停止層調整凹部深度及/或寬度及/或圓化輪廓，326。此等調整可精製該凹部以準備製程用以形成停止層及獲得期望停止層輪廓。
該製程可沈積一傳導性停止層於凹部內，328。 該沈積材料藉以N+摻雜劑離子植入停止層材料內可被提供以更佳效能輪廓資料。如此，於一個實施例中，該製程形成一薄氧化物層以防停止層直接暴露於植入艙，330，及將N+摻雜劑離子植入停止層內，332。此種植入當然也將植入該絕緣體內(例如，覆蓋該層疊之絕緣體)，及如此該處理可於絕緣體內額外形成一梯度輪廓以補償離子植入。離子植入也可於停止層形成一梯度，於煉貼操作期間通過停 止層標準化。於一個實施例中，該製程沈積一厚緩衝氧化物於絕緣體及停止層上準備用於多層胞元或電路元件，334。該厚緩衝氧化物可沈積作為蝕刻緩衝絕緣體。然後，該製程可繼續沈積多層胞元，308，及執行類似處理以形成其它層疊。
圖4為其中可具現堆疊中空通道電路之一計算系統之一實施例之方塊圖。系統400表示依據此處描述之任何實施例之一計算裝置，且可為膝上型電腦、桌上型電腦、伺服器、遊戲或娛樂控制系統、掃描器、影印機、列印器、路由或切換裝置、或其它電子裝置。系統400包括處理器420，其提供系統400之指令處理、作業管理及執行。處理器420可包括任何型別之微處理器、中央處理單元(CPU)、處理核心、或其它處理硬體以提供系統400之處理。處理器420控制系統400之整體操作，且可為或包括一或多個可規劃通用或特用微處理器、數位信號處理器(DSP)、可規劃控制器、特定應用積體電路(ASIC)、可規劃邏輯裝置(PLD)等或此等裝置之組合。
記憶體子系統430表示系統400之主記憶體，且提供欲藉處理器420執行的碼、或欲用於執行一常式之資料值的臨時儲存。記憶體子系統430可包括一或多個記憶體裝置，諸如，唯讀記憶體(ROM)、快閃記憶體、各種隨機存取記憶體(RAM)中之一或多者、或其它記憶體裝置、或此等裝置之組合。記憶體子系統430儲存且主持作業系統(OS)436等以提供指令於系統400執行之一軟體平台。此外，其 它指令438係儲存且自記憶體子系統430執行以提供系統400之邏輯及處理。OS 436及指令438係由處理器420執行。 記憶體子系統430包括記憶體裝置432，於該處其儲存資料、指令、程式、或其它項目。於一個實施例中，記憶體子系統包括記憶體控制器434，其乃產生與簽發指令給記憶體裝置432之一記憶體控制器。須瞭解記憶體控制器434可為處理器420之實體部件。
處理器420及記憶體子系統430係耦接至匯流排/ 匯流排系統410。匯流排410是個抽象概念，表示任一或多個分開的實體匯流排、通訊線/介面、及/或藉適當橋接器、配接器、及/或控制器連結的點對點連結。因此，匯流排410可包括，例如，系統匯流排、周邊組件互連(PCI)匯流排、超傳送或工業標準架構(ISA)匯流排、小型電腦系統介面(SCSI)匯流排、通用串列匯流排(USB)、或美國電機及電子工程師學會(IEEE)標準1394匯流排(俗稱「火線」)中之一或多者。匯流排410之該等匯流排也可相對應於或介接於網路介面450。
系統400也包括耦接至匯流排410的一或多個輸 入/輸出(I/O)介面440、網路介面450、一或多個內部大容量儲存裝置460、及周邊介面470。I/O介面440可包括一或多個介面組件，一使用者經由該等介面組件而與系統400互動(例如，視訊、音訊、及/或文數介面)。網路介面450給系統400提供與遠端裝置(例如，伺服器、其它計算裝置)透過一或多個網路通訊之能力。網路介面450可包括乙太網路配接 器、無線互連組件、通用串列匯流排(USB)、或其它有線或無線以標準為基礎之或專有介面。
儲存裝置460可為或包括任何習知以非依電性方 式儲存大量資料之媒體，諸如一或多個以磁學、固態、或光學為基礎之碟片，或其組合。儲存裝置460以持久狀態保有碼或指令及資料462(亦即保有該值儘管系統400斷電亦復如此)。儲存裝置460通常視為「記憶體」，但記憶體430乃執行或作業記憶體以提供指令給處理器420。雖然儲存裝置460為非依電性，但記憶體430可包括依電性記憶體(亦即若至系統400之電力中斷則資料之值或狀態為難以識別的)。
周邊介面470可包括前文未特別提及的任何硬體 介面。周邊裝置概略係指與系統400相依性連結的裝置。相依性連結為系統400提供於其上執行操作的軟體及/或硬體平台，且一使用者與該平台互動。
於一個實施例中，記憶體子系統430(例如，記憶 體裝置432)及/或系統400之其它組件包括形成為堆疊中空通道電路之元件。藉於垂直層中產生電路元件，系統400之硬體組件可在比傳統上可能的更小底面積上具現。為了產生垂直層，該等組件可以多層疊之電路元件形成。該等層疊係藉由傳導性停止層耦合的高度摻雜中空通道互連。該等堆疊中空通道可以二或多個層疊形成。
圖5為其中可具現堆疊中空通道電路的一行動裝 置之一實施例之方塊圖。裝置500表示行動計算裝置，諸如 計算平板、行動電話或智慧型電話、無線致能電子閱讀器、穿戴型計算裝置、或其它行動裝置。須瞭解大致上顯示某些組件，而非此種裝置之全部組件皆顯示於裝置500。
裝置500包括處理器510，其執行裝置500之主要 處理運算。處理器510可包括一或多個實體裝置，諸如微處理器、應用處理器、微控制器、可規劃邏輯裝置、或其它處理裝置。由處理器510執行的處理運算包括於其上執行應用程式及/或裝置功能的作業平台或作業系統之執行。處理運算包括與使用人或與其它裝置之輸入/輸出(I/O)、電源管理之相關操作、及/或連結裝置500或其它裝置之相關操作。該等處理運算也可包括音訊I/O及/或顯示I/O之相關操作。
於一個實施例中，裝置500包括音訊子系統520， 其表示與提供音訊功能給計算裝置相聯結的硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動裝置、編解碼器)組件。音訊功能可包括揚聲器及/或耳機輸出、以及麥克風輸入。此等功能裝置可整合入裝置500，或連結至裝置500。 於一個實施例中，藉提供由處理器510接收及處理的音訊指令一使用者與裝置500互動。
顯示子系統530表示提供視覺顯示及/或觸覺顯 示給一使用者與計算裝置互動之硬體(例如，顯示裝置)及軟體(例如，驅動裝置)。顯示子系統530包括顯示介面532，其包括用以提供顯示給一使用者的特定螢幕或硬體裝置。於一個實施例中，顯示介面532包括與處理器510分開的邏輯 以執行與顯示相關的至少若干處理。顯示子系統530包括提供輸出及輸入給一使用者的觸控螢幕裝置。
I/O控制器540表示與一使用者互動有關的硬體 裝置或軟體組件。I/O控制器540可操作以管理屬於音訊子系統520及/或顯示子系統530之部件的硬體。此外，I/O控制器540例示連結至裝置500之額外裝置之連接點，透過此等裝置一使用者可與該系統互動。舉例言之，可附接至裝置500之該等裝置可包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其它顯示裝置、鍵盤或數字小鍵盤裝置、或用於特定用途的其它I/O裝置，諸如卡片讀取器或其它裝置。
如前述，I/O控制器540可與音訊子系統520及/或 顯示子系統530互動。舉例言之，通過麥克風或其它音訊裝置之輸入可給裝置500之一或多個應用程式或功能提供輸入或指令。此外，顯示輸出之另外或此外可提供音訊輸出。 於另一個實施例中，若顯示子系統包括觸控螢幕，則顯示裝置也作為輸入裝置，其至少部分可由I/O控制器540管理。裝置500上也可有額外按鈕或開關以提供由I/O控制器540管理的I/O功能。
於一個實施例中，I/O控制器540管理裝置諸如， 加速度計、相機、感光器或其它環境感測器、陀螺儀、全球定位系統(GPS)、或可含括於裝置500內之其它硬體。該輸入可為直接使用者互動之部分，以及提供環境輸入給系統以影響其操作(諸如過濾雜訊，調整顯示之亮度檢測，相機運用閃光燈，或其它特性件)。於一個實施例中，裝置500 包括電源管理550其管理電池電力的使用、電池充電、及節電操作之相關特性。
記憶體子系統560包括用以儲存資訊於裝置500 之記憶體裝置562。記憶體子系統560可包括非依電性(若供給記憶體裝置之電力中斷時狀態不變)及/或依電性(若供給記憶體裝置之電力中斷時狀態不確定)記憶體裝置。記憶體560可儲存應用程式資料、使用者資料、音樂、照片、文件、或其它資料，以及與裝置500之應用及功能之執行有關的系統資料(包括長期或臨時)。於一個實施例中，記憶體子系統560包括記憶體控制器564(其也可考慮為系統500之控制部件，及可潛在視為處理器510之部件)。記憶體控制器564包括排程器以產生及簽發指令給記憶體裝置562。
連結570包括硬體裝置(例如，無線及/或有線連 接器及通訊硬體)及軟體組件(例如，驅動程式、協定堆疊)以使得裝置500能與外部裝置通訊。該外部裝置可為分開裝置，諸如其它計算裝置、無線接取點或站台、以及周邊裝置諸如耳機、列印器、或其它裝置。
連結570可包括多種不同型連結。概略言之，裝 置500係以小區式連結572及無線連結574例示。小區式連結572通常係指經由無線載波所提供的小區式網路連結，諸如透過下列標準提供者：全球行動通訊系統(GSM)或變化或衍生、劃碼多向接取(CDMA)或變化或衍生、分時多工(TDM)或變化或衍生、長期演進(LTE-又稱「4G」)或其它小區式服務標準。無線連結574係指非為小區式的無線連結，且可 包括個人區域網路(諸如藍芽)、區域網路(諸如WiFi)、及/或廣域網路(諸如WiMax)、或其它無線通訊。無線通訊係指資料經由透過非固態媒體之調變電磁輻射的使用而移轉。 有線通訊係透過固態通訊媒體進行。
周邊連結580包括硬體介面及連接器，以及軟體 組件(例如，驅動程式、協定堆疊)以完成周邊連結。須瞭解裝置500可為一周邊裝置(「至」582)至其它計算裝置，以及有周邊裝置(「自」584)連結其上。常見裝置500具有一「對接」連接器以連結至其它計算裝置用於諸如管理(例如，下載及/或上傳、改變、同步化)裝置500上的內容。此外，對接連接器許可裝置500連接至某些周邊裝置，其允許裝置500控制內容的輸出例如，輸出至影音或其它系統。
除了專有對接連接器或其它專有連接硬體之 外，裝置500可透過通用或根據標準連接器做周邊連結580。通用型別可包括通用串列匯流排(USB)連接器(其可包括多個不同硬體介面中之任一者)、顯示埠包括迷你顯示埠(MDP)、高畫質多媒體介面(HDMI)、火線、或其它型別。
於一個實施例中，記憶體子系統560(諸如記憶體 裝置562)及/或系統500之其它組件包括被形成為堆疊中空通道電路之元件。藉將該等電路元件形成為垂直層，系統400之硬體組件能夠在比傳統上可能的更小底面積上具現。為了形成為垂直層，該等組件可形成為多層疊之電路元件。該等層疊係藉高度摻雜中空通道耦合傳導性停止層而予互連。該等堆疊電路裝置可形成為二或多個層疊。
於一個面向中，一種電路裝置包括：在一半導體 基體上之一源極導體層；多個層疊之記憶體胞元，該等層疊係彼此向上堆疊，各個層疊包括多層記憶體胞元彼此向上堆疊，各層包括一記憶體胞元；及至少一個中空通道延伸貫穿該層疊，該中空通道包括一通道絕緣體，及環繞該通道絕緣體且位置相鄰該等多層記憶體胞元之一重度摻雜多晶體材料；及在各個成對相鄰層疊間之一傳導性停止層，其中該停止層互連一個層疊之一中空通道至另一層疊之該中空通道；其中一第一層疊之該中空通道自該源極導體延伸至該第一層疊與一相鄰層疊間之該停止層，及各個另一層疊之該中空通道自該停止層延伸貫穿該層疊。
於一個實施例中，該等多個層疊包含多於二層疊 之記憶體胞元。於一個實施例中，各個層疊包括多於30層記憶體胞元。於一個實施例中，該重度摻雜多晶體材料包含重度摻雜多晶矽。於一個實施例中，該重度摻雜多晶體材料包含一薄通道之多晶體材料具有該中空通道之一寬度的約五分之一或以下之一厚度。於一個實施例中，該傳導性停止層包含一高度傳導性材料。於一個實施例中，該高度傳導性材料包含一金屬合金。於一個實施例中，該電路裝置進一步包括於該第一層疊之一選擇閘，其中該選擇閘為針對該等多個層疊之全部記憶體胞元之該選擇閘。
於一個面向中，一種電子裝置包括：一三維堆疊 記憶體裝置以儲存資料，該記憶體裝置包括：在一半導體基體上之一源極導體層；多個層疊之記憶體胞元，該等層 疊係彼此向上堆疊，各個層疊包括多層記憶體胞元彼此向上堆疊，各層包括一記憶體胞元；及至少一個中空通道延伸貫穿該層疊，該中空通道包括一通道絕緣體，及環繞該通道絕緣體且位置相鄰該等多層記憶體胞元之一重度摻雜多晶體材料；及在各個成對相鄰層疊間之一傳導性停止層，其中該停止層互連一個層疊之一中空通道至另一層疊之該中空通道；其中一第一層疊之該中空通道自該源極導體延伸至該第一層疊與一相鄰層疊間之該停止層，及各個另一層疊之該中空通道自該停止層延伸貫穿該層疊；及一觸控螢幕顯示器耦合以基於存取自該記憶體裝置之資料而產生一顯示畫面。
於一個實施例中，該等多個層疊包含多於二層疊 之記憶體胞元。於一個實施例中，該重度摻雜多晶體材料包含重度摻雜多晶矽。於一個實施例中，該重度摻雜多晶體材料包含一薄通道之多晶體材料具有該中空通道之一寬度的約五分之一或以下之一厚度。於一個實施例中，該傳導性停止層包含一高度傳導性材料。於一個實施例中，該高度傳導性材料包含一金屬合金。於一個實施例中，該電路裝置進一步包括於該第一層疊之一選擇閘，其中該選擇閘為針對該等多個層疊之全部記憶體胞元之該選擇閘。
於一個面向中，一種方法包括：生成一第一層疊 之電路元件，該第一層疊具有堆疊於一源極導體上方之多層電路元件；於該第一層疊內形成一第一高度摻雜中空通道以電氣式耦接至該源極導體；於該第一層疊之該第一中 空通道內形成一傳導性停止層，該停止層透過該第一中空通道而電氣式耦接至該源極導體；生成一第二層疊之電路元件，該第二層疊具有堆疊於該源極導體上方之多層電路元件；及於該第二層疊內形成一第二高度摻雜中空通道以電氣式耦接至該停止層。
於一個實施例中，形成該第一中空通道進一步包含：形成貫穿該第一層疊至該源極導體之一中空柱；及沿該中空柱之側面沈積一高度摻雜多晶體材料。於一個實施例中，形成該第一中空通道進一步包含：沿該中空柱之側面沈積一高度摻雜多晶體材料，該多晶體材料之一厚度係遠小於該中空柱之一寬度；及以一絕緣體填充該中空柱。於一個實施例中，形成該中空柱進一步包含：以一非選擇性蝕刻材料蝕刻該中空柱以形成該中空柱之一初始深度；及以一選擇性蝕刻材料蝕刻該中空柱以在該源極導體形成該中空柱之一俐落停止。於一個實施例中，形成該傳導性停止層進一步包含：沈積一金屬合金。於一個實施例中，形成該傳導性停止層進一步包含：退火該停止層至該第一中空通道。於一個實施例中，該傳導性停止層包含一第一傳導性停止層，及該方法進一步包含：於該第二層疊之該第二中空通道內形成一第二傳導性停止層，該第二停止層透過該第二中空通道而電氣式耦接至該第一停止層；生成一第三層疊之電路元件，該第三層疊具有堆疊於該源極導體上方之多層電路元件；及於該第三層疊內形成一第三高度摻雜中空通道以電氣式耦接至該第二停止層。於一個實 施例中，該方法進一步包含：形成在該源極導體與該第一層疊之該等多層間之一選擇閘，其中該選擇閘為針對該等多個層疊之全部記憶體胞元之該選擇閘。
於一個面向中，一種製造物件包含具有內容儲存 其上的一電腦可讀取儲存媒體，其當執行時進行下列操作包括：生成一第一層疊之電路元件，該第一層疊具有堆疊於一源極導體上方之多層電路元件；於該第一層疊內形成一第一高度摻雜中空通道以電氣式耦接至該源極導體；於該第一層疊之該第一中空通道內形成一傳導性停止層，該停止層透過該第一中空通道而電氣式耦接至該源極導體；生成一第二層疊之電路元件，該第二層疊具有堆疊於該源極導體上方之多層電路元件；及於該第二層疊內形成一第二高度摻雜中空通道以電氣式耦接至該停止層。
於一個實施例中，用於形成該第一中空通道之該 內容進一步包含用於形成貫穿該第一層疊至該源極導體之一中空柱；及沿該中空柱之側面沈積一高度摻雜多晶體材料之內容。於一個實施例中，用於形成該第一中空通道之該內容進一步包含用於沿該中空柱之側面沈積一高度摻雜多晶體材料，該多晶體材料之一厚度係遠小於該中空柱之一寬度；及以一絕緣體填充該中空柱之內容。於一個實施例中，用於形成該中空柱之該內容進一步包含用於以一非選擇性蝕刻材料蝕刻該中空柱以形成該中空柱之一初始深度；及以一選擇性蝕刻材料蝕刻該中空柱以在該源極導體形成該中空柱之一俐落停止之內容。於一個實施例中，用 於形成該傳導性停止層之該內容進一步包含用於沈積一金屬合金之內容。於一個實施例中，用於形成該傳導性停止層之該內容進一步包含用於退火該停止層至該第一中空通道之內容。於一個實施例中，該傳導性停止層包含一第一傳導性停止層，及進一步包含用於於該第二層疊之該第二中空通道內形成一第二傳導性停止層，該第二停止層透過該第二中空通道而電氣式耦接至該第一停止層；生成一第三層疊之電路元件，該第三層疊具有堆疊於該源極導體上方之多層電路元件；及於該第三層疊內形成一第三高度摻雜中空通道以電氣式耦接至該第二停止層之內容。於一個實施例中，該製造物件進一步包含用於形成在該源極導體與該第一層疊之該等多層間之一選擇閘之內容，其中該選擇閘為針對該等多個層疊之全部記憶體胞元之該選擇閘。
於一個面向中，一種設備包括：用於生成一第一層疊之電路元件之構件，該第一層疊具有堆疊於一源極導體上方之多層電路元件；用於於該第一層疊內形成一第一高度摻雜中空通道以電氣式耦接至該源極導體之構件；用於在該第一層疊之該第一中空通道內形成一傳導性停止層之構件，該停止層透過該第一中空通道而電氣式耦接至該源極導體；用於生成一第二層疊之電路元件之構件，該第二層疊具有堆疊於該源極導體上方之多層電路元件；及用於在該第二層疊內形成一第二高度摻雜中空通道以電氣式耦接至該停止層之構件。
於一個實施例中，用於形成該第一中空通道之該 構件進一步包含用於形成貫穿該第一層疊至該源極導體之一中空柱；及沿該中空柱之側面沈積一高度摻雜多晶體材料之構件。於一個實施例中，用於形成該第一中空通道之該構件進一步包含用於沿該中空柱之側面沈積一高度摻雜多晶體材料，該多晶體材料之一厚度係遠小於該中空柱之一寬度；及以一絕緣體填充該中空柱之構件。於一個實施例中，用於形成該中空柱之該構件進一步包含用於以一非選擇性蝕刻材料蝕刻該中空柱以形成該中空柱之一初始深度；及以一選擇性蝕刻材料蝕刻該中空柱以在該源極導體形成該中空柱之一俐落停止之構件。於一個實施例中，用於形成該傳導性停止層之該構件進一步包含用於沈積一金屬合金之構件。於一個實施例中，用於形成該傳導性停止層之該構件進一步包含用於煉貼該停止層至該第一中空通道之構件。於一個實施例中，該傳導性停止層包含一第一傳導性停止層，及進一步包含用於於該第二層疊之該第二中空通道內形成一第二傳導性停止層，該第二停止層透過該第二中空通道而電氣式耦接至該第一停止層；生成一第三層疊之電路元件，該第三層疊具有堆疊於該源極導體上方之多層電路元件；及於該第三層疊內形成一第三高度摻雜中空通道以電氣式耦接至該第二停止層之構件。於一個實施例中，該設備進一步包含用於形成在該源極導體與該第一層疊之該等多層間之一選擇閘之構件，其中該選擇閘為針對該等多個層疊之全部記憶體胞元之該選擇閘。
於一個面向中，一種電路裝置包括：在一半導體 基體上之一源極導體層；多個層疊之記憶體胞元，該等層疊係彼此向上垂直地堆疊，各個層疊包括多層記憶體胞元彼此向上垂直地堆疊，各層包括一記憶體胞元；及至少一個中空通道垂直地延伸貫穿該層疊，該中空通道包括一通道絕緣體，及環繞該通道絕緣體且位置相鄰該等多層記憶體胞元之一重度摻雜多晶體材料；及在各個成對垂直地相鄰層疊間之一傳導性停止層，其中該停止層互連一個層疊之一中空通道至另一層疊之該中空通道；其中一最底層疊之該中空通道自該源極導體延伸至該最底層疊與一垂直地相鄰層疊間之該停止層，及各個另一層疊之該中空通道自該停止層延伸至該層疊之一頂部。
於一個實施例中，該等多個層疊包含多於二層疊 之記憶體胞元。於一個實施例中，各個層疊包括多於30層記憶體胞元。於一個實施例中，該重度摻雜多晶體材料包含重度摻雜多晶矽。於一個實施例中，該重度摻雜多晶體材料包含一薄通道之多晶體材料具有該中空通道之一寬度的約五分之一或以下之一厚度。於一個實施例中，該傳導性停止層包含一高度傳導性材料。於一個實施例中，該高度傳導性材料包含一金屬合金。於一個實施例中，該電路裝置進一步包括於該最底層疊之一選擇閘，其中該選擇閘為針對該等多個層疊之全部記憶體胞元之該選擇閘。
於一個面向中，一種電子裝置包括：一三維堆疊 記憶體裝置以儲存資料，該記憶體裝置包括：在一半導體基體上之一源極導體層；多個層疊之記憶體胞元，該等層 疊係彼此向上垂直地堆疊，各個層疊包括多層記憶體胞元彼此向上垂直地堆疊，各層包括一記憶體胞元；及至少一個中空通道垂直地延伸貫穿該層疊，該中空通道包括一通道絕緣體，及環繞該通道絕緣體且位置相鄰該等多層記憶體胞元之一重度摻雜多晶體材料；及在各個成對垂直地相鄰層疊間之一傳導性停止層，其中該停止層互連一個層疊之一中空通道至另一層疊之該中空通道；其中一最底層疊之該中空通道自該源極導體延伸至該最底層疊與一垂直地相鄰層疊間之該停止層，及各個另一層疊之該中空通道自該停止層延伸至該層疊之一頂部；及一觸控螢幕顯示器耦合以基於存取自該記憶體裝置之資料而產生一顯示畫面。
於一個實施例中，該等多個層疊包含多於二層疊 之記憶體胞元。於一個實施例中，該重度摻雜多晶體材料包含重度摻雜多晶矽。於一個實施例中，該重度摻雜多晶體材料包含一薄通道之多晶體材料具有該中空通道之一寬度的約五分之一或以下之一厚度。於一個實施例中，該傳導性停止層包含一高度傳導性材料。於一個實施例中，該高度傳導性材料包含一金屬合金。於一個實施例中，該電路裝置進一步包括於該最底層疊之一選擇閘，其中該選擇閘為針對該等多個層疊之全部記憶體胞元之該選擇閘。
於一個面向中，一種方法包括：生成一第一層疊 之電路元件，該第一層疊具有垂直地堆疊於一源極導體上方之多層電路元件；於該第一層疊內形成一第一高度摻雜中空通道以電氣式耦接至該源極導體；於該第一層疊之該 第一中空通道內形成一傳導性停止層，該停止層透過該第一中空通道而電氣式耦接至該源極導體；生成一第二層疊之電路元件，該第二層疊具有垂直地堆疊於該源極導體上方之多層電路元件；及於該第二層疊內形成一第二高度摻雜中空通道以電氣式耦接至該停止層。
於一個實施例中，形成該第一中空通道進一步包含：形成貫穿該第一層疊至該源極導體之一中空柱；沿該中空柱之側面沈積一高度摻雜多晶體材料，該多晶體材料之一厚度係遠小於該中空柱之一寬度；及以一絕緣體填充該中空柱。於一個實施例中，形成該中空柱進一步包含：以一非選擇性蝕刻材料蝕刻該中空柱以形成該中空柱之一初始深度；及以一選擇性蝕刻材料蝕刻該中空柱以在該源極導體形成該中空柱之一俐落停止。於一個實施例中，形成該傳導性停止層進一步包含：退火該停止層至該第一中空通道。於一個實施例中，該傳導性停止層包含一第一傳導性停止層，及該方法進一步包含：於該第二層疊之該第二中空通道內形成一第二傳導性停止層，該第二停止層透過該第二中空通道而電氣式耦接至該第一停止層；生成一第三層疊之電路元件，該第三層疊具有垂直地堆疊於該源極導體上方之多層電路元件；及於該第三層疊內形成一第三高度摻雜中空通道以電氣式耦接至該第二停止層。
如此處例示之流程圖提供各種處理動作之順序之實施例。該等流程圖可指示欲藉軟體或韌體常式執行之操作以及實體操作。於一個實施例中，一流程圖可例示一 有限態機器(FSM)之狀態，其可於硬體及/或軟體具現。雖然係以特定順序或次序顯示，但除非另行載明否則動作順序可以修改。如此，須瞭解例示實施例僅為舉例說明，及該處理可以不同順序執行，且有些動作可並列執行。此外，於各種實施例中可刪除一或多個動作；如此，並非每個實施例皆要求全部動作。其它處理流程亦屬可能。
至此處描述之各種操作或功能之程度，其可被描 述或定義為軟體碼、指令、組態、及/或資料。該內容可為可直接執行的(「對象」或「可執行」形式)源極碼或差碼(「差」或「分隔」碼)。此處描述之實施例之軟體內容可透過有該內容儲存其上之一製造物件提供，或透過一種操作一通訊介面之方法以透過該通訊介面發送資料提供。機器可讀取儲存媒體能使一機器執行所描述之功能或操作，及包括以可由一機器(例如，計算裝置、電子系統等)可存取之形式儲存資訊的任何機構，諸如可錄式/非可錄式媒體(例如，唯讀記憶體(ROM)、隨機存取記憶體(RAM)、磁碟儲存媒體、光學儲存媒體快閃記憶體裝置等)。一通訊介面包括介接至有線、無線、光學等媒體中之任一者以通訊給另一裝置之任何機構，諸如記憶體匯流排介面、處理器匯流排介面、網際網路連結、碟片控制器等。該通訊介面可經組配以藉提供組態參數及/或發送信號以準備該通訊介面而提供描述該軟體內容之一資料信號。該通訊介面可透過發送給該通訊介面之一或多個指令或信號接取。
此處描述之各種組件可為用以執行所描述之操 作或功能之構件。此處描述之各個組件包括軟體、硬體、或其組合。該等組件可具現為軟體模組、硬體模組、特用硬體(例如，特定應用硬體、特定應用積體電路(ASIC)、數位信號處理器(DSP)等)、嵌入式控制器、有線電路等。
除了此處描述者之外，不背離本發明之範圍可對 本發明之揭示實施例及具現做出各項修改。因此，此處例示及實施例須解譯為例示性而非限制性意義。本發明之範圍應只參考後文詳細說明部分考量。

Claims (19)

  1. 一種電路裝置，其包含：記憶體胞元之多重層疊，該等層疊係彼此堆疊，其中一層疊包括：記憶體胞元之多個層，其等彼此堆疊；以及延伸貫穿該層疊的至少一個通道，該通道包括一通道絕緣體和一摻雜多晶體材料，該多晶體材料環繞在該通道的一端處之該通道絕緣體且位在該等記憶體胞元之多個層與該通道絕緣體之間；在一給定層疊之一通道與一相鄰層疊之一通道之間的一傳導性停止層，其中，該傳導性停止層係位於該摻雜多晶體材料上方且完全地覆蓋該摻雜多晶體材料及該給定層疊之該通道的通道絕緣體，且其中，該傳導性停止層係位於環繞在該相鄰層疊之該通道的該端處之該通道絕緣體的該摻雜多晶體材料下方；以及在該給定層疊與該相鄰層疊之間的一絕緣層，其中，該絕緣層係比在記憶體胞元的兩個相鄰層之間的一絕緣層更厚，且其中，該絕緣層係至少部分在靠近該傳導性停止層之側面的該傳導性停止層之一頂表面上方且與該傳導性停止層之該頂表面接觸。
  2. 如請求項1之電路裝置，其中，該等多個層疊包含多於兩個層疊之記憶體胞元。
  3. 如請求項1之電路裝置，其中，各個層疊包括多於30層 之記憶體胞元。
  4. 如請求項1之電路裝置，其中，該摻雜多晶體材料包含摻雜多晶矽。
  5. 如請求項1之電路裝置，其中，該摻雜多晶體材料包含多晶體材料的一薄通道，其具有該通道之寬度之五分之一或小於該通道之寬度的厚度。
  6. 如請求項1之電路裝置，其中，該傳導性停止層包含用N+摻雜劑摻雜之矽化鎢(WSix)。
  7. 如請求項1之電路裝置，其進一步包含：在該第一層疊中的一選擇閘，其中，該選擇閘為針對該等多個層疊之所有記憶體胞元的選擇閘。
  8. 如請求項1之電路裝置，其中，該傳導性停止層包含正離子摻雜劑。
  9. 如請求項1之電路裝置，其中，該傳導性停止層包含相對於個別的該等通道而被退火之一金屬材料。
  10. 如請求項1之電路裝置，其中，該傳導性停止層的側面係由一或多個絕緣層完全地環繞。
  11. 如請求項1之電路裝置，其中，在該給定層疊與該相鄰層疊之間的該絕緣層之一區域係在該傳導性停止層之該頂表面與該摻雜多晶體材料之間。
  12. 一種電子裝置，其包含：用於儲存資料的一三維堆疊記憶體裝置，該記憶體裝置包括：記憶體胞元之多重層疊，該等層疊係彼此堆 疊，其中一層疊包括：記憶體胞元之多個層，其等彼此堆疊；以及延伸貫穿該層疊的至少一個通道，該通道包括一通道絕緣體和一摻雜多晶體材料，該摻雜多晶體材料環繞在該通道的一端處之該通道絕緣體且位於該等記憶體胞元之多個層與該通道絕緣體之間；在一給定層疊之一通道與一相鄰層疊之一通道之間的一傳導性停止層，其中，該傳導性停止層係位於該摻雜多晶體材料上方且完全地覆蓋該摻雜多晶體材料及該給定層疊之該通道的通道絕緣體，且其中，該傳導性停止層係位於環繞在該相鄰層疊之該通道的該端處之該通道絕緣體的該摻雜多晶體材料下方在該給定層疊與該相鄰層疊之間的一絕緣層，其中，該絕緣層係比在記憶體胞元的兩個相鄰層之間的一絕緣層更厚，且其中，該絕緣層係至少部分在靠近該傳導性停止層之側面的該傳導性停止層之一頂表面上方且與該傳導性停止層之該頂表面接觸；以及經由一處理器耦接至該三維堆疊記憶體裝置之一觸控螢幕顯示器，該觸控螢幕顯示器基於由該處理器取自該記憶體裝置的資料而用以產生一顯示畫面。
  13. 如請求項12之電子裝置，其中，該等多個層疊包含多於 兩個層疊之記憶體胞元。
  14. 如請求項12之電子裝置，其中，該摻雜多晶體材料包含摻雜多晶矽。
  15. 如請求項12之電子裝置，其中，該摻雜多晶體材料包含為多晶體材料的一薄通道，其具有該通道之寬度之五分之一或小於該通道之寬度的厚度。
  16. 如請求項12之電子裝置，其中，該傳導性停止層包含用N+摻雜劑摻雜之矽化鎢(WSix)。
  17. 如請求項12之電子裝置，其進一步包含：在該第一層疊中的一選擇閘，其中，該選擇閘為針對該等多個層疊之所有記憶體胞元的選擇閘。
  18. 如請求項12之電子裝置，其中，該傳導性停止層包含正離子摻雜劑。
  19. 如請求項12之電子裝置，其中，該傳導性停止層包含相對於個別的該等通道而被退火之一金屬材料。
TW104104772A 2014-03-27 2015-02-12 建立用於三維電路裝置之堆疊中空通道技術 TWI619233B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/228,247 US11018149B2 (en) 2014-03-27 2014-03-27 Building stacked hollow channels for a three dimensional circuit device
US14/228,247 2014-03-27

Publications (2)

Publication Number Publication Date
TW201603245A TW201603245A (zh) 2016-01-16
TWI619233B true TWI619233B (zh) 2018-03-21

Family

ID=54191488

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104104772A TWI619233B (zh) 2014-03-27 2015-02-12 建立用於三維電路裝置之堆疊中空通道技術

Country Status (8)

Country Link
US (1) US11018149B2 (zh)
EP (1) EP3127157A4 (zh)
JP (1) JP6374015B2 (zh)
KR (1) KR101966715B1 (zh)
CN (1) CN106030780B (zh)
DE (1) DE112015000524T5 (zh)
TW (1) TWI619233B (zh)
WO (1) WO2015149024A1 (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9595531B2 (en) 2014-07-11 2017-03-14 Intel Corporation Aluminum oxide landing layer for conductive channels for a three dimensional circuit device
US9299767B1 (en) * 2014-09-26 2016-03-29 Intel Corporation Source-channel interaction in 3D circuit
US9853037B2 (en) 2015-11-23 2017-12-26 Micron Technology, Inc. Integrated assemblies
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
KR20170134039A (ko) 2016-05-27 2017-12-06 삼성전자주식회사 수직형 메모리 장치
US10446571B2 (en) 2016-06-01 2019-10-15 Micron Technology, Inc. Memory circuitry comprising a vertical string of memory cells and a conductive via and method used in forming a vertical string of memory cells and a conductive via
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
KR102551799B1 (ko) * 2016-12-06 2023-07-05 삼성전자주식회사 반도체 소자
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10256272B2 (en) * 2017-06-26 2019-04-09 Sandisk Technologies Llc Resistive memory device containing etch stop structures for vertical bit line formation and method of making thereof
CN110603640B (zh) 2017-07-17 2023-06-27 美光科技公司 存储器电路系统
EP3580782A4 (en) 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
KR102576211B1 (ko) 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
US10438671B1 (en) * 2018-06-22 2019-10-08 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack during programming
CN108878441B (zh) * 2018-07-12 2020-10-09 长江存储科技有限责任公司 一种三维半导体存储器及其制备方法
CN109037228B (zh) * 2018-07-27 2021-07-09 中国科学院微电子研究所 一种三维计算机闪存设备及其制作方法
CN113345910B (zh) * 2018-08-14 2024-02-27 长江存储科技有限责任公司 3d存储器中的堆叠连接件及其制造方法
KR102143519B1 (ko) * 2018-12-04 2020-08-12 삼성전자 주식회사 후단 공정을 이용한 3차원 플래시 메모리 제조 방법
WO2020050491A1 (ko) 2018-09-05 2020-03-12 한양대학교 산학협력단 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
US10665469B2 (en) 2018-09-11 2020-05-26 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods used in forming an array of elevationally-extending strings of memory cells
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
US10748921B2 (en) 2018-10-25 2020-08-18 Micron Technology, Inc. Integrated assemblies which include stacked memory decks, and methods of forming integrated assemblies
SG11202111703YA (en) * 2019-06-28 2021-11-29 Yangtze Memory Technologies Co Ltd Methods of semiconductor device fabrication
JP7326061B2 (ja) 2019-08-06 2023-08-15 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
TWI805947B (zh) * 2019-10-21 2023-06-21 美商應用材料股份有限公司 水平gaa奈米線及奈米平板電晶體
JP2021129044A (ja) 2020-02-14 2021-09-02 キオクシア株式会社 半導体記憶装置
US11187532B2 (en) 2020-03-06 2021-11-30 Anello Photonics, Inc. Process flow for fabricating integrated photonics optical gyroscopes
KR102396928B1 (ko) * 2020-06-05 2022-05-12 한양대학교 산학협력단 산화물 반도체 채널 물질 기반 3차원 플래시 메모리
US11552100B2 (en) 2020-08-05 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11600634B2 (en) * 2020-08-05 2023-03-07 Sandisk Technologies Llc Three-dimensional memory device including a composite semiconductor channel and a horizontal source contact layer and method of making the same
US11563027B2 (en) * 2020-09-09 2023-01-24 Micron Technology, Inc. Microelectronic devices with tiered decks of differing pillar density and related methods and systems
KR20220035745A (ko) 2020-09-14 2022-03-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109065A1 (en) * 2008-11-06 2010-05-06 Jin-Yong Oh Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
US20120273862A1 (en) * 2011-04-28 2012-11-01 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
US20130044531A1 (en) * 2011-08-17 2013-02-21 Samsung Electronics Co., Ltd. Semiconductor memory devices
US20140024189A1 (en) * 2012-07-20 2014-01-23 Bi-O KIM Vertical Memory Devices and Methods of Manufacturing the Same

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920065A (en) 1988-10-31 1990-04-24 International Business Machines Corporation Method of making ultra dense dram cells
US5479197A (en) 1991-07-11 1995-12-26 Canon Kabushiki Kaisha Head for recording apparatus
JP3568385B2 (ja) 1998-03-16 2004-09-22 沖電気工業株式会社 半導体装置の製造方法
US20060062897A1 (en) 2004-09-17 2006-03-23 Applied Materials, Inc Patterned wafer thickness detection system
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5376789B2 (ja) 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP2009135328A (ja) 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
US7935598B2 (en) 2007-12-24 2011-05-03 Hynix Semiconductor Inc. Vertical channel transistor and method of fabricating the same
KR101559868B1 (ko) 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
US7786481B2 (en) * 2008-08-26 2010-08-31 Lg Display Co., Ltd. Organic light emitting diode display and fabricating method thereof
KR101503876B1 (ko) 2009-03-06 2015-03-20 삼성전자주식회사 비휘발성 메모리 소자
KR101495803B1 (ko) 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR101589275B1 (ko) 2009-02-26 2016-01-27 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR101482639B1 (ko) 2009-03-06 2015-01-22 삼성전자주식회사 비휘발성 메모리 소자
JP2010219409A (ja) 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
KR101102506B1 (ko) 2009-06-12 2012-01-04 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
KR101543331B1 (ko) 2009-07-06 2015-08-10 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US8021941B2 (en) 2009-07-21 2011-09-20 International Business Machines Corporation Bias-controlled deep trench substrate noise isolation integrated circuit device structures
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
JP5502629B2 (ja) 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20120029291A (ko) 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101792778B1 (ko) 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR101762823B1 (ko) 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
JP5421317B2 (ja) 2011-03-24 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9048415B2 (en) 2012-01-11 2015-06-02 Micron Technology, Inc. Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods
KR101903440B1 (ko) * 2012-02-21 2018-10-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법
US10504596B2 (en) * 2012-04-18 2019-12-10 Micron Technology, Inc. Apparatuses and methods of forming apparatuses using a partial deck-by-deck process flow
US9006810B2 (en) 2012-06-07 2015-04-14 International Business Machines Corporation DRAM with a nanowire access transistor
US8797804B2 (en) 2012-07-30 2014-08-05 Micron Technology, Inc. Vertical memory with body connection
KR20140029927A (ko) 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체 장치 및 그 제조방법
US10651315B2 (en) 2012-12-17 2020-05-12 Micron Technology, Inc. Three dimensional memory
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
US8963156B2 (en) 2013-02-22 2015-02-24 Micron Technology, Inc. Semiconductor devices including WiSX
US9129859B2 (en) 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9230973B2 (en) 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
US9032353B2 (en) 2013-10-10 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for three-dimensional layout design of integrated circuit elements in stacked CMOS

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109065A1 (en) * 2008-11-06 2010-05-06 Jin-Yong Oh Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
US20120273862A1 (en) * 2011-04-28 2012-11-01 Micron Technology, Inc. Semiconductor apparatus with multiple tiers, and methods
US20130044531A1 (en) * 2011-08-17 2013-02-21 Samsung Electronics Co., Ltd. Semiconductor memory devices
US20140024189A1 (en) * 2012-07-20 2014-01-23 Bi-O KIM Vertical Memory Devices and Methods of Manufacturing the Same

Also Published As

Publication number Publication date
KR20160111972A (ko) 2016-09-27
WO2015149024A1 (en) 2015-10-01
JP2017508289A (ja) 2017-03-23
DE112015000524T5 (de) 2017-01-05
EP3127157A4 (en) 2017-11-22
US11018149B2 (en) 2021-05-25
CN106030780B (zh) 2019-08-16
TW201603245A (zh) 2016-01-16
US20150279855A1 (en) 2015-10-01
JP6374015B2 (ja) 2018-08-15
EP3127157A1 (en) 2017-02-08
KR101966715B1 (ko) 2019-04-09
CN106030780A (zh) 2016-10-12

Similar Documents

Publication Publication Date Title
TWI619233B (zh) 建立用於三維電路裝置之堆疊中空通道技術
TWI592716B (zh) 用於三維電路裝置之供導電通道用的氧化鋁著陸層
US10867983B2 (en) Three-dimensional memory device and fabrication method thereof
TWI683423B (zh) 具有貫穿陣列接觸的三維記憶體元件及其形成方法
KR102240194B1 (ko) 적층된 회로들에서의 폴리 채널 필러들의 캡핑
TWI590461B (zh) 三維電路中之源極與通道交互作用改良技術
TWI732019B (zh) 用於對３ｄ堆疊裝置之密度改善的倒反階梯接觸
TW201133628A (en) Semiconductor device and method of forming the same
US20220077180A1 (en) Three-dimensional memory devices having dummy channel structures and methods for forming the same
US9087858B2 (en) Manufacturing method of a semiconductor device
CN105575968B (zh) 一种嵌入式闪存及其制备方法、电子装置
JP2022095535A (ja) ストリング電流を改善する導電性構造を備えた垂直チャネル
US9929098B2 (en) Copper via with barrier layer and cap layer