KR102240194B1 - 적층된 회로들에서의 폴리 채널 필러들의 캡핑 - Google Patents

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Abstract

3차원 또는 적층된 회로 디바이스는 전도체 채널 상의 전도성 채널 캡을 포함한다. 채널 캡은 콘택들을 격리시키도록 전도성 재료를 폴리싱하는 것을 방지하기 위해 선택적 퇴적 또는 다른 프로세스를 통해 생성될 수 있다. 전도체 채널은 게이트를 통해 활성화되는 회로 요소들의 다수의 계층의 데크를 통하여 연장된다. 게이트는 전도체 채널에서의 전위에 의해 활성화된다. 전도체 채널 상의 전도성 캡은 전도체 채널을 비트라인이나 다른 신호 라인에 그리고/또는 다수의 회로 요소의 다른 데크에 전기적으로 접속할 수 있다.

Description

적층된 회로들에서의 폴리 채널 필러들의 캡핑{CAPPING POLY CHANNEL PILLARS IN STACKED CIRCUITS}
기술분야
본 발명의 실시예들은 일반적으로 적층된 회로 디바이스들에 관한 것이며, 더 구체적으로는 적층된 회로의 폴리 채널 필러 캡들(stacked circuit poly channel pillar caps)을 생성하는 것에 관한 것이다.
저작권 고지/허가
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더 작고 더 고성능인 컴퓨팅 디바이스에 대한 증가하는 요구를 충족시키기 위한 접근법으로서, 회로 디바이스들의 3차원(3D) 또는 적층된 제조에 대한 탐구가 있었다. 특히, 더 작은 풋프린트에서 저장 용량을 증가시키고 더 고성능을 제공하기 위해 메모리 디바이스들을 적층시키는 것에 대한 연구가 있었다. 전통적인 처리 기술들은 회로 요소들을 구현하는데 요구되는 면적(real estate)의 양에 의해 제한되는 회로 디바이스들에 대해 최소량의 크기를 요구한다. 적층된 회로들에서의 전통적인 관례는, 전도체를 퇴적하는 것에 의해 회로 요소들의 데크를 통해 채널에 접촉하도록 이러한 전도체를 생성한 다음에 CMP(chemical mechanical processing)에 의해 특정 콘택들을 격리시키는 것이었다.
현재의 CMP는 바람직하지 않은 처리 아티팩트들(processing artifacts)을 초래한다. 처리 아티팩트는 처리로부터 기인하는 회로에서의 결함(imperfection)을 지칭한다. 따라서, 과도-에칭(over-etching), 과도-절제(over-ablation), 폴리싱으로부터의 스크래칭, 분리 층의 박형화의 흔적이나 다른 흔적이 처리 아티팩트로 지칭될 수 있다. 회로 처리에 의해 생성되는 처리 아티팩트들에 추가하여, 필요한 프로세스들 및 화학물질들은 전도체 층으로서 이용되는 재료에 종속한다. 처리 아티팩트들을 남기는 것에 추가하여, 현재 양호한 콘택 격리를 제공하는 양호한 화학적 프로세스를 찾는 것이 도전과제이다. 이러한 도전과제들은 현재 회로들을 처리하는데 필요한 시간을 연장하고, 처리의 비용을 증가시킨다. 비교적 높은 비용 및 시간 요건들은 고볼륨 제조에 대한 상업적인 실행가능성을 제한한다.
다음의 설명은 본 발명의 실시예들의 구현예들의 예로서 주어지는 예시들을 갖는 도면들의 논의를 포함한다. 이러한 도면들은 제한이 아니라 예로서 이해되어야 한다. 본 명세서에서 이용되는 바와 같이, 하나 이상의 "실시예"에 대한 언급은 본 발명의 적어도 하나의 구현예에 포함된 특정 피처, 구조 및/또는 특성을 설명하는 것으로서 이해되어야 한다. 따라서, 본 명세서에서 나타나는 "일 실시예에서" 또는 "대안적인 실시예에서"라는 어구들은 본 발명의 다양한 실시예들 및 구현예들을 설명하며, 반드시 모두 동일한 실시예를 지칭하는 것은 아니다. 그러나, 그것들은 또한 반드시 상호 배타적인 것도 아니다.
도 1a 및 도 1b는 선택적으로 생성된 채널 캡을 갖는 적층된 회로의 실시예들의 블록도들이다.
도 2는 선택적으로 생성된 채널 캡이 회로 요소들의 데크들 사이에 정지 층(stop layer)을 제공하는 적층된 회로의 실시예의 블록도이다.
도 3은 선택적으로 생성된 채널 캡이 채널과 비트라인 사이에 콘택을 제공하는 적층된 메모리 회로의 실시예의 블록도이다.
도 4a 내지 도 4g는 선택적으로 생성된 채널 캡을 갖는 적층된 회로의 상태들의 실시예들의 블록도들이다.
도 5a는 채널 캡을 위해 채널 상에 리세스를 갖는 적층된 회로의 실시예의 사시 블록도(perspective view block diagram)이다.
도 5b는 리세스에 선택적으로 성장된 채널 캡을 갖는 적층된 회로의 실시예의 사시 블록도이다.
도 6a는 채널 캡을 위해 비-리세싱된 채널을 갖는 적층된 회로의 실시예의 사시 블록도이다.
도 6b는 리세스 없이 채널 전도체 상에 선택적으로 성장된 채널 캡을 갖는 적층된 회로의 실시예의 사시 블록도이다.
도 7은 선택적으로 생성된 채널 캡을 갖는 적층된 회로를 생성하기 위한 프로세스의 실시예의 흐름도이다.
도 8은 선택적으로 생성된 채널 캡을 갖는 적층된 회로가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다.
도 9는 선택적으로 생성된 채널 캡을 갖는 적층된 회로가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다.
본 명세서에 제시된 본 발명의 개념들의 다른 잠재적인 실시예들 또는 구현예들을 논의하는 것뿐만 아니라, 아래에 설명되는 실시예들의 일부 또는 전부를 도시할 수 있는 도면들의 설명을 포함하여, 특정 상세들 및 구현예들의 설명이 뒤따른다.
본 명세서에 설명된 바와 같이, 3차원 또는 적층된 회로 디바이스는 전도체 채널 상에 선택적으로 성장된 전도성 채널 캡을 포함한다. 채널 캡은, 여분의 재료를 퇴적한 다음에 폴리싱하는 것을 방지하기 위해 선택적 퇴적 또는 다른 프로세스를 통해 생성될 수 있다. 따라서, 채널 캡은 폴리싱 아티팩트들을 남기지 않으면서 생성될 수 있다. 전도체 채널은 게이트를 통해 활성화되는 회로 요소들의 다수의 계층의 데크를 통하여 연장된다. 게이트는 소스로의 접속을 통해 전도체 채널에서의 전위에 의해 활성화된다. 전도체 채널 상의 채널 캡은 전도체 채널을 비트라인이나 다른 신호 라인에 그리고/또는 다수의 회로 요소의 다른 데크에 전기적으로 접속할 수 있다.
현재 가장 잘 알려진 방법들에 대조적으로, 채널 캡 재료의 선택적 퇴적은 회로 처리를 단순화할 수 있다. 이 처리는 프로세스 동작들의 수를 감소시킬 수 있으며, 이는 비용 및 시간을 감소시킨다. 추가적으로, 적어도 하나의 폴리싱 프로세스를 제거함으로써, 처리는 처리 아티팩트들의 적어도 하나의 소스를 제거할 수 있다. 더 구체적으로, 본 명세서에 설명된 선택적 채널 캡 처리는 폴리싱으로부터의 스크래칭 및 회로 디바이스를 캡핑하는 분리 층의 박형화나 손실을 감소시키거나 제거할 수 있다. 폴리싱에 의해 도입될 수 있는 다른 아티팩트는 본 명세서에 설명된 것에 따라 감소되거나 제거되는 표면 오염이다. 표면 오염은 폴리싱 프로세스로 인해 분리 층 및/또는 채널 캡으로 도입되는 오염물질(다른 재료)을 지칭할 수 있다. 폴리싱 아티팩트를 제거하는 것에 대한 언급은 채널 콘택들을 격리시키는 전통적인 특정 CMP 동작에 대해 일어날 수 있는 아티팩트들만을 언급할 수 있다는 점이 이해될 것이다. 본 명세서에 설명된 바와 같이, 채널 캡들은 채널 콘택들이고, 그것들은 선택적으로 생성된다. 일 실시예에서, 그것들은 격리 상태로 생성되고, 채널 콘택들을 격리시키기 위해 폴리싱을 수행할 필요성이 존재하지 않는다. 따라서, 하나 이상의 CMP 동작이 제거될 수 있지만, 회로 디바이스의 처리는 채널 캡 콘택들을 생성 및/또는 격리시키는 프로세스 외의 프로세스들을 위해 다른 CMP 동작들을 여전히 이용할 수 있다.
일 실시예에서, 처리는 채널 캡의 원하는 두께에 대해 제어될 수 있다. 얇은 콘택 층이 충분한 애플리케이션들에 있어서, 처리는 단순히 채널 캡 재료를 노출된 채널들 상으로 선택적으로 퇴적할 수 있다. 더 두꺼운 콘택 층이 요구되는 일 실시예에서, 처리는 분리 층에서 그리고/또는 전도체 채널에서 개구들을 에칭하거나 다른 방식으로 리세싱할 수 있다. 다음에, 처리는 더 두꺼운 층을 위해 리세스를 충전할 수 있는 채널 캡 재료를 선택적으로 퇴적한다. 리세싱 프로세스는 임의의 원하는 양의 리세스 및 채널 캡의 대응하는 두께에 대해 제어될 수 있다. 더 깊은 리세스는 원하는 두께를 생성하기 위해 채널 캡 퇴적에서 추가적인 처리 시간을 요구할 수 있다는 점이 이해될 것이다.
일 실시예에서, 다수의 계층 또는 다수의 계층의 데크들에서의 회로 요소들은 NAND 메모리 셀들이다. 따라서, 회로 디바이스는 3차원(3D) 메모리 디바이스일 수 있다. 일 실시예에서, 선택적 채널 캡 퇴적은 데크간 콘택(inter-deck contact)의 생성을 허용한다. 따라서, 회로 요소들 또는 메모리 요소들은 현재의 처리 디멘젼 및 화학물질이 다른 방식으로 허용하는 것보다 더 많은 계층으로 생성될 수 있지만, 서로 인접하여 적층된 다수의 계층의 상이한 데크들을 별개로 처리한다. 인접한 데크들은 본 명세서에 설명된 임의의 실시예에 따라 선택적으로 생성된 채널 캡에 의해 접속될 수 있다.
다음의 설명은 첨부 도면들을 참조한다. 이러한 도면들은 반드시 요소들이나 컴포넌트들을 일정한 비례로 나타내지는 않는다는 점이 이해될 것이다. 특정 요소들은 예시 및 논의를 목적으로 의도적으로 비례하지 않게 도시된다. 특정 예들은 차례로 데크들을 수직으로 적층하는 것을 언급한다는 점이 또한 이해될 것이다. 일 실시예에서, 회로들은 수평으로 구성될 수 있다. 따라서, 인접한 적층된 데크들은 수평 및/또는 수직 적층을 언급할 수 있다.
도 1a 및 도 1b는 선택적으로 생성된 채널 캡을 갖는 적층된 회로의 실시예들의 블록도이다. 도 1a는 채널 캡이 선택적으로 생성되는 리세스를 갖는 회로(102)를 예시한다. 도 1b는 비-리세싱된 채널 상에 채널 캡이 선택적으로 생성되는 회로(104)를 예시한다.
회로(102)는 전자 회로의 단면을 나타내고, 전형적으로 많은 이러한 회로는 반도체 웨이퍼 상에서 동시에 처리된다고 이해될 것이다. 기판(110)은 전자 회로가 처리되는 기판 또는 반도체 플랫폼을 나타낸다. 기판(110)은 전형적으로 처리하기 위한 웨이퍼의 일부이다. 처리는 기판(110) 상에 또는 내에 소스 전도체(112)를 생성(예를 들어, 퇴적)한다. 소스 전도체(112)는 회로(102)의 회로 요소들(122)의 회로 동작을 활성화하거나 제어할 수 있다. 소스 전도체(112)는 고전도성(저저항률) 재료, 예컨대 금속성 재료 또는 많은 고이동도 캐리어를 갖는 다른 재료를 포함한다. 일 실시예에서, 소스(112)는 다층 구조이다. 기능 회로를 위한 모든 회로 요소들이 회로(102)에 예시되지는 않는다는 점이 이해될 것이다.
절연체(114)(요소들(114-A 및 114-B))가 소스(112)와 회로 요소들(122)(요소들(122-A 및 122-B))의 다수의 계층 사이에 장벽을 제공할 수 있다. 처리는 예컨대 서로 인접한 디바이스들의 다수의 층을 반복적으로 처리하는 것에 의해 회로 요소들(122)을 계층들로 생성한다. 전형적으로, 기능 회로 요소들은 회로 요소들의 각각의 계층 사이의 절연체의 층에 의해 분리된다. 채널(124)은 회로 요소들(122)에 대한 공통 전도체를 나타내며, 회로 요소들(122)의 전체 높이/길이를 소스(112)로 연장한다. 따라서, 채널(124)은 소스(112)로부터 회로 요소들(122)까지의 전기적 접속성을 제공한다.
일 실시예에서, 처리는 회로(102) 상에서 처리될 수 있는 추가적인 요소들과 회로 요소들(122) 사이에 분리 층을 제공하기 위해 회로 요소들(122) 상에 절연체(126)(요소들(126-A 및 126-B))를 생성한다. 이러한 추가적인 요소들은, 회로 요소들, 신호 라인들 및/또는 다른 요소들의 다수의 계층의 하나 이상의 추가적인 데크를 포함할 수 있다. 처리는 채널(124)의 단부에 채널 캡(132)을 생성하고, 회로(102) 상에서 처리되는 요소들에 대한 채널(124)의 전기적 접속성을 허용하고, 따라서 소스(112)에 대한 추가적인 요소들(도시되지 않음)의 전기적 접속성을 가능하게 한다. 절연체(126)는 채널 캡(132)을 둘러싸는 단일 절연체 층일 수 있다는 점이 이해될 것이다. 유사하게, 채널(124)은 회로 요소들(122)에 의해 둘러싸일 수 있다. 따라서, 'A' 및 'B' 요소들의 지정은 단면으로부터 보여지는 바와 같은 회로의 상이한 측면들을 예시하기 위한 예시된 단면에 대한 예시적인 목적을 위한 것일 뿐이다.
일 실시예에서, 채널 캡(132)에 대한 리세스의 깊이는 상이한 애플리케이션들에 대해 제어될 수 있다. 일 실시예에서, 처리는 회로(104)에 예시된 바와 같이 채널 캡에 대해 어떠한 리세싱도 수행하지 않는다. 회로(104)는 회로(102)와 유사한 컴포넌트들로 라벨링되고, 위의 설명은 회로(104)의 참조된 컴포넌트들에 유사하게 적용된다. 채널 캡(134)은 절연체(126)의 평면을 넘어 연장되거나 라운딩된(rounded) 것으로서 예시되어 있다. 따라서, 채널 캡(134)은 채널 캡의 라운딩된 피처를 지칭하는 '버섯형(mushroom)' 캡 또는 '버튼형(button)' 캡으로 지칭될 수 있다.
채널 캡들(132 및 134)은 고전도성이도록 금속성 재료를 포함한다. 일 실시예에서, 이 재료는, 텅스텐(W), 티타늄(Ti), 코발트(Co) 또는 다른 것들일 수 있지만 이에 제한되지는 않는 금속이다. 일 실시예에서, 이 재료는, 텅스텐 규화물(WSix), 티타늄 규화물(TiSix), 코발트 규화물(CoSix) 또는 다른 것들일 수 있지만 이에 제한되지는 않는 금속 규화물을 포함한다. 일 실시예에서, 이 재료는, 티타늄 산화물(TiOx), 코발트 산화물(CoOx), 아연 산화물(ZnOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx) 또는 다른 것들일 수 있지만 이에 제한되지는 않는 금속 산화물을 포함한다. 금속들, 금속 질화물들 및 금속 산화물들 각각은 채널(124) 상에 선택적으로 성장될 수 있다. 일 실시예에서, 채널(124)은 알려진 기술들(실리콘 상에서의 선택적 금속성 성장을 위한 기술들)을 이용하여 재료를 선택적으로 성장시키는 능력을 제공하는 고농도로 도핑된 폴리실리콘(highly doped polysilicon)을 포함한다.
WSix 또는 TiOx(및 본 명세서에서 이용되는 다른 것들)와 같은 화학식 표현들은 특정 화학식보다는 오히려 화학적 화합물의 일반적인 표현들인 것으로 이해될 것이다. 각각의 표현은 제1 원소로서의 금속 또는 금속성 원자 및 그 다음의 제2 원소를 지칭한다. 화학식 표현의 끝에 있는 'x'는, 화합물이 하나 이상의 제2 원자와 결합되는 하나 이상의 제1 원자를 포함할 것이라는 것을 표시한다. 다양한 화합물들의 각각의 원자의 정확한 개수는 구현예 및/또는 처리 기술에 의해 변할 수 있고, 따라서 본 명세서에서 특정되지는 않는다.
도 2는 선택적으로 생성된 채널 캡이 회로 요소들의 데크들 사이에 정지 층을 제공하는 적층된 회로의 실시예의 블록도이다. 회로(200)는 회로 요소들의 다수의 데크를 이용하는 전자 회로 디바이스의 일부를 나타내고, 도 1a 및 도 1b의 102 또는 104 중 어느 하나에 따른 회로일 수 있다. 단일 3D 스택에서의 모든 회로 요소들을 처리하고 모든 회로 요소들을 활성화하도록 채널을 생성하려고 시도하는 대신에, 처리는 회로 요소들의 다수의 데크를 갖는 층들로 회로(200)를 생성한다.
기판(210)은 전자 회로가 처리되는 기판 또는 반도체 플랫폼을 나타낸다. 회로(200)는 전자 회로의 단면을 나타내고, 표현되는 것은 단지 개별 회로 디바이스의 작은 부분일 수 있으며, 다수의 동일한 회로 디바이스가 병렬로 처리될 수 있다는 점이 이해될 것이다. 처리는 기판(210) 상에 소스 전도체(212)를 생성(예를 들어, 퇴적)하는데, 여기서 소스(212)는 회로 요소들을 활성화하기 위한 전위를 제공하는 것을 가능하게 하기 위해 전하 캐리어들의 소스를 전도성 채널들에 제공한다.
절연체(214)(요소들(214-A 및 214-B))가 소스(212)와 제1 데크인 데크(220) 사이에 장벽을 제공할 수 있다. 데크(220)는 회로 요소들(222)(요소들(222-A 및 222-B))을 포함한다. 처리는 데크(220) 내에 회로 요소들(222)을 계층들로 생성한다. 따라서, 회로(200)는 데크(220) 내에 서로 인접하여 적층된 다수의 회로 요소(222)를 포함한다. 데크(220)는, 이용되는 처리 기술들의 능력들 및 회로(200)의 기하형상들에 종속하여, 어디든지 소수의 회로 요소(222) 내지 30개보다 많은 회로 요소(예를 들어, 36개 또는 38개의 메모리 셀)를 포함할 수 있다. 채널(224)은 소스(212)로부터 회로 요소들(222)까지의 전기적 접속성을 제공하기 위해 데크(220)의 전체 높이/길이를 소스(212)로 연장한다.
처리는 데크(220) 상에 절연체(226)(요소들(226-A 및 226-B))를 생성하는데, 이는 회로(200)에 대한 분리 층이다. 처리는 정지 층(230)으로서 기능하는 전도성 채널 캡을 또한 생성한다. 정지 층(230)은 데크(220)의 채널(224) 및 그에 따른 소스(212)에 대한 데크(240)의 채널(244)의 전기적 접속성을 제공한다.
일 실시예에서, 처리는 데크(220)에 인접하게 회로(200)에 대한 제2 데크로서 데크(240)를 생성한다. 데크(240)는 회로 요소들(242)(요소들(242-A 및 242-B))을 포함한다. 회로 요소들(222 및 242)의 다수의 계층은 스텝들 또는 층들로 처리될 수 있다는 점이 이해될 것이다. 따라서, 원하는 계층들의 수는 얼마나 많은 처리의 층들이 수행되는지를 결정할 수 있다. 일 실시예에서, 회로 요소들(222 및 242)은 그들 각각의 데크들 내에 회로 요소들의 계층들로서 수직으로 각각 적층된다. 일 실시예에서, 회로 요소들(242)을 생성하는 처리는 회로 요소들(222)을 생성하는 처리와 동일하지만, 특정 데크 처리 동작들에 의해 분리되어 상이한 데크에서 수행된다.
일 실시예에서, 정지 층(230)에 이용되는 금속성 재료 및/또는 정지 층(230)을 생성하기 위한 에칭의 깊이는 채널(244)을 채널(224)에 상호접속하기 위한 양호한 전도성을 제공하고, 채널(244)을 생성하는 에칭 프로세스에 대한 결정론적 정지 포인트를 가능하게 할 수 있다. 구체적으로 도시되지 않았지만, 채널(244)은 그것 상에 선택적으로 성장된 채널 캡을 또한 가질 수 있다. 일 실시예에서, 처리는 정지 층(230)에 의해 표현되는 채널 캡 및 채널(244) 상의 채널 캡을 선택적으로 성장시키기 위해 상이한 프로세스들을 이용한다. 예를 들어, 처리는 채널(224) 상의 리세스 내에 선택적으로 성장되는 층으로서 정지 층(230)을 생성할 수 있고, 다음에 채널(244)을 구성하는 폴리 또는 다른 재료 상에 선택적으로 성장되는 캡으로서 채널(244) 상에 채널 캡을 생성할 수 있다. 정지 층(230)은 채널과 채널 캡의 전도성 재료 사이에 옴 접촉을 제공한다. 일 실시예에서, 채널 캡의 타입(예를 들어, 리세싱형 및 비-리세싱형)은 정지 층(230) 및 채널(244) 상의 채널 캡에 대해 반전될 수 있다. 처리는 채널 내의 인터커넥션들로서 그리고/또는 전도성 채널에 액세스하기 위한 콘택들로서 채널 캡들을 생성한다. 채널 캡을 선택적으로 성장시킴으로써, 처리는 콘택들을 격리시키기 위해 CMP 또는 다른 처리를 요구하지는 않는다. 대신에, 채널 캡들은 단순히 선택적 생성 프로세스에 의해 콘택들로서 준비된다. 따라서, 채널 캡의 생성은 회로(200)에서 폴리싱 아티팩트들을 초래하지는 않는다.
회로(200)는 2개의 데크, 즉 데크(220) 및 데크(240)를 명시적으로 예시한다. 채널(224), 채널(244) 및 선택적으로 성장된 정지 층(230)의 고전도성뿐만 아니라 상이한 데크들에서의 요소들의 분리는 이론적으로 임의의 개수의 데크가 회로에서 적층되는 것을 허용한다는 점이 이해될 것이다. 따라서, 적층에 기초하여, 전통적으로 면적이 허용하는 것에 비해, 회로(200)에서의 회로 요소들의 총 수는 2배, 3배 또는 그 이상이 될 수 있다. 정지 층들의 선택적 성장의 이용은 고볼륨 구현예를 위한 더 상업적으로 실행가능한 프로세스를 제공할 수 있다.
도 3은 선택적으로 생성된 채널 캡이 채널과 비트라인 사이에 콘택을 제공하는 적층된 메모리 회로의 실시예의 블록도이다. 회로(300)는 회로 요소들의 다수의 데크를 이용하는 전자 회로 디바이스의 일부를 나타내고, 도 1a 및 도 1b의 102 또는 104 중 어느 하나에 따른 회로일 수 있다. 회로(300)는 도 2의 회로(200)를 참조하여 예시 및 설명되는 요소들과 유사한 요소들을 포함한다고 관측될 것이다. 회로(200)의 컴포넌트들(210, 212, 224, 226 및 230)의 논의는 회로(300)의 컴포넌트들(310, 312, 324, 326 및 330) 각각에 동등하게 적용된다. 일 실시예에서, 회로(300)의 회로 요소들은 메모리 요소들(322)(요소들(322-A 및 322-B))이다. 메모리 요소들(322)은 적층된 회로에서 구성되는 메모리 셀들의 계층들을 나타낸다. 회로(300)의 3D 구성은 메모리 셀들에 대해 더 큰 밀도를 가능하게 한다.
일 실시예에서, 회로(300)의 정지 층(330)은 비트라인(340)에 대한 콘택을 제공한다. 비트라인(340)은 정지 층(330)을 통해 채널(324)을 충전함으로써 메모리 요소들(322)을 충전할 수 있다. 따라서, 회로(200)의 정지 층(230)은 채널(224)을 데크(220) 상에서 처리되는 데크(240)의 채널(244)에 접속하고, 회로(300)의 정지 층(330)은 채널(324)을 비트라인(340)에 접속한다. 비트라인으로서 구체적으로 라벨링되었지만, 비트라인(340)은 채널(324)에 접속될 수 있는 임의의 신호 라인을 나타낼 수 있다는 점이 이해될 것이다. 회로(300)는 다수의 상이한 채널과 병렬로 많은 메모리 요소(322)를 포함할 수 있다는 점이 이해될 것이다. 각각의 채널이 상이한 신호 라인에 접속될 수 있거나, 또는 다수의 채널이 동일한 신호 라인에 접속될 수 있다. 일 실시예에서, 회로(300)는 비트라인(340)과 정지 층(330) 사이의 선택 게이트를 포함한다.
도 4a 내지 도 4g는 선택적으로 생성된 채널 캡을 갖는 적층된 회로의 상태들의 실시예들의 블록도들이다. 예를 위해, 도 4a 내지 도 4g는 3차원 적층된 메모리 디바이스를 예시하며, 각각의 데크는 메모리 셀들의 다수의 계층을 갖는다. 구체적으로, 도 4a 내지 도 4g에서의 예는 메모리 셀들의 다수의 수직 계층을 갖는 수직으로 적층된 메모리 디바이스의 예시적인 실시예들을 제공한다. 도 4a 내지 도 4g에 예시된 회로 상태들은 회로들(102, 104, 200 또는 300)과 같이 본 명세서에 설명된 채널 캡을 갖는 적층된 회로의 임의의 실시예에 적용될 수 있다. 일 실시예에서, 처리는 생성된 데크에 수직으로 인접한 메모리 셀들의 다수의 계층의 다른 데크를 발생시킬 것이다. 일 실시예에서, 처리는, 반도체 기판 또는 웨이퍼로부터 적층되는 디바이스 외에는, "수평" 방식으로 일어날 수 있다. 따라서, 일 실시예에서, "수직" 적층은 디바이스들이 동작을 위해 배치되고/되거나 처리되는 반도체 기판의 밖으로 또는 반도체 기판의 위로 그리고 반도체 기판으로부터 멀리 회로 요소들을 연장시키는 임의의 처리를 지칭할 수 있다. 이러한 처리는, 반도체 기판으로부터 적층되는 디바이스들의 개수를 증가시키면서, 디바이스들이 접속되는 반도체 기판의 평면에서의 감소된 면적을 허용한다.
도 4a는 다수의 계층(442)이 소스(420) 위에서 처리되는 회로 상태(402)를 예시한다. 일 실시예에서, 산화물(422)은 소스(420)의 금속성 재료와 SGS 폴리(430)의 도핑된 폴리 재료 사이의 분리를 제공한다. SGS 폴리(430)는 계층 스택(440)에서 메모리 셀들을 활성화하는데 이용될 수 있는 선택 게이트를 나타낸다. 일 실시예에서, 산화물(422)은 소스(420)에 대한 전도성 채널의 접촉 및 에칭을 제어하기 위해 금속 산화물과 같은 특정 화합물을 포함한다. 일 실시예에서, 계층 스택(440)은 하나의 계층(442)을 다른 계층으로부터 격리시키는 계층간 절연체(inter-tier insulator)로서 산화물을 포함한다. 스택(440)은 임의의 개수의 계층(442)을 포함할 수 있다. 일 실시예에서, 산화물(422)은 계층간 절연체로서 이용되는 산화물과 동일한 재료이다. 일 실시예에서, 산화물(422)은 계층간 절연체로서 이용하는 산화물과는 상이한 재료이다. 단순성을 위해, 기판은 회로 상태(402)에 예시되지 않았지만, 소스(420)는 기판 내에서 또는 상에서 처리되는 것으로 이해될 것이다.
도 4b는 처리가 속이 빈(hollow) 채널 전도체를 생성하는 회로 상태(404)를 예시한다. 일 실시예에서, 처리는, 펀치 에칭(punch etch)을 생성하고, 필러를 세정하고, 필러의 베이스 및 측면을 따라 전도체 재료를 퇴적함으로써, 메모리 요소들의 다중 계층 스택을 통해 채널(450)을 생성한다. 일 실시예에서, 채널(450)은 (폴리와 같은) 단일 전도성 재료를 포함하지만, 대안적으로는 채널의 내측 부분에서 산화물 또는 절연체를 둘러싸는 베이스 및 측면 상의 폴리 또는 금속성 재료일 수 있다. 예시된 바와 같이, 채널(450)은 속이 찬(solid) 채널이다. 채널(450)은 다중 계층 스택의 하나의 단부로부터 소스(420)로 연장되어, 소스(420)와의 옴 접촉을 제공한다.
회로 상태(404)는 셀들(444)로서 다중 계층 스택을 더 구체적으로 라벨링한다. 일 실시예에서, 각각의 셀(444)은 셀을 활성화하는 플로팅 게이트(446)를 포함한다. 게이트들(446)은 채널들(450)에 접속되어, 셀들(444)에 대한 액세스를 제공하도록 게이트들(446)을 활성화하는 전하를 채널(450)이 전도하는 것을 허용한다. 질화물(460)은 회로 캡핑 층을 나타내고, 이는 회로를 완성하는 다른 처리로부터 메모리 셀들의 다중 계층 스택을 절연시킨다. 일 실시예에서, 질화물(460)은 메모리 셀들의 다중 계층 스택과 도시된 다중 계층 스택에 수직으로 인접하게 처리되는 메모리 셀들의 다른 데크 또는 다른 스택 사이의 절연체 또는 절연 층이다. 일반적으로, 질화물(460)은 비-금속 질화물이다. 질화물(460)의 물리적 조성은 캡핑 질화물 층 상의 어디에도 재료를 성장시키지 않으면서 채널의 단부에서의 채널 캡의 성장을 허용하는 재료일 수 있다.
도 4c는 처리가 리세싱 동작으로 채널 캡 또는 전도성 캡을 생성하는 회로 상태(406)를 예시한다. 처리는 먼저 에칭 또는 다른 프로세스를 통해 리세스를 생성한 다음, 캡(452)을 위한 재료로 리세스를 충전한다. 캡(452)은, 회로의 하나의 영역에서는 재료를 성장시키거나 퇴적할 수 있지만 다른 영역에서는 재료를 성장시키거나 퇴적할 수 없는 선택적 퇴적 또는 다른 선택적 동작의 프로세스에 의해 선택적으로 성장된다. 채널(450)의 리세싱은 질화물(460)이나 다른 캡핑 또는 절연체 층과는 상이한 하나의 타입의 재료(채널(450)의 재료)의 노출을 야기시킨다. 처리는, 질화물(460) 상에는 어떠한 금속성 재료도 생성하지 않으면서 캡(452)을 형성하도록 금속성 재료를 생성하기 위해 제어된 온도 환경들 및 화학적 조합들의 기술들을 이용한다. 질화물은 채널(450)과 상이한 물리적 특성들을 갖고, 이는 캡(452)의 선택적 금속성 성장을 허용한다. 캡(452)은 질화물(460)과 대략 동일한 두께를 갖는 것으로 예시되어 있지만, 캡(452)은 질화물(460)과 동일한 두께이거나, 질화물보다 더 얇거나 더 두꺼울 수 있다는 점이 이해될 것이다. 캡(452)의 두께는 회로에 대해 의도된 구현예에 기초하여 캡(452)을 선택적으로 생성하는데 이용되는 처리에 종속한다. 중요하게도, 캡(452)의 생성은 캡(452)에 대해 의도된 영역(즉, 채널(450)의 단부)의 외부에 재료를 퇴적하지 않고, 과잉 재료를 제거하기 위한 폴리싱이나 다른 처리에 대한 필요성이 존재하지 않을 수 있다. 폴리싱의 결여는 캡(452)을 생성하는 동안에 처리 아티팩트들의 도입을 방지할 수 있다. 구체적으로, 폴리싱 아티팩트들이 제거될 수 있다.
도 4d는 도 4c의 회로 상태(406)에 대한 대안일 수 있는 회로 상태(408)를 예시한다. 더 구체적으로, 회로 상태(408)는, 처리가 리세싱 동작으로 채널 캡 또는 전도성 캡을 생성하는 상태를 예시하지만, 속이 빈 채널을 갖는 구현예를 예시한다. 회로 상태(406)에서와 같이, 처리는 먼저 에칭 또는 다른 프로세스를 통해 리세스를 생성한 다음, 캡(452)을 위한 재료로 리세스를 충전한다. 캡(452)은, 회로의 하나의 영역에서는 재료를 성장시키거나 퇴적할 수 있지만 다른 영역에서는 재료를 성장시키거나 퇴적할 수 없는 선택적 퇴적 또는 다른 선택적 동작의 프로세스에 의해 선택적으로 성장된다. 채널(456)은 속이 빈 채널 전도체를 나타낸다. 속이 빈 채널에 있어서, 처리는 필러의 측벽들 상에 폴리와 같은 재료를 퇴적하고, 산화물 또는 다른 절연체로 필러를 충전한다. 다음에, 처리는 폴리 재료로 필러를 캡핑한다. 캡(452)은 채널(456) 상의 추가적인 캡이며, 회로 상태(406)를 참조하여 설명된 것에 따라 선택적으로 성장된다.
도 4e는 도 4d의 회로 상태(408) 및 도 4c의 회로 상태(406)의 대안일 수 있는 회로 상태(410)를 예시한다. 더 구체적으로, 회로 상태(410)는, 처리가 캡(452)의 선택적 성장 이전에 측벽들 상에 속이 빈 채널 성장을 생성하는 상태를 예시한다. 회로 상태(410)에 있어서, 처리는 속이 빈 채널(456) 및 리세싱 동작으로 채널 캡 또는 전도성 캡을 생성한다. 회로 상태들(406 및 408)에서와 같이, 처리는 먼저 에칭 또는 다른 프로세스를 통해 리세스를 생성한 다음, 캡(452)을 위한 재료로 리세스를 충전한다. 그러나, 캡(452)을 선택적으로 성장시키는 것 이전에, 처리는 리세스에서 속이 빈 채널 측벽 재료의 연장부를 선택적으로 성장시킬 수 있다. 채널(456)은 속이 빈 채널 전도체를 나타내고, 여기서 캡(452)은 회로 상태(406)를 참조하여 설명된 것에 따라 선택적으로 성장된다.
도 4f는 처리가 채널을 리세싱하지 않으면서 채널 캡 또는 전도성 캡을 생성하는 회로 상태(412)를 예시한다. 회로 상태(408)는 회로 상태(406)에 대한 대안이라는 점이 이해될 것이다. 처리는 계층들의 동일한 스택에서의 상이한 채널들에 대해 상이한 타입의 채널 캡들을 이용하도록 구성될 수 있지만, 전형적으로 스택 상의 모든 채널 캡들은 동일한 타입을 가질 것이다(리세싱형 또는 비-리세싱형). 일 실시예에서, 처리는 리세싱 없이 채널(450)의 단부에 캡(454)을 생성한다. 채널(450)은 속이 찬 채널이다. 위에서 캡(452)에 대해 논의된 것과 유사하게, 캡(454)의 생성은, 채널(450)의 단부에서 캡을 생성하지만 캡(454)에 대해 의도된 영역(즉, 채널(450)의 단부)의 외부에 재료를 퇴적하지 않도록 제어되며 선택적일 수 있다. 따라서, 캡(454)의 생성 이후에 과잉 재료를 제거하기 위한 폴리싱이나 다른 처리에 대한 필요성이 존재하지 않을 수 있다. 폴리싱의 결여는 캡(454)을 생성하는 동안에 처리 아티팩트들의 도입을 방지할 수 있다. 구체적으로, 폴리싱 아티팩트들이 제거될 수 있다.
도 4g는 도 4f의 회로 상태(412)에 대한 대안일 수 있는 회로 상태(414)를 예시한다. 더 구체적으로, 회로 상태(414)는, 처리가 리세싱 동작 없이 채널 캡 또는 전도성 캡을 생성하는 상태를 예시하지만, 속이 빈 채널을 갖는 구현예를 예시한다. 처리는 속이 빈 채널로서 채널(456)을 생성한다. 속이 빈 채널에 있어서, 처리는 필러의 측벽들 상에 폴리와 같은 재료를 퇴적하고, 산화물 또는 다른 절연체로 필러를 충전한다. 다음에, 처리는 폴리 재료로 필러를 캡핑한다. 캡(454)은 채널(456) 상의 추가적인 캡이며, 회로 상태(412)를 참조하여 설명된 것에 따라 선택적으로 성장된다.
도 5a는 채널 캡을 위해 채널 상에 리세스를 갖는 적층된 회로의 실시예의 사시 블록도이다. 회로(502)는 설명된 임의의 실시예에 따라 리세싱된 채널 캡을 갖는 적층된 회로의 일례일 수 있다. 예를 들어, 회로(502)는 회로들(102, 200, 300) 또는 도 4a 내지 도 4d에 예시된 회로의 일례일 수 있다. 회로(502)는 적층된 회로의 실시예의 단면 사시도를 예시한다.
기판(510)은 회로(502)가 처리되는 반도체 기판(예컨대, 실리콘 기판)을 나타낸다. 소스(520)는 채널(560)에 전하 캐리어들을 제공하는 전도성 층을 나타낸다. 절연체(530)는 선택 게이트(540)로부터 소스(520)를 분리하는 층을 나타낸다. 선택 게이트(540)는 데크(550)의 회로 요소들(552)을 활성화하는데 있어서 제어를 제공할 수 있는 전도성 재료의 층을 나타낸다. 데크(550)는 산화물 또는 다른 절연체 층들에 의해 분리되는 회로 요소들의 교호 층으로서 형성될 수 있는 회로 요소들(552)의 다수의 계층을 나타낸다. 채널(560)은 소스(520)와 옴 접촉을 형성하기 위해 데크(550)의 하나의 단부로부터 연장된다.
분리 층(570)은 다수의 계층 상에서 처리되는 다른 회로 컴포넌트들로부터 데크(550)를 분리하는 질화물 층 또는 다른 층을 나타낸다. 리세스들(562)은 채널들(560)을 노출시키기 위해 분리 층에 형성된 리세스들을 나타낸다. 일 실시예에서, 구조들은 예시된 바와 같이 원통형이다. 라운딩된 기하형상들이 일반적이지만, 다른 기하형상들이 이용될 수 있다는 점이 이해될 것이다. 일 실시예에서, 리세스들(562)은 채널(560)을 노출시키기 위해 분리 층(570)을 통하여 그리고 산화물 층 내로 또는 다른 방식으로 데크(550) 내로 연장된다. 리세스들(562)의 깊이는 제어될 수 있고, 예를 들어 도시된 것보다 더 얕을 수 있다.
도 5b는 리세스에 선택적으로 성장된 채널 캡을 갖는 적층된 회로의 실시예의 사시 블록도이다. 회로(504)는 채널 캡들(572)의 처리 이후의 회로(502)를 나타낸다. 캡들(572)은 선택적 금속성 층 형성에 의해 형성된다. 일 실시예에서, 처리는 채널(560) 및 리세스들(562)을 생성하는데 이용되는 폴리 필러 리세스 프로세스 이후에 캡들(572)을 형성한다. 선택적 금속성 층 형성은 비용을 감소시키면서 반도체 처리 흐름을 단순화할 수 있다. 일 실시예에서, 채널들(560)은 회로 내에서 성기게 분포되는 것으로 고려되는데, 이는 하나의 채널과 다른 채널 간의 금속 단락의 위험을 감소시킬 수 있다. 채널들(560)의 고밀도 분포에서, 처리는 단락을 방지하기 위해 캡들(572)의 형성에 대해 더 주의깊게 제어될 필요가 있을 수 있다.
일 실시예에서, 캡들(572)은 금속으로 이루어진다. 일 실시예에서, 캡들(572)은 금속 산화물로 이루어진다. 일 실시예에서, 캡들(572)은 금속 규화물로 이루어진다. 일 실시예에서, 하나보다 많은 요소가 리세스들에서 선택적으로 성장된다. 따라서, 일 실시예에서, 캡들(572)은 다수의 재료 층일 수 있다. 예를 들어, 캡들(572)은 폴리 필러들 위의 산화물 캡들일 수 있고, 이는 캡들(572)이 필러를 에칭하거나 요소들의 후속 데크(도시되지 않음)에서 채널을 에칭하기 위한 정지 층의 역할을 하는 것을 허용한다. 이러한 구현예에서, 캡들(572)은 필러 에칭 이후에 선택적으로 제거될 수 있다. 어떤 재료가 캡들(572)에 이용되든지, 캡들은 회로를 폴리싱할 필요 없이 리세스들을 충전하기 위해 선택적으로 성장될 수 있다.
도 6a는 채널 캡을 위해 비-리세싱된 채널을 갖는 적층된 회로의 실시예의 사시 블록도이다. 회로(602)는 설명된 임의의 실시예에 따라 비-리세싱된 채널 캡을 갖는 적층된 회로의 일례일 수 있다. 예를 들어, 회로(602)는 회로들(104, 200, 300) 또는 도 4a 내지 도 4d에 예시된 회로의 일례일 수 있다. 회로(602)는 적층된 회로의 실시예의 단면 사시도를 예시한다.
기판(610)은 회로(602)가 처리되는 반도체 기판(예컨대, 실리콘 기판)을 나타낸다. 소스(620)는 채널(660)에 전하 캐리어들을 제공하는 전도성 층을 나타낸다. 절연체(630)는 선택 게이트(640)로부터 소스(620)를 분리하는 층을 나타낸다. 선택 게이트(640)는 데크(650)의 회로 요소들(652)을 활성화하는데 있어서 제어를 제공할 수 있는 전도성 재료의 층을 나타낸다. 데크(650)는 산화물 또는 다른 절연체 층들에 의해 분리되는 회로 요소들의 교호 층으로서 형성될 수 있는 회로 요소들(652)의 다수의 계층을 나타낸다. 채널(660)은 소스(620)와 옴 접촉을 형성하기 위해 데크(650)의 하나의 단부로부터 연장된다.
분리 층(670)은 다수의 계층 상에서 처리되는 다른 회로 컴포넌트들로부터 데크(650)를 분리하는 질화물 층 또는 다른 층을 나타낸다. 일 실시예에서, 처리는, 분리 층(670)에서의 영역들을 노출시키고, 필러를 에칭한 다음, 전도체로 필러를 충전함으로써, 채널들(660)을 형성한다. 따라서, 채널(660)은 소스(620)로부터 데크(650)를 통하여 그리고 분리 층(670)을 통하여 연장되도록 생성될 수 있다. 따라서, 일 실시예에서, 회로(502)는 노출된 채널 단부들(662)을 포함한다. 일 실시예에서, 구조들은 예시된 바와 같이 원통형이다. 라운딩된 기하형상들이 일반적이지만, 다른 기하형상들이 이용될 수 있다는 점이 이해될 것이다. 노출된 채널 단부들(662)은 분리 층(670)과는 상이한 재료를 갖고, 이는 채널 캡 전도체의 선택적 성장을 허용할 수 있다.
도 6b는 리세스 없이 채널 전도체 상에 선택적으로 성장된 채널 캡을 갖는 적층된 회로의 실시예의 사시 블록도이다. 회로(604)는 채널 캡들(672)의 처리 이후의 회로(602)를 나타낸다. 캡들(672)은 노출된 채널 단부들(662) 상에서의 선택적 금속성 층 형성에 의해 형성된다. 일 실시예에서, 처리는 채널(660)의 단부들을 노출시키는데 이용되는 폴리 필러 CMP 프로세스 이후에 캡들(672)을 형성한다. 선택적 금속성 층 형성은 비용을 감소시키면서 반도체 처리 흐름을 단순화할 수 있다. 일 실시예에서, 채널들(660)은 회로 내에서 성기게 분포되는 것으로 고려되는데, 이는 하나의 채널과 다른 채널 간의 금속 단락의 위험을 감소시킬 수 있다. 채널들(660)의 고밀도 분포에서, 처리는 단락을 방지하기 위해 캡들(672)의 형성에 대해 더 주의깊게 제어될 필요가 있을 수 있다.
일 실시예에서, 캡들(672)은 금속으로 이루어진다. 일 실시예에서, 캡들(672)은 금속 산화물로 이루어진다. 일 실시예에서, 캡들(672)은 금속 규화물로 이루어진다. 일 실시예에서, 하나보다 많은 요소가 리세스들에서 선택적으로 성장된다. 따라서, 일 실시예에서, 캡들(672)은 다수의 재료 층일 수 있다. 예를 들어, 캡들(672)은 폴리 필러들 위의 산화물 캡들일 수 있고, 이는 캡들(672)이 필러를 에칭하거나 요소들의 후속 데크(도시되지 않음)에서 채널을 에칭하기 위한 정지 층의 역할을 하는 것을 허용한다. 요소들의 다른 데크에 이용되는 재료 및 프로세스에 종속하여, 비-리세싱된 캡(672)은 에칭 정지 층으로서 충분히 두껍지 않을 수 있다는 점이 이해될 것이다. 캡(672)이 에칭 정지 층으로서 기능할 수 있는 구현예에서, 캡들(672)은 필러 에칭 이후에 선택적으로 제거될 수 있다. 어떤 재료가 캡들(672)에 이용되든지, 캡들은 회로를 폴리싱할 필요 없이 리세스들을 충전하기 위해 선택적으로 성장될 수 있다.
도 7은 선택적으로 생성된 채널 캡을 갖는 적층된 회로를 생성하기 위한 프로세스의 실시예의 흐름도이다. 선택적으로 생성된 채널 캡은 적층된 회로의 채널들의 단부들에 대한 콘택을 격리시키기 위해 이전에 요구되었던 특정 처리 동작들에 대한 필요성을 회피할 수 있다. 프로세스(700)는 도 4a 및 도 4b의 회로 및 회로 상태들을 생성하기 위한 프로세스의 일례일 수 있다. 프로세스(700)는 제조 엔티티의 처리 장비에 의해 실행될 수 있다. 제조자는 처리 장비를 구성하고, 반도체 웨이퍼 상에서 일련의 처리 단계들 또는 동작들을 수행하여, 전자 회로들을 생성한다. 처리 장비는 임의의 타입의 재료 처리 동작들(퇴적, CMP, 에칭, 이온 주입, 어닐링, 다른 것)을 수행하기 위한 툴들을 포함할 수 있다. 이러한 처리 장비는 처리를 수행하는 기계적 및 전기적 툴들과 컴퓨터 장비를 포함한다. 처리 장비는 처리를 제어하기 위한 하드웨어 로직 및/또는 소프트웨어/펌웨어 로직을 포함할 수 있는 하나 이상의 처리 동작 컨트롤에 의해 제어된다. 장비는 특정 순서로 특정 동작들을 수행하도록 프로그래밍되거나 구성될 수 있다. 집합적으로 장비 및 처리 또는 구성은 처리 시스템으로 지칭될 수 있다. 프로세스(700)를 위해, 동작들은 "처리"에 의해 수행되는 것으로서 설명되며, 이는 제조자에 의해 이용되는 처리 시스템 및 제조자를 간접적으로 지칭한다.
처리는 실리콘 웨이퍼와 같은 반도체 기판 상에 소스 영역을 생성한다(702). 전자 회로는 소스 상에 제조될 것이다. 소스는 회로 요소들에서 전기적 액티비티를 생성하도록 활성화될 수 있는 전도체이다. 일 실시예에서, 처리는 소스 상에 버퍼 산화물 또는 다른 절연체를 퇴적한다(704). 처리는 소스 상에서 처리되는 회로 요소들의 계층들에 대한 선택 게이트를 생성한다(706). 일 실시예에서, 선택 게이트는 데크에서의 모든 적층된 회로 요소들에 대한 게이트이다.
처리는 회로 요소들의 계층들의 데크를 생성한다(708). 일 실시예에서, 처리는 산화물 또는 다른 계층간 절연체에 의해 분리되는 셀들 또는 다른 회로 요소들의 계층들 또는 층들을 퇴적한다. 회로 요소들의 계층들은 서로 인접하여 적층되고, 메모리 셀들과 같은 원하는 회로 요소들을 생성하기 위해 재료가 선택적으로 퇴적 및 제거될 수 있는 다수의 동작 사이클에서 처리될 수 있다. 처리는 하드 마스크 절연체로서 데크 상에 질화물 재료와 같은 절연체를 또한 퇴적할 수 있다. 일 실시예에서, 처리는 펀치 에칭을 수행하여, 채널을 위한 필러를 생성하는데, 여기서 필러는 회로 요소들의 데크가 처리되는 소스 전도체 층을 노출시킨다(710).
일 실시예에서, 처리는 분리 층 및 채널을 세정한다(712). 예를 들어, 처리는 채널 캡의 선택적 성장을 허용하기 위해 깨끗한 표면을 갖도록 분리 층 및 채널의 단부들 상에서 동작들(폴리싱을 포함함)을 수행할 수 있다. 일 실시예에서, 회로는 채널 캡들의 선택적 생성 이전에 일어나는 동작들로부터의 폴리싱 아티팩트들을 포함한 처리 아티팩트들을 갖게 될 것이다. 이러한 구현예에서도, 회로는 채널 캡들의 생성으로부터 처리 아티팩트들을 갖지 않을 것인데, 그 이유는 그것들이 선택적으로 성장 또는 퇴적되고, 세정 프로세스를 요구하지 않기 때문이다.
일 실시예에서, 처리는 채널 캡을 선택적으로 생성할 리세스를 생성하도록 구성될 수 있다. 일 실시예에서, 처리는, 리세스를 먼저 생성하지 않고 단순히 채널의 단부 상에 채널 캡을 생성하여, 채널 캡을 선택적으로 생성하도록 구성될 수 있다. 이러한 프로세스들은 일반적으로 별개일 것이지만, 그것들은 설명에서의 단순성을 위해 프로세스(700)에서 함께 도시되어 있다. 일 실시예에서, 처리는 이용할 채널 캡의 두께를 결정한다(714). 처리는 특정된 두께의 채널 캡을 제조하도록 구성될 수 있고, 따라서 이 결정은 특정된 채널 캡을 생성하는 프로세스 흐름을 따르는 것일 수 있다는 점이 이해될 것이다.
채널 캡의 원하는 두께에 종속하여, 처리는 리세스를 생성할 수 있다. 처리가 채널에 리세스를 생성하는 것인 경우(716의 예 브랜치), 처리는 채널을 원하는 또는 구성된 깊이로 리세싱한다(718). 처리가 리세스를 생성하는 것이 아닌 경우(716의 아니오 브랜치), 처리는 리세스를 생성하지 않는다. 일 실시예에서, 리세스의 경우 또는 리세스가 아닌 경우, 처리는 선택적 퇴적을 이용하여 채널의 단부 상에 전도성 캡핑 재료 층을 퇴적한다(720). 채널 캡의 원하는 두께는 회로 상에서 수행될 추가적인 처리(예를 들어, 더 두껍거나 더 얇은 정지 층을 요구할 수 있는 인접한 데크에 대한 에칭의 선택성)에 관련될 수 있다. 채널 캡들을 생성한 이후에, 처리는 회로 처리를 완료할 수 있다(722). 회로 처리의 완료는 회로 요소들의 추가적인 데크(들)의 생성, 신호 라인들의 처리 또는 다른 처리를 포함할 수 있다.
도 8은 선택적으로 생성된 채널 캡을 갖는 적층된 회로가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다. 시스템(800)은 본 명세서에 설명된 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내고, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버, 게이밍 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 또는 다른 전자 디바이스일 수 있다. 시스템(800)은 프로세서(820)를 포함하고, 프로세서는 시스템(800)에 대해 명령어들의 실행, 동작 관리 및 처리를 제공한다. 프로세서(820)는 시스템(800)에 대해 처리를 제공하는 임의의 타입의 마이크로프로세서, 중앙 처리 유닛(CPU), 처리 코어 또는 다른 처리 하드웨어를 포함할 수 있다. 프로세서(820)는 시스템(800)의 전체 동작을 제어하고, 하나 이상의 프로그램가능 범용 또는 특수 목적 마이크로프로세서, 디지털 신호 프로세서들(DSP들), 프로그램가능 제어기들, 주문형 집적 회로들(ASIC들), 프로그램가능 로직 디바이스들(PLD들) 등, 또는 이러한 디바이스들의 조합일 수 있거나 이들을 포함할 수 있다.
메모리 서브시스템(830)은 시스템(800)의 메인 메모리를 나타내고, 프로세서(820)에 의해 실행될 코드, 또는 루틴의 실행 시에 이용될 데이터 값들에 대한 임시 스토리지를 제공한다. 메모리 서브시스템(830)은, 판독 전용 메모리(ROM), 플래시 메모리, 하나 이상의 다양한 랜덤 액세스 메모리(RAM) 또는 다른 메모리 디바이스들, 또는 이러한 디바이스들의 조합과 같은 하나 이상의 메모리 디바이스를 포함할 수 있다. 메모리 서브시스템(830)은, 다른 것들 중에서, 시스템(800)에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 운영 체제(OS)(836)를 저장하고 호스팅한다. 추가적으로, 시스템(800)의 처리 및 로직을 제공하기 위해 다른 명령어들(838)이 메모리 서브시스템(830)으로부터 저장 및 실행된다. OS(836) 및 명령어들(838)은 프로세서(820)에 의해 실행된다. 메모리 서브시스템(830)은 메모리 디바이스(832)를 포함하고, 메모리 디바이스는 데이터, 명령어들, 프로그램들 또는 다른 항목들을 저장한다. 일 실시예에서, 메모리 서브시스템은, 메모리 디바이스(832)에 대해 커맨드들을 발생 및 발행하는 메모리 제어기인 메모리 제어기(834)를 포함한다. 메모리 제어기(834)는 프로세서(820)의 물리적 부분일 수 있다는 점이 이해될 것이다.
프로세서(820) 및 메모리 서브시스템(830)은 버스/버스 시스템(810)에 결합된다. 버스(810)는, 적절한 브리지들, 어댑터들 및/또는 제어기들에 의해 접속되는, 임의의 하나 이상의 별개의 물리적 버스, 통신 라인/인터페이스 및/또는 점대점 접속을 나타내는 추상적 개념(abstraction)이다. 그러므로, 버스(810)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(일반적으로 "Firewire"로 지칭됨) 중 하나 이상을 포함할 수 있다. 버스(810)의 버스들은 네트워크 인터페이스(850)에서의 인터페이스들에 또한 대응할 수 있다.
시스템(800)은, 버스(810)에 결합된 하나 이상의 입/출력(I/O) 인터페이스(들)(840), 네트워크 인터페이스(850), 하나 이상의 내부 대용량 저장 디바이스(들)(860) 및 주변기기 인터페이스(870)를 또한 포함한다. I/O 인터페이스(840)는 하나 이상의 인터페이스 컴포넌트를 포함할 수 있고, 이러한 인터페이스 컴포넌트들을 통해 사용자는 시스템(800)과 상호작용한다(예를 들어, 비디오, 오디오 및/또는 영숫자 인터페이싱). 일 실시예에서, I/O 인터페이스(840)는 사용자에게 출력을 제공하는 고화질(high definition)(HD) 디스플레이를 포함할 수 있다. 고화질은 대략 100 PPI(pixels per inch) 이상의 픽셀 밀도를 갖는 디스플레이를 지칭할 수 있고, 풀 HD(예를 들어, 1080p), 레티나 디스플레이, 4K(초고화질 또는 UHD) 또는 다른 것들과 같은 포맷들을 포함할 수 있다. 고화질은 픽셀 디스플레이들에 필적하는 시각적 품질을 갖는 프로젝션형 디스플레이들(projected displays)(예를 들어, 헤드 장착형 디스플레이들)을 또한 지칭할 수 있다. 네트워크 인터페이스(850)는 하나 이상의 네트워크를 통해 원격 디바이스들(예를 들어, 서버들, 다른 컴퓨팅 디바이스들)과 통신하는 능력을 시스템(800)에 제공한다. 네트워크 인터페이스(850)는 이더넷 어댑터, 무선 상호접속 컴포넌트들, USB(universal serial bus), 또는 다른 유선 또는 무선 표준 기반 또는 사유 인터페이스들을 포함할 수 있다.
스토리지(860)는, 하나 이상의 자기, 고체 상태 또는 광학 기반 디스크 또는 이들의 조합과 같이, 대량의 데이터를 비휘발성 방식으로 저장하기 위한 임의의 통상의 매체일 수 있거나 이러한 매체를 포함할 수 있다. 스토리지(860)는 영속적 상태로(즉, 값은 시스템(800)에 대한 전력의 중단에도 불구하고 보유됨) 코드나 명령어들 및 데이터(862)를 유지한다. 스토리지(860)는 일반적으로 "메모리"로 고려될 수 있지만, 메모리(830)는 프로세서(820)에 명령어들을 제공하는 실행 또는 동작 메모리이다. 스토리지(860)는 비휘발성인 한편, 메모리(830)는 휘발성 메모리를 포함할 수 있다(즉, 데이터의 상태 또는 값은 전력이 시스템(800)에 대해 중단되는 경우에 불확정적임(indeterminate)).
주변기기 인터페이스(870)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 시스템(800)에 종속적으로 접속하는 디바이스들을 일반적으로 지칭한다. 종속적인 접속(dependent connection)은, 동작이 실행되며 사용자와 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 시스템(800)이 제공하는 것이다.
일 실시예에서, 메모리 서브시스템(830)의 메모리 디바이스(832) 및/또는 시스템(800)의 다른 컴포넌트들은 선택적으로 생성된 채널 캡들을 갖는 적층된 회로들로서 생성되는 회로들을 포함한다. 채널 캡들의 선택적 생성의 경우, 회로는 회로의 분리 층으로부터 과잉 채널 캡 재료를 제거하는 것에 관련된 처리 아티팩트들을 배제한다. 오히려, 채널 캡들은 채널들의 단부들 상에 선택적으로 성장되어, 과잉 채널 캡 재료의 생성을 감소시키고, 따라서 과잉 채널 캡 재료를 제거하기 위해 폴리싱이 요구되지 않는다.
도 9는 선택적으로 생성된 채널 캡을 갖는 적층된 회로가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다. 디바이스(900)는, 컴퓨팅 태블릿, 모바일폰 또는 스마트폰, 무선-가능 e-리더기, 웨어러블 컴퓨팅 디바이스, 또는 다른 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되어 있으며, 이러한 디바이스의 모든 컴포넌트들이 디바이스(900)에서 도시되지는 않는다는 점이 이해될 것이다.
디바이스(900)는 디바이스(900)의 주요 처리 동작들을 수행하는 프로세서(910)를 포함한다. 프로세서(910)는, 마이크로프로세서, 애플리케이션 프로세서, 마이크로컨트롤러, 프로그램가능 로직 디바이스 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(910)에 의해 수행되는 처리 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 체제 또는 운영 플랫폼의 실행을 포함한다. 처리 동작들은 인간 사용자나 다른 디바이스들과의 I/O(입/출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 디바이스(900)를 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.
일 실시예에서, 디바이스(900)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(920)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 디바이스(900)에 통합되거나, 또는 디바이스(900)에 접속될 수 있다. 일 실시예에서, 사용자는, 프로세서(910)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 디바이스(900)와 상호작용한다.
디스플레이 서브시스템(930)은, 사용자가 컴퓨팅 디바이스와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(930)은, 사용자에게 디스플레이를 제공하기 위해 이용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(932)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(932)는, 프로세서(910)와는 별개이며 디스플레이에 관련된 적어도 일부 처리를 수행하기 위한 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(930)은 사용자에게 출력 및 입력 양쪽 모두를 제공하는 터치스크린 디바이스를 포함한다. 일 실시예에서, 디스플레이 서브시스템(930)은 사용자에게 출력을 제공하는 고화질(HD) 디스플레이를 포함한다. 고화질은 대략 100 PPI(pixels per inch) 이상의 픽셀 밀도를 갖는 디스플레이를 지칭할 수 있고, 풀 HD(예를 들어, 1080p), 레티나 디스플레이, 4K(초고화질 또는 UHD) 또는 다른 것들과 같은 포맷들을 포함할 수 있다. 고화질은 픽셀 디스플레이들에 필적하는 시각적 품질을 갖는 프로젝션형 디스플레이들(예를 들어, 헤드 장착형 디스플레이들)을 또한 지칭할 수 있다.
I/O 제어기(940)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(940)는 오디오 서브시스템(920) 및/또는 디스플레이 서브시스템(930)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가적으로, I/O 제어기(940)는, 사용자가 시스템과 상호작용할 수 있는 디바이스(900)에 접속하는 추가적인 디바이스들에 대한 접속 포인트를 예시한다. 예를 들어, 디바이스(900)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 특정 애플리케이션들과 함께 이용하기 위한 다른 I/O 디바이스들, 예컨대 카드 리더기들 또는 다른 디바이스들을 포함할 수 있다.
위에서 언급된 바와 같이, I/O 제어기(940)는 오디오 서브시스템(920) 및/또는 디스플레이 서브시스템(930)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 디바이스(900)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 커맨드들을 제공할 수 있다. 추가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 디스플레이 출력에 추가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하는 경우, 디스플레이 디바이스는 또한 I/O 제어기(940)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스의 역할을 한다. I/O 제어기(940)에 의해 관리되는 I/O 기능들을 제공하기 위한 추가적인 버튼들 또는 스위치들이 디바이스(900) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(940)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 자이로스코프들, 글로벌 포지셔닝 시스템(GPS), 또는 디바이스(900)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 (잡음에 대한 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라에 대한 플래시의 적용, 또는 다른 피처들과 같이) 그 동작들에 영향을 주기 위해 환경적 입력을 시스템에 제공하는 것뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다. 일 실시예에서, 디바이스(900)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 피처들을 관리하는 전력 관리(950)를 포함한다.
메모리 서브시스템(960)은 디바이스(900)에 정보를 저장하기 위한 메모리 디바이스(들)(962)를 포함한다. 메모리 서브시스템(960)은 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 불확정적임) 메모리 디바이스들을 포함할 수 있다. 메모리(960)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서 또는 다른 데이터뿐만 아니라, 시스템(900)의 애플리케이션들 및 기능들의 실행에 관련된 시스템 데이터(장기적이든지 또는 일시적이든지)를 저장할 수 있다. 일 실시예에서, 메모리 서브시스템(960)은 메모리 제어기(964)(시스템(900)의 제어의 일부로서 또한 고려될 수 있으며, 프로세서(910)의 일부로서 잠재적으로 고려될 수 있음)를 포함한다. 메모리 제어기(964)는 메모리 디바이스(962)에 대해 커맨드들을 발생 및 발행하는 스케줄러를 포함한다.
접속성(970)은, 디바이스(900)가 외부 디바이스들과 통신하는 것을 가능하게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 외부 디바이스는, 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변기기들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
접속성(970)은 다수의 상이한 타입의 접속성을 포함할 수 있다. 일반화하기 위해서, 디바이스(900)는 셀룰러 접속성(972) 및 무선 접속성(974)을 갖는 것으로 예시되어 있다. 일반적으로, 셀룰러 접속성(972)은 무선 캐리어들에 의해 제공되는, 예컨대 GSM(global system for mobile communications) 또는 변형물들이나 파생물들, CDMA(code division multiple access) 또는 변형물들이나 파생물들, TDM(time division multiplexing) 또는 변형물들이나 파생물들, LTE(long term evolution - "4G"로도 지칭됨), 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 셀룰러 네트워크 접속성을 지칭한다. 무선 접속성(974)은 셀룰러가 아닌 무선 접속성을 지칭하며, (블루투스와 같은) 개인 영역 네트워크들, (WiFi와 같은) 로컬 영역 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다. 무선 통신은 비고체 매체를 통한 변조된 전자기 복사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 전송하는 것을 지칭한다. 유선 통신은 고체 통신 매체를 통하여 일어난다.
주변기기 접속들(peripheral connections)(980)은, 주변기기 접속들을 구축하기 위한 하드웨어 인터페이스들과 커넥터들뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(900)는 다른 컴퓨팅 디바이스들에 대한 주변 디바이스("로(to)"(982))일 뿐만 아니라, 그것에 접속된 주변 디바이스들("로부터(from)"(984))을 가질 수 있다는 점이 이해될 것이다. 디바이스(900)는 일반적으로 디바이스(900) 상의 콘텐츠의 관리(예를 들어, 다운로드 및/또는 업로드, 변경, 동기화)와 같은 목적으로 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹" 커넥터를 갖는다. 추가적으로, 도킹 커넥터는, 디바이스(900)가 예를 들어 시청각 시스템 또는 다른 시스템에 대한 콘텐츠 출력을 제어할 수 있게 하는 특정 주변기기들에 디바이스(900)가 접속하는 것을 허용할 수 있다.
사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 추가하여, 디바이스(900)는 공통 또는 표준 기반 커넥터들을 통해 주변기기 접속들(980)을 구축할 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이포트(DisplayPort), HDMI(High Definition Multimedia Interface), Firewire 또는 다른 타입을 포함할 수 있다.
일 실시예에서, 메모리 서브시스템(960)의 메모리 디바이스(962) 및/또는 시스템(900)의 다른 컴포넌트들은 선택적으로 생성된 채널 캡들을 갖는 적층된 회로들로서 생성되는 회로들을 포함한다. 채널 캡들의 선택적 생성의 경우, 회로는 회로의 분리 층으로부터 과잉 채널 캡 재료를 제거하는 것에 관련된 처리 아티팩트들을 배제한다. 오히려, 채널 캡들은 채널들의 단부들 상에 선택적으로 성장되어, 과잉 채널 캡 재료의 생성을 감소시키고, 따라서 과잉 채널 캡 재료를 제거하기 위해 폴리싱이 요구되지 않는다.
일 양태에서, 3차원 회로를 갖는 회로 디바이스는 반도체 기판 상의 소스 전도체 층; 서로 인접하여 적층된 회로 요소들의 다수의 계층 - 각각의 계층은 게이트를 통해 활성화되는 회로 요소를 포함함 -; 회로 요소들의 다수의 계층을 통하여 연장되는 적어도 하나의 전도체 채널 - 전도체 채널은 회로 요소들의 게이트들을 소스 전도체에 전기적으로 결합함 -; 및 각각의 전도체 채널 상의 전도성 캡 - 전도성 캡의 층은 전도체 채널과 옴 접촉을 형성하고, 각각의 전도성 캡은 분리 층에서의 개구들 내에서 각각의 전도체 채널 상에 형성되고, 전도성 캡은 폴리싱 아티팩트들을 갖지 않음 - 을 포함한다.
일 실시예에서, 전도성 캡은 선택적으로 퇴적된 금속성 재료의 층을 포함한다. 일 실시예에서, 전도성 캡은 금속 산화물의 층을 포함한다. 일 실시예에서, 전도성 캡은 금속 규화물의 층을 포함한다. 일 실시예에서, 분리 층은 비-금속 질화물의 층을 포함한다. 일 실시예에서, 전도성 캡은 전도체 채널 상의 리세스 내로 선택적으로 퇴적된 층을 포함한다. 일 실시예에서, 전도체 채널은 분리 층을 통하여 연장되고, 전도성 캡은 전도체 채널 상에 선택적으로 퇴적된 라운딩된 캡이다. 일 실시예에서, 분리 층은 또한 폴리싱 아티팩트들을 갖지 않는다. 일 실시예에서, 이 회로 디바이스는 전도성 캡을 통해 전도체 채널에 옴 접촉하는 비트라인을 더 포함한다. 일 실시예에서, 회로 요소들의 다수의 계층, 전도체 채널 및 전도성 캡은 각각 제1 데크의 회로 요소들의 제1의 다수의 계층, 제1 전도체 채널 및 제1 전도성 캡이고, 이 회로 디바이스는, 회로 요소들의 제2의 다수의 계층, 제2 전도체 채널 및 제2 전도성 캡을 포함하는 제2 데크를 더 포함하고, 제1 전도성 캡은 제2 데크의 제2 전도체 채널을 제1 데크의 제1 전도체 채널에 상호접속하기 위해 제1 데크와 제2 데크 사이에 있는 정지 층이다.
일 양태에서, 메모리 디바이스를 갖는 전자 디바이스는 데이터를 저장하는 3차원 적층된 메모리 디바이스 - 이 메모리 디바이스는 반도체 기판 상의 소스 전도체 층, 서로 인접하여 적층된 메모리 셀들의 다수의 계층 - 각각의 계층은 게이트를 통해 활성화되는 메모리 셀을 포함함 -, 메모리 셀들의 다수의 계층을 통하여 연장되는 적어도 하나의 전도체 채널 - 전도체 채널은 메모리 셀들의 게이트들을 소스 전도체에 전기적으로 결합함 -, 및 각각의 전도체 채널 상의 전도성 캡 - 전도성 캡의 층은 전도체 채널과 옴 접촉을 형성하고, 각각의 전도성 캡은 분리 층에서의 개구들 내에서 각각의 전도체 채널 상에 형성되고, 전도성 캡 및 분리 층은 폴리싱 아티팩트들을 갖지 않음 - 을 포함함 -; 및 메모리 디바이스로부터 액세스된 데이터에 기초하여 디스플레이를 발생시키도록 결합된 터치스크린 디스플레이를 포함한다.
일 실시예에서, 전도성 캡은 선택적으로 퇴적된 금속성 재료를 포함한다. 일 실시예에서, 전도성 캡은 선택적으로 퇴적된 금속 산화물을 포함한다. 일 실시예에서, 전도성 캡은 선택적으로 퇴적된 금속 규화물을 포함한다. 일 실시예에서, 분리 층은 비-금속 질화물의 층을 포함한다. 일 실시예에서, 전도성 캡은 전도체 채널 상의 리세스 내로 선택적으로 퇴적된 층을 포함한다. 일 실시예에서, 전도체 채널은 분리 층을 통하여 연장되고, 전도성 캡은 전도체 채널 상에 선택적으로 퇴적된 라운딩된 캡이다. 일 실시예에서, 전도체 채널은 분리 층을 통하여 연장되고, 전도성 캡은 비-리세싱된 전도체 채널 상에 선택적으로 퇴적된 캡이다. 일 실시예에서, 분리 층은 또한 폴리싱 아티팩트들을 갖지 않는다. 일 실시예에서, 메모리 셀들의 다수의 계층, 전도체 채널 및 전도성 캡은 각각 제1 데크의 메모리 셀들의 제1의 다수의 계층, 제1 전도체 채널 및 제1 전도성 캡이고, 이 전자 디바이스는, 메모리 셀들의 제2의 다수의 계층, 제2 전도체 채널 및 제2 전도성 캡을 포함하는 제2 데크를 더 포함하고, 제1 전도성 캡은 제2 데크의 제2 전도체 채널을 제1 데크의 제1 전도체 채널에 상호접속하기 위해 제1 데크와 제2 데크 사이에 있는 정지 층이다. 일 실시예에서, 이 전자 디바이스는 전도성 캡을 통해 전도체 채널에 옴 접촉하는 비트라인을 더 포함한다.
일 양태에서, 3차원 회로를 생성하기 위한 방법은 반도체 기판 상에 소스 전도체 층을 생성하는 단계; 서로 인접하여 적층된 회로 요소들의 다수의 계층의 데크를 생성하는 단계 - 각각의 계층은 게이트를 통해 활성화되는 회로 요소를 포함함 -; 데크를 통하여 연장되는 적어도 하나의 전도체 채널을 생성하는 단계 - 전도체 채널은 회로 요소들의 게이트들을 소스 전도체에 전기적으로 결합함 -; 및 각각의 전도체 채널 상에 전도성 캡을 퇴적하는 단계 - 전도성 캡의 층은 전도체 채널과 옴 접촉을 형성하고, 각각의 전도성 캡은, 전도성 캡 및 분리 층에서 폴리싱 아티팩트들을 발생시키지 않으면서, 분리 층에서의 개구들 내에서 각각의 전도체 채널 상에 형성됨 - 를 포함한다.
일 실시예에서, 전도성 캡을 생성하는 단계는 금속을 선택적으로 퇴적하는 단계를 포함한다. 일 실시예에서, 전도성 캡을 생성하는 단계는 금속 산화물을 선택적으로 퇴적하는 단계를 포함한다. 일 실시예에서, 전도성 캡을 생성하는 단계는 금속 규화물을 선택적으로 퇴적하는 단계를 포함한다. 일 실시예에서, 전도성 캡을 퇴적하는 단계는 전도체 채널 상의 에칭된 리세스 내로 전도성 재료를 선택적으로 퇴적하는 단계를 포함한다. 일 실시예에서, 전도체 채널은 분리 층을 통하여 연장되고, 전도성 캡을 퇴적하는 단계는 전도체 채널 상에 버섯형 캡을 선택적으로 퇴적하는 단계를 포함한다. 일 실시예에서, 이 방법은 전도성 캡을 통해 전도체 채널에 옴 접촉하는 비트라인을 생성하는 단계를 더 포함한다. 일 실시예에서, 회로 요소들의 다수의 계층, 전도체 채널 및 전도성 캡은 각각 제1 데크의 회로 요소들의 제1의 다수의 계층, 제1 전도체 채널 및 제1 전도성 캡이고, 이 방법은, 회로 요소들의 제2의 다수의 계층을 생성하는 것, 제2 전도체 채널을 생성하는 것 및 제2 전도성 캡을 퇴적하는 것을 포함하여, 제2 데크를 생성하는 단계를 더 포함하고, 제1 전도성 캡은 제2 데크의 제2 전도체 채널을 제1 데크의 제1 전도체 채널에 상호접속하기 위해 제1 데크와 제2 데크 사이에 있는 정지 층이다. 일 실시예에서, 이 방법은, 전도성 캡을 통해 전도체 채널에 옴 접촉하는 비트라인을 생성하는 단계를 더 포함한다.
일 양태에서, 제조 물품은, 실행될 때, 반도체 기판 상에 소스 전도체 층을 생성하는 것; 서로 인접하여 적층된 회로 요소들의 다수의 계층의 데크를 생성하는 것 - 각각의 계층은 게이트를 통해 활성화되는 회로 요소를 포함함 -; 데크를 통하여 연장되는 적어도 하나의 전도체 채널을 생성하는 것 - 전도체 채널은 회로 요소들의 게이트들을 소스 전도체에 전기적으로 결합함 -; 및 각각의 전도체 채널 상에 전도성 캡을 퇴적하는 것 - 전도성 캡의 층은 전도체 채널과 옴 접촉을 형성하고, 각각의 전도성 캡은, 전도성 캡 및 분리 층에서 폴리싱 아티팩트들을 발생시키지 않으면서, 분리 층에서의 개구들 내에서 각각의 전도체 채널 상에 형성됨 - 을 포함하여, 3차원 회로를 생성하기 위한 동작들을 수행하는 콘텐츠가 저장되어 있는 컴퓨터 판독가능 저장 매체를 포함한다.
일 실시예에서, 전도성 캡을 생성하기 위한 콘텐츠는 금속을 선택적으로 퇴적하기 위한 콘텐츠를 포함한다. 일 실시예에서, 전도성 캡을 생성하기 위한 콘텐츠는 금속 산화물을 선택적으로 퇴적하기 위한 콘텐츠를 포함한다. 일 실시예에서, 전도성 캡을 생성하기 위한 콘텐츠는 금속 규화물을 선택적으로 퇴적하기 위한 콘텐츠를 포함한다. 일 실시예에서, 전도성 캡을 퇴적하기 위한 콘텐츠는 전도체 채널 상의 에칭된 리세스 내로 전도성 재료를 선택적으로 퇴적하기 위한 콘텐츠를 포함한다. 일 실시예에서, 전도체 채널은 분리 층을 통하여 연장되고, 전도성 캡을 퇴적하기 위한 콘텐츠는 전도체 채널 상에 버섯형 캡을 선택적으로 퇴적하기 위한 콘텐츠를 포함한다. 일 실시예에서, 전도성 캡을 통해 전도체 채널에 옴 접촉하는 비트라인을 생성하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, 회로 요소들의 다수의 계층, 전도체 채널 및 전도성 캡은 각각 제1 데크의 회로 요소들의 제1의 다수의 계층, 제1 전도체 채널 및 제1 전도성 캡이고, 이 콘텐츠는, 회로 요소들의 제2의 다수의 계층을 생성하는 것, 제2 전도체 채널을 생성하는 것 및 제2 전도성 캡을 퇴적하는 것을 포함하여, 제2 데크를 생성하기 위한 콘텐츠를 더 포함하고, 제1 전도성 캡은 제2 데크의 제2 전도체 채널을 제1 데크의 제1 전도체 채널에 상호접속하기 위해 제1 데크와 제2 데크 사이에 있는 정지 층이다. 일 실시예에서, 이 콘텐츠는, 전도성 캡을 통해 전도체 채널에 옴 접촉하는 비트라인을 생성하기 위한 콘텐츠를 더 포함한다.
일 양태에서, 3차원 회로를 생성하기 위한 장치는 반도체 기판 상에 소스 전도체 층을 생성하는 수단; 서로 인접하여 적층된 회로 요소들의 다수의 계층의 데크를 생성하는 수단 - 각각의 계층은 게이트를 통해 활성화되는 회로 요소를 포함함 -; 데크를 통하여 연장되는 적어도 하나의 전도체 채널을 생성하는 수단 - 전도체 채널은 회로 요소들의 게이트들을 소스 전도체에 전기적으로 결합함 -; 및 각각의 전도체 채널 상에 전도성 캡을 퇴적하는 수단 - 전도성 캡의 층은 전도체 채널과 옴 접촉을 형성하고, 각각의 전도성 캡은, 전도성 캡 및 분리 층에서 폴리싱 아티팩트들을 발생시키지 않으면서, 분리 층에서의 개구들 내에서 각각의 전도체 채널 상에 형성됨 - 을 포함한다.
일 실시예에서, 전도성 캡을 생성하는 수단은 금속을 선택적으로 퇴적하는 수단을 포함한다. 일 실시예에서, 전도성 캡을 생성하는 수단은 금속 산화물을 선택적으로 퇴적하는 수단을 포함한다. 일 실시예에서, 전도성 캡을 생성하는 수단은 금속 규화물을 선택적으로 퇴적하는 수단을 포함한다. 일 실시예에서, 전도성 캡을 퇴적하는 수단은 전도체 채널 상의 에칭된 리세스 내로 전도성 재료를 선택적으로 퇴적하는 수단을 포함한다. 일 실시예에서, 전도체 채널은 분리 층을 통하여 연장되고, 전도성 캡을 퇴적하는 수단은 전도체 채널 상에 버섯형 캡을 선택적으로 퇴적하는 수단을 포함한다. 일 실시예에서, 이 장치는 전도성 캡을 통해 전도체 채널에 옴 접촉하는 비트라인을 생성하는 수단을 더 포함한다. 일 실시예에서, 회로 요소들의 다수의 계층, 전도체 채널 및 전도성 캡은 각각 제1 데크의 회로 요소들의 제1의 다수의 계층, 제1 전도체 채널 및 제1 전도성 캡이고, 이 장치는, 회로 요소들의 제2의 다수의 계층을 생성하는 것, 제2 전도체 채널을 생성하는 것 및 제2 전도성 캡을 퇴적하는 것을 포함하여, 제2 데크를 생성하는 수단을 더 포함하고, 제1 전도성 캡은 제2 데크의 제2 전도체 채널을 제1 데크의 제1 전도체 채널에 상호접속하기 위해 제1 데크와 제2 데크 사이에 있는 정지 층이다. 일 실시예에서, 이 장치는, 전도성 캡을 통해 전도체 채널에 옴 접촉하는 비트라인을 생성하는 수단을 더 포함한다.
본 명세서에 예시된 바와 같은 흐름도들은 다양한 프로세스 액션들의 시퀀스들의 예들을 제공한다. 흐름도들은 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작들뿐만 아니라, 물리적 동작들을 표시할 수 있다. 일 실시예에서, 흐름도는, 하드웨어 및/또는 소프트웨어로 구현될 수 있는 유한 상태 머신(finite state machine)(FSM)의 상태를 예시할 수 있다. 특정 시퀀스 또는 순서로 도시되었지만, 달리 특정되지 않는 한, 액션들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 예로서만 이해되어야 하고, 프로세스는 상이한 순서로 수행될 수 있고, 일부 액션들은 병렬로 수행될 수 있다. 추가적으로, 다양한 실시예들에서 하나 이상의 액션이 생략될 수 있고; 따라서, 모든 실시예에서 모든 액션들이 요구되지는 않는다. 다른 프로세스 흐름들이 가능하다.
다양한 동작들 또는 기능들이 본 명세서에서 설명되는 정도까지, 그것들은 소프트웨어 코드, 명령어들, 구성 및/또는 데이터로서 설명되거나 정의될 수 있다. 콘텐츠는 직접적으로 실행파일(executable)("객체" 또는 "실행파일" 형태), 소스 코드 또는 차이 코드(difference code)("델타(delta)" 또는 "패치(patch)" 코드)일 수 있다. 본 명세서에 설명된 실시예들의 소프트웨어 콘텐츠는 콘텐츠가 저장되어 있는 제조 물품을 통해, 또는 통신 인터페이스를 통해 데이터를 송신하도록 통신 인터페이스를 동작시키는 방법을 통해 제공될 수 있다. 머신 판독가능 저장 매체는 머신으로 하여금 설명된 기능들 또는 동작들을 수행하게 할 수 있고, 기록가능/기록불가능 매체(예를 들어, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스 등)와 같이 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는, 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등과 같이, 다른 디바이스와 통신하기 위해 하드와이어드, 무선, 광학 등의 매체 중 임의의 것에 인터페이스하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 소프트웨어 콘텐츠를 기술하는 데이터 신호를 제공하도록 통신 인터페이스를 준비하기 위해 신호들을 송신하는 것 및/또는 구성 파라미터들을 제공하는 것에 의해 구성될 수 있다. 통신 인터페이스는 통신 인터페이스로 송신된 하나 이상의 커맨드 또는 신호를 통해 액세스될 수 있다.
본 명세서에 설명된 다양한 컴포넌트들은 설명된 동작들 또는 기능들을 수행하는 수단일 수 있다. 본 명세서에 설명된 각각의 컴포넌트는 소프트웨어, 하드웨어 또는 이들의 조합을 포함한다. 컴포넌트들은 소프트웨어 모듈, 하드웨어 모듈, 특수 목적 하드웨어(예를 들어, 주문형 하드웨어, 주문형 집적 회로(ASIC), 디지털 신호 프로세서(DSP) 등), 임베디드 제어기, 하드와이어드 회로 등으로서 구현될 수 있다.
본 명세서에 설명된 것 외에, 본 발명의 범위로부터 벗어나지 않으면서 본 발명의 개시된 실시예들 및 구현예들에 대해 다양한 수정들이 이루어질 수 있다. 그러므로, 본 명세서에서의 예시들 및 예들은 제한적인 의미가 아니라 예시적인 의미로 해석되어야 한다. 본 발명의 범위는 후속하는 청구항들에 대한 참조에 의해서만 판단되어야 한다.

Claims (24)

  1. 3차원(3D) 메모리 디바이스로서,
    반도체 기판 위의 소스 전도체;
    전기 격리 층;
    상기 반도체 기판에 가장 가까운 셀에 근접한 상기 소스 전도체와 상기 반도체 기판으로부터 가장 먼 셀에 근접한 상기 전기 격리 층 사이에 서로 인접하게 수직으로 적층된 셀들의 다수의 층;
    상기 셀들의 다수의 층을 통해 상기 소스 전도체로 연장되고, 상기 셀들을 상기 소스 전도체에 전기적으로 결합시키는 전도성 채널; 및
    상기 전도성 채널 상에 선택적으로 퇴적되어, 상기 전기 격리 층에 근접한 상기 전도성 채널을 상기 전기 격리 층의 영역 내에서는 없고 상기 전도성 채널에 격리되는 금속성 성장으로 완전히 덮어, 상기 전도성 채널과의 격리된 오믹 및 전기 접촉을 형성하는 금속성 재료로 된 전도성 캡 - 상기 전도성 캡 및 상기 전기 격리 층은 CMP(chemical mechanical processing)에 기인한 폴리싱 아티팩트를 가지지 않으며, 폴리싱 아티팩트는 표면 오염 또는 상기 전도성 캡에 근접한 상기 전기 격리 층의 결정 구조 내의 다른 결함들(imperfections)을 포함함 -
    을 포함하는 3D 메모리 디바이스.
  2. 제1항에 있어서,
    상기 전도성 캡은 금속 산화물의 층을 포함하는 3D 메모리 디바이스.
  3. 제1항에 있어서,
    상기 전도성 캡은 금속 규화물의 층을 포함하는 3D 메모리 디바이스.
  4. 제1항에 있어서,
    상기 전도성 캡은 상기 전도성 채널 위의 리세스 내로 선택적으로 퇴적된 층을 포함하는 3D 메모리 디바이스.
  5. 제1항에 있어서,
    상기 전도성 캡은 상기 전도성 채널 상에 선택적으로 퇴적된 라운딩된 캡(rounded cap)을 포함하는 3D 메모리 디바이스.
  6. 제1항에 있어서,
    상기 전기 격리 층은 비금속 질화물의 층을 포함하는 3D 메모리 디바이스.
  7. 삭제
  8. 제1항에 있어서,
    상기 셀들의 다수의 층은 제1 데크의 셀들의 다수의 층들을 포함하고, 상기 전기 격리 층은 제1 전기 격리 층을 포함하고, 상기 전도성 채널은 제1 전도성 채널을 포함하고, 상기 전도성 캡은 제1 전도성 캡을 포함하고, 상기 반도체 기판으로부터 가장 먼 셀은 상기 제1 전도성 캡에 가장 가까운 상기 제1 데크의 셀을 포함하고,
    상기 제1 데크 상에 적층되고 상기 제1 전도성 캡과 제2 전기 격리 층 사이에 서로 인접하여 수직으로 적층된 셀들의 다수의 층을 포함하는 제2 데크;
    상기 제2 데크의 상기 셀들의 다수의 층을 통해 연장되고, 상기 제1 전도성 캡 및 제1 전도성 채널을 통해 상기 셀들을 상기 소스 전도체에 전기적으로 결합시키는 제2 전도성 채널; 및
    상기 제2 전기 격리 층에 근접한 상기 제2 전도성 채널 상의 제2 전도성 캡 - 상기 제2 전도성 캡은 상기 제2 전도성 채널과 오믹 접촉을 형성하고, 상기 제2 전도성 캡은 CMP에 기인한 폴리싱 아티팩트들을 갖지 않음 -
    을 더 포함하는 3D 메모리 디바이스.
  9. 제8항에 있어서,
    상기 제2 전도성 캡을 통해 상기 제2 전도성 채널과 오믹 접촉하여 상기 제2 전도성 캡과 상기 소스 전도체 사이를 전기적으로 연결하는 비트 라인을 더 포함하는 3D 메모리 디바이스.
  10. 제1항에 있어서, 상기 셀들은 NAND 메모리 셀들을 포함하는 3D 메모리 디바이스.
  11. 시스템으로서,
    메모리 제어기; 및
    상기 메모리 제어기에 결합된 3차원 적층 메모리 디바이스
    를 포함하고, 상기 메모리 디바이스는,
    반도체 기판 위의 소스 전도체;
    전기 격리 층;
    상기 반도체 기판에 가장 가까운 셀에 근접한 상기 소스 전도체와 상기 반도체 기판으로부터 가장 먼 셀에 근접한 상기 전기 격리 층 사이에 서로 인접하게 수직으로 적층된 셀들의 다수의 층;
    상기 셀들의 다수의 층을 통해 상기 소스 전도체로 연장되고, 상기 셀들을 상기 소스 전도체에 전기적으로 결합시키는 전도성 채널; 및
    상기 전도성 채널 상에 선택적으로 퇴적되어, 상기 전기 격리 층에 근접한 상기 전도성 채널을 상기 전기 격리 층의 영역 내에서는 없고 상기 전도성 채널에 격리되는 금속성 성장으로 완전히 덮어, 상기 전도성 채널과의 격리된 오믹 및 전기 접촉을 형성하는 금속성 재료로 된 전도성 캡 - 상기 전도성 캡 및 상기 전기 격리 층은 CMP에 기인한 폴리싱 아티팩트를 가지지 않으며, 폴리싱 아티팩트는 표면 오염 또는 상기 전도성 캡에 근접한 상기 전기 격리 층의 결정 구조 내의 다른 결함들을 포함함 -
    을 포함하는 시스템.
  12. 제11항에 있어서,
    상기 전도성 캡은 금속 산화물의 층을 포함하는 시스템.
  13. 제11항에 있어서,
    상기 전도성 캡은 금속 규화물의 층을 포함하는 시스템.
  14. 제11항에 있어서,
    상기 전도성 캡은 상기 전도성 채널 위의 리세스 내로 선택적으로 퇴적된 층을 포함하는 시스템.
  15. 제11항에 있어서,
    상기 전도성 캡은 상기 전도성 채널 상에 선택적으로 퇴적된 라운딩된 캡(rounded cap)을 포함하는 시스템.
  16. 제11항에 있어서,
    상기 전기 격리 층은 비금속 질화물의 층을 포함하는 시스템.
  17. 삭제
  18. 제11항에 있어서,
    상기 셀들의 다수의 층은 제1 데크의 셀들의 다수의 층들을 포함하고, 상기 전기 격리 층은 제1 전기 격리 층을 포함하고, 상기 전도성 채널은 제1 전도성 채널을 포함하고, 상기 전도성 캡은 제1 전도성 캡을 포함하고, 상기 반도체 기판으로부터 가장 먼 셀은 상기 제1 전도성 캡에 가장 가까운 상기 제1 데크의 셀을 포함하고,
    상기 제1 데크 상에 적층되고 상기 제1 전도성 캡과 제2 전기 격리 층 사이에 서로 인접하여 수직으로 적층된 셀들의 다수의 셀층을 포함하는 제2 데크;
    상기 제2 데크의 상기 셀들의 다수의 층을 통해 연장되고, 상기 제1 전도성 캡 및 제1 전도성 채널을 통해 상기 셀들을 상기 소스 전도체에 전기적으로 결합시키는 제2 전도성 채널; 및
    상기 제2 전기 격리 층에 근접한 상기 제2 전도성 채널 상의 제2 전도성 캡 - 상기 제2 전도성 캡은 상기 제2 전도성 채널과 오믹 접촉을 형성하고, 상기 제2 전도성 캡은 CMP에 기인한 폴리싱 아티팩트들을 갖지 않음 -
    을 더 포함하는 시스템.
  19. 제18항에 있어서,
    상기 제2 전도성 캡을 통해 상기 제2 전도성 채널과 오믹 접촉하여 상기 제2 전도성 캡과 상기 소스 전도체 사이를 전기적으로 연결하는 비트 라인을 더 포함하는 시스템.
  20. 제11항에 있어서,
    상기 메모리 제어기 및 상기 메모리 디바이스에 통신 가능하게 결합된 적어도 하나의 프로세서;
    적어도 하나의 프로세서에 통신 가능하게 결합된 디스플레이;
    상기 시스템에 전원을 공급하는 배터리; 또는
    적어도 하나의 프로세서에 통신 가능하게 결합된 네트워크 인터페이스
    중 하나 이상을 더 포함하는 시스템.
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