JP6586455B2 - 積層型回路におけるポリチャネルピラーのキャッピング - Google Patents

積層型回路におけるポリチャネルピラーのキャッピング Download PDF

Info

Publication number
JP6586455B2
JP6586455B2 JP2017508073A JP2017508073A JP6586455B2 JP 6586455 B2 JP6586455 B2 JP 6586455B2 JP 2017508073 A JP2017508073 A JP 2017508073A JP 2017508073 A JP2017508073 A JP 2017508073A JP 6586455 B2 JP6586455 B2 JP 6586455B2
Authority
JP
Japan
Prior art keywords
conductor
channel
layer
cap
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017508073A
Other languages
English (en)
Other versions
JP2017530548A (ja
Inventor
リ、ホンチー
ダマーラ、グリサンカル
リンゼイ、ロジャー
ビアン、ザイロン
ル、ジン
ラマリンガム、シャム
スリニバサン、プラサナ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2017530548A publication Critical patent/JP2017530548A/ja
Application granted granted Critical
Publication of JP6586455B2 publication Critical patent/JP6586455B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明の複数の実施形態は概して積層型回路デバイスに関連し、より具体的には積層型回路のポリチャネルピラーキャップを形成することに関連している。
［著作権表示／許可］
本特許文献の開示の一部は著作権保護を受ける材料を含み得る。著作権所有者は本特許文献又は、米国特許商標庁の包袋もしくは記録の通りに特許文献もしくは特許開示が何人により再現されようと異議を申し立てないが、その他の点ではあらゆる著作権及びその他の権利を留保する。「著作権、２０１４年、インテル（登録商標）コーポレーション、無断複写・転載禁止」という著作権表示は、後述される全てのデータ及び本明細書の添付図面にある全てのデータ、並びに、後述されるあらゆるソフトウェアに適用される。
より小型且つより高い性能のコンピューティングデバイスの需要増加を満たす手法として、回路デバイスの３次元（３Ｄ）構成又は積層型構成の探求が行われている。特に、より小さい占有面積で記憶容量を増大させ、より高い性能を提供する積層型のメモリデバイスに関する研究が行われている。従来の加工技術では回路デバイスに対して最小限のサイズを必要とし、それは回路要素を実装するのに必要とされる面積によって制限される。積層型回路の従来の手法では、導体を堆積させることで回路要素のデッキを貫いてチャネルと接触する導体を形成し、その後ＣＭＰ（化学機械加工）によって特定のコンタクトを分離することが行われてきた。
現在のＣＭＰは、好ましくない加工アーチファクトをもたらしている。加工アーチファクトとは、加工によって生じる回路中の欠陥を意味する。従って、オーバーエッチング、オーバーアブレーション、研磨によるスクラッチ、分離層のシンニングの形跡、又は他の形跡が加工アーチファクトと呼ばれ得る。回路加工によって形成される加工アーチファクトに加えて、必要とされる化学物質及びプロセスは、導体層として用いられる材料に依存する。現在のところ、良好なコンタクト分離を提供する良好な化学プロセスを見つけることは、加工アーチファクトから離れることに加えて困難である。現在のところ、そのような課題によって回路を加工するのに必要な時間が増え、加工のコストを増大させている。比較的高いコスト及び時間要件は、大量生産の商業的な実現可能性を制限する。
以下の説明は、本発明の複数の実施形態の実装例として与えられる説明図を有する複数の図の解説を含む。図面は、限定としてではなく、例として理解されるべきである。本明細書で用いられるとき、１つ又は複数の「実施形態」への言及は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、及び／又は特性を説明するものと理解される。従って、本明細書に現れる「１つの実施形態において」又は「代替的な一実施形態において」などの表現は、本発明の様々な実施形態及び実装を説明し、必ずしも全て同じ実施形態を意味するものではない。しかし、それらはまた、必ずしも相互に排他的であるわけではない。
選択的に形成されたチャネルキャップを有する積層型回路の実施形態のブロック図である。 選択的に形成されたチャネルキャップを有する積層型回路の実施形態のブロック図である。
選択的に形成されたチャネルキャップが回路要素のデッキ間に停止層を提供する積層型回路の一実施形態のブロック図である。
選択的に形成されたチャネルキャップがチャネルとビット線との間のコンタクトを提供する積層型メモリ回路の一実施形態のブロック図である。
選択的に形成されチャネルキャップを有する積層型回路の状態の実施形態のブロック図である。 選択的に形成されチャネルキャップを有する積層型回路の状態の実施形態のブロック図である。 選択的に形成されチャネルキャップを有する積層型回路の状態の実施形態のブロック図である。 選択的に形成されチャネルキャップを有する積層型回路の状態の実施形態のブロック図である。 選択的に形成されチャネルキャップを有する積層型回路の状態の実施形態のブロック図である。 選択的に形成されチャネルキャップを有する積層型回路の状態の実施形態のブロック図である。 選択的に形成されチャネルキャップを有する積層型回路の状態の実施形態のブロック図である。
チャネル上にチャネルキャップ用のリセスを有する積層型回路の一実施形態の斜視ブロック図である。
リセスに選択的に成長したチャネルキャップを有する積層型回路の一実施形態の斜視ブロック図である。
チャネルキャップ用の非リセス型チャネルを有する積層型回路の一実施形態の斜視ブロック図である。
リセスを用いずにチャネルキャップをチャネル導体上に選択的に成長した積層型回路の一実施形態の斜視ブロック図である。
選択的に形成されたチャネルキャップを有する積層型回路を形成するためのプロセスの一実施形態のフロー図である。
選択的に形成されたチャネルキャップを有する積層型回路が実装され得るコンピューティングシステムの一実施形態のブロック図である。
選択的に形成されたチャネルキャップを有する積層型回路が実装され得るモバイルデバイスの一実施形態のブロック図である。
いくつかの詳細及び実装の説明が以下に続く。これらは、後述される複数の実施形態のうちのいくつかまたは全てを示し得る複数の図面の説明を含み、本明細書に提示される発明の概念の他の複数の潜在的な実施形態又は実装も論ずる。
本明細書に説明されるように、３次元回路デバイス又は積層型回路デバイスは、導体チャネル上に選択的に成長した導電性チャネルキャップを含む。チャネルキャップは、余分な材料を堆積させた後にそれを研磨して取り除くことを防ぐために、選択的堆積又は他のプロセスによって形成され得る。従って、チャネルキャップは研磨アーチファクトを残すことなく形成され得る。導体チャネルは、ゲートによって作動する多階層の回路要素からなるデッキを貫いて延在する。ゲートは、ソースへの接続を介して導体チャネルの電位によって作動する。導体チャネル上のチャネルキャップは、導体チャネルをビット線又は他の信号線に、及び／又は複数の回路要素からなる別のデッキに電気的に接続し得る。
現在知られる最良の方法と比べて、チャネルキャップ材料の選択的堆積は回路加工を簡略化し得る。この加工はプロセス工程の数を低減し得、これによりコストと時間を低減する。更に、少なくとも１つの研磨プロセスを排除することで、この加工は加工アーチファクトの少なくとも１つの原因を排除し得る。より具体的には、本明細書で説明される選択的なチャネルキャップ加工は、研磨によるスクラッチ、及び、回路デバイスをキャップする分離層のシンニング又は減少を低減又は排除し得る。研磨によってもたらされ得る別のアーチファクトは表面汚染であり、これは本明細書に説明されることに従って低減又は排除される。表面汚染とは、研磨プロセスに起因して分離層及び／又はチャネルキャップにもたらされる汚染物質（他の材料）を意味し得る。研磨アーチファクトの排除への言及は、複数のチャンネルコンタクトを分離する特定の従来のＣＭＰ工程で発生し得るアーチファクトをまさに意味し得ることが理解されるであろう。本明細書で説明されるように、チャネルキャップはチャンネルコンタクトであり、これは選択的に形成される。１つの実施形態において、チャネルキャップは分離されて形成されるので、複数のチャンネルコンタクトを分離するために研磨を実行する必要はない。従って、１つ又は複数のＣＭＰ工程が排除されるが、回路デバイスの加工は、複数のチャネルキャップコンタクトを形成及び／又は分離するプロセス以外のプロセスに依然として他のＣＭＰ工程を用い得る。
１つの実施形態において、加工はチャネルキャップの必要な厚さに対して制御され得る。薄いコンタクト層で十分な用途の場合、加工は、露出したチャネル上にチャネルキャップ材料を単に選択的に堆積し得る。１つの実施形態において、より厚いコンタクト層が必要な場合、加工は、分離層及び／又は導体チャネルに複数の開口部をエッチングする、又は別の方法でリセスし得る。次に加工は、より厚い層のためのリセスを充填し得るチャネルキャップ材料を選択的に堆積させる。リセス加工プロセスは、任意の必要な量のリセス及び対応するチャネルキャップの厚さに対して制御され得る。より深いリセスは、必要な厚さを形成するチャネルキャップ堆積に更なる加工時間を必要とし得ることが理解されるであろう。
１つの実施形態において、多階層内又は多階層のデッキ内の回路要素は、ＮＡＮＤメモリセルである。従って、回路デバイスは３次元（３Ｄ）メモリデバイスであり得る。１つの実施形態において、選択的なチャネルキャップ堆積は、デッキ間コンタクトの形成を可能にする。従って、回路要素又はメモリ素子は、現在の加工寸法及び化学的性質が別の方法で可能となるより多くの階層を用いて形成され得るが、互いに隣接して積層された多階層からなる複数の異なるデッキを個別に加工する。隣接した複数のデッキは、本明細書に説明される任意の実施形態に従って選択的に形成されたチャネルキャップによって接続され得る。
以下の説明は複数の添付図面を参照する。これらの図面は、要素又はコンポーネントを必ずしも縮尺通りに提示するものではないことが理解されるであろう。いくつかの要素は、説明及び解説の目的のために意図的に誇張して描かれている。特定の複数の例が、複数のデッキの縦型積層、つまり１つのデッキを他のデッキの上に積層したものを意味することもまた理解されよう。１つの実施形態において、回路は横方向に構成され得る。従って、隣接して積層された複数のデッキは、横型及び／又は縦型の積層を意味し得る。
図１Ａ〜図１Ｂは、選択的に形成されたチャネルキャップを有する積層型回路の実施形態のブロック図である。図１Ａはリセスを有する回路１０２を示し、チャネルキャップはリセスに選択的に形成される。図１Ｂは、チャネルキャップが非リセス型チャネルに選択的に形成される回路１０４を示す。
回路１０２は電子回路の断面を表し、多くのそのような回路は通常、半導体ウェハに同時に加工されることが理解されるであろう。基板１１０は基板又は半導体プラットフォームを表し、その上に電子回路が加工される。基板１１０は通常、加工するためのウェハの一部である。加工は、基板１１０の上又はその中にソース導体１１２を形成する（例えば、堆積させる）。ソース導体１１２は、回路１０２の回路要素１２２の回路動作を作動させ得る又は制御し得る。ソース導体１１２は高導電性（低抵抗率）材料を含み、そのような金属材料又は他の材料は多数の高移動度キャリアを有する。１つの実施形態において、ソース１１２は多層構造である。機能回路の全ての回路要素が回路１０２に示されているわけではないことが理解されるであろう。
絶縁体１１４（要素１１４−Ａ及び１１４−Ｂ）が、ソース１１２と多階層の回路要素１２２（要素１２２−Ａ及び１２２−Ｂ）との間にバリアを提供し得る。加工は、互いに隣接した多層のデバイスを繰り返し加工することなどによって、複数の階層内に複数の回路要素１２２を形成する。通常、複数の機能回路要素は、複数の回路要素の各階層間の絶縁体層によって分離される。チャネル１２４は、複数の回路要素１２２の共通導体を表し、ソース１１２まで回路要素１２２の全高／全長に延在する。従って、チャネル１２４は、ソース１１２から回路要素１２２に電気的接続性を提供する。
１つの実施形態において、加工は絶縁体１２６（要素１２６−Ａ及び１２６−Ｂ）を複数の回路要素１２２の上に形成し、複数の回路要素１２２と回路１０２上に加工され得る更なる要素との間に分離層を提供する。そのような更なる要素は、多階層の回路要素、信号線、及び／又は他の要素からなる１つ又は複数の更なるデッキを含み得る。加工は、チャネル１２４の端部にチャネルキャップ１３２を形成し、回路１０２上に加工される要素へのチャネル１２４の電気的接続性を可能にするので、ソース１１２への更なる要素（不図示）の電気的接続性を可能にする。絶縁体１２６は、チャネルキャップ１３２を取り囲む単一の絶縁体層であり得ることが理解されるであろう。同様に、チャネル１２４は複数の回路要素１２２によって取り囲まれ得る。従って、「Ａ」要素及び「Ｂ」要素の名称は、示される断面の単に例示目的に過ぎず、ある断面から見た回路の異なる側面を示す。
１つの実施形態において、チャネルキャップ１３２用のリセスの深さは、様々な用途に合わせて制御され得る。１つの実施形態において、加工は回路１０４に示されるように、チャネルキャップ用のいかなるリセス加工も実行しない。回路１０４は回路１０２と類似のコンポーネントを用いてラベル付けされており、上記説明は回路１０４の参照されたコンポーネントに同様に当てはまる。チャネルキャップ１３４は、円形に又は絶縁体１２６の平面を越えて延在するように示されている。従って、チャネルキャップ１３４は、チャネルキャップの円形の特徴を指して、「ボタン型」キャップ又は「マッシュルーム型」キャップと呼ばれ得る。
チャネルキャップ１３２及び１３４は、高導電性の金属材料を含む。１つの実施形態において、この材料は金属であり、限定されないが、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は他の金属であり得る。１つの実施形態において、この材料は金属シリサイドを含み、限定されないが、タングステンシリサイド（ＷＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、又は他の金属シリサイドであり得る。１つの実施形態において、この材料は金属酸化物を含み、限定されないがチタン酸化物（ＴｉＯｘ）、コバルト酸化物（ＣｏＯｘ）、亜鉛酸化物（ＺｎＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、又は他の金属酸化物であり得る。金属、金属窒化物、及び金属酸化物のそれぞれは、チャネル１２４上に選択的に成長し得る。１つの実施形態において、チャネル１２４は高ドープのポリシリコンを含み、これにより、既知の技術（シリコン上に選択的に金属成長する技術）を用いて選択的に材料を成長する能力を提供する。
ＷＳｉｘ又はＴｉＯｘ（及び本明細書に用いられる他のもの）などの化学式表示は、特定の化学式ではなく化合物の包括的な表示であることが理解されるであろう。各表示は、１番目の元素として金属又は金属原子を意味し、２番目の元素が後に続いている。化学式表示の末尾にある「ｘ」は、化合物が１つ又は複数の２番目の原子と組み合わせた１つ又は複数の１番目の原子を含むことを示す。様々な化合物の各原子の正確な数は、実装及び／又は加工技術によって変わり得るので、本明細書では特定されない。
図２は積層型回路の一実施形態のブロック図であり、選択的に形成されたチャネルキャップが複数の回路要素のデッキ間に停止層を提供する。回路２００は、複数の回路要素からなる複数のデッキを用いる電子回路デバイスの一部を表し、図１Ａ及び図１Ｂの１０２又は１０４に従った回路であり得る。全ての回路要素を単一の３Ｄ積層体に加工し、全ての回路要素を作動させるチャネルを形成しようと試みる代わりに、加工は複数の回路要素からなる複数のデッキを用いて層状に回路２００を形成する。
基板２１０は基板又は半導体プラットフォームを表し、その上に電子回路が加工される。回路２００は電子回路の断面を表し、表されているものは単に個々の回路デバイスのほんの一部であり得、複数の同じ回路デバイスが並行して加工され得ることが理解されるであろう。加工はソース導体２１２を基板２１０上に形成（例えば堆積）する。ソース２１２は電荷担体のソースを複数の導電性チャネルに提供し、それらの導電性チャネルが複数の回路要素を作動させる電位を供給することを可能にする。
絶縁体２１４（要素２１４−Ａ及び２１４−Ｂ）は、ソース２１２と第１のデッキ（デッキ２２０）との間にバリアを提供し得る。デッキ２２０は、回路要素２２２（要素２２２−Ａ及び２２２−Ｂ）を含む。加工は、デッキ２２０内の複数の階層に複数の回路要素２２２を形成する。従って、回路２００は、デッキ２２０内で互いに隣接して積層された複数の回路要素２２２を含む。デッキ２２０は、回路２００の形状及び用いられる加工技術の能力に応じて、少数の回路要素２２２から３０個を超える回路要素（例えば、３６個又は３８個のメモリセル）までをどこにでも含み得る。チャネル２２４は、ソース２１２までデッキ２２０の全高／全長に延在し、ソース２１２から複数の回路要素２２２に電気的接続性を提供する。
加工は、回路２００の分離層である絶縁体２２６（要素２２６−Ａ及び２２６−Ｂ）をデッキ２２０上に形成する。加工はまた、停止層２３０として機能する導電性チャネルキャップを形成する。停止層２３０は、デッキ２４０のチャネル２４４の電気的接続性をデッキ２２０のチャネル２２４に、従ってソース２１２に提供する。
１つの実施形態において、加工は、回路２００の第２のデッキとしてデッキ２４０をデッキ２２０に隣接して形成する。デッキ２４０は回路要素２４２（要素２４２−Ａ及び２４２−Ｂ）を含む。多階層の回路要素２２２及び２４２は、段階的に又は層状に加工され得ることが理解されるであろう。従って、必要な階層の数は、いくつの層の加工が実行されるかを決定し得る。１つの実施形態において、回路要素２２２及び２４２は、それぞれのデッキ内の複数の回路要素の複数の階層として、それぞれ縦に積層される。１つの実施形態において、複数の回路要素２４２を形成する加工は、複数の回路要素２２２を形成する加工と同じであるが、いくつかのデッキ加工工程によって分離される異なるデッキにおいて実行される。
１つの実施形態において、停止層２３０に用いられる金属材料、及び／又は停止層２３０を形成するエッチングの深さは、良好な導電性を相互接続チャネル２４４からチャネル２２４に提供し、チャネル２４４を形成するエッチングプロセスの決定的な停止ポイントを可能にし得る。具体的に示されていないが、チャネル２４４はまた、その上に選択的に成長したチャネルキャップを有し得る。１つの実施形態において、加工は、停止層２３０によって表されるチャネルキャップとチャネル２４４上のチャネルキャップとを選択的に成長させるために異なるプロセスを用いる。例えば、加工は、チャネル２２４上のリセスに選択的に成長した層として停止層２３０を形成し、その後、チャネル２４４を構成するポリ又は他の材料上に選択的に成長したキャップとしてチャネル２４４上にチャネルキャップを形成し得る。停止層２３０は、チャネルとチャネルキャップの導電材料との間にオーミック接触を提供する。１つの実施形態において、チャネルキャップのタイプ（例えば、リセス型及び非リセス型）は、停止層２３０及びチャネル２４４上のチャネルキャップに対して逆になり得る。加工は、チャネル内に相互接続として、及び／又は導電性チャネルにアクセスするコンタクトとしてチャネルキャップを形成する。チャネルキャップを選択的に成長させることで、加工は複数のコンタクトを分離するＣＭＰ又は他の加工を必要としない。その代り、複数のチャネルキャップが単に選択的形成プロセスによってコンタクトとして用意される。従って、チャネルキャップの形成は回路２００に研磨アーチファクトをもたらさない。
回路２００は、２つのデッキ、つまりデッキ２２０及びデッキ２４０を明示的に示す。複数の異なるデッキの複数の要素の分離、並びにチャネル２２４及びチャネル２４４の高導電性、そして選択的に成長した停止層２３０は、任意の数のデッキが回路に積層されることを理論的に可能にすることが理解されるであろう。従って、回路２００の回路要素の総数は、面積が従来可能にしていたものに対して、積層に基づき２倍、３倍、又はそれより多くなり得る。停止層の選択的成長を用いることで、より商業的に実現可能な大量生産用のプロセスが提供され得る。
図３は積層型メモリ回路の一実施形態のブロック図であり、選択的に形成されたチャネルキャップが、チャネルとビット線との間のコンタクトを提供する。回路３００は、複数の回路要素からなる複数のデッキを用いる電子回路デバイスの一部を表し、図１Ａ及び図１Ｂの１０２又は１０４に従った回路であり得る。回路３００は、図２の回路２００を参照して示され説明されたものと類似の要素を含むことが認められるであろう。回路２００のコンポーネント２１０、２１２、２２４、２２６、及び２３０の解説は、回路３００のコンポーネント３１０、３１２、３２４、３２６、及び３３０のそれぞれに等しくうまく当てはまる。１つの実施形態において。回路３００の複数の回路要素はメモリ素子３２２（要素３２２−Ａ及び３２２−Ｂ）である。複数のメモリ素子３２２は、積層型回路に構成される複数のメモリセルの複数の階層を表す。回路３００の３Ｄ構成は、より高密度のメモリセルを可能にする。
１つの実施形態において、回路３００の停止層３３０はビット線３４０のコンタクトを提供する。ビット線３４０は、停止層３３０を介してチャネル３２４を充電することで複数のメモリ素子３２２を充電し得る。従って、回路２００の停止層２３０は、デッキ２２０上に加工されるデッキ２４０のチャネル２４４にチャネル２２４を接続し、回路３００の停止層３３０はチャネル３２４をビット線３４０に接続する。ビット線として明確にラベル付けされているが、ビット線３４０はチャネル３２４に接続され得る任意の信号線を表し得ることが理解されるであろう。回路３００は、多くのメモリ素子３２２を複数の異なるチャネルと並列して含み得ることが理解されるであろう。各チャネルは異なる信号線に接続され得る、又は複数のチャネルが同じ信号線に接続され得る。１つの実施形態において、回路３００はビット線３４０と停止層３３０との間にセレクトゲートを含む。
図４Ａ〜図４Ｇは、選択的に形成されたチャネルキャップを有する積層型回路の複数の状態の実施形態のブロック図である。例示の目的のために、図４Ａ〜図４Ｇは３次元積層型のメモリデバイスを示し、各デッキは多階層のメモリセルを有している。具体的には、図４Ａ〜図４Ｇの例は、複数の縦型階層のメモリセルを有する縦に積層されたメモリデバイスの例示的な実施形態を提供する。図４Ａ〜図４Ｇに示される回路状態は、本明細書に説明されるチャネルキャップを有する回路１０２、１０４、２００、又は３００などの積層型回路の任意の実施形態に当てはまり得る。１つの実施形態において、加工は、多階層のメモリセルからなる別のデッキを形成済みのデッキに隣接して縦に生成する。１つの実施形態において、「横型」の態様であるが、半導体基板又はウェハから出るように積層されるデバイス用に加工が行われ得る。従って、１つの実施形態において、「縦型」の積層とは、複数のデバイスが動作するために加工される及び／又は配置される半導体基板から出るように、又はそこから上方に離れるように複数の回路要素を延在させる任意の加工を意味し得る。そのような加工は、複数のデバイスが接続される半導体基板の平面の面積を低減させることを可能にするとともに、半導体基板から出るように積層されたデバイスの数を増大させる。
図４Ａは、多階層４４２がソース４２０の上に加工される回路状態４０２を示す。１つの実施形態において、酸化物４２２が、ソース４２０の金属材料とＳＧＳポリ４３０のドープしたポリ材料との間の分離を提供する。ＳＧＳポリ４３０は、階層積層体４４０の複数のメモリセルを作動させるのに用いられ得るセレクトゲートを表す。１つの実施形態において、酸化物４２２は、金属酸化物などの特定の化合物を含み、ソース４２０への導電性チャネルのエッチング及びコンタクトを制御する。１つの実施形態において、階層積層体４４０は、１つの階層４４２を別の階層から分離する階層間絶縁体として酸化物を含む。積層体４４０は、任意の数の階層４４２を含み得る。１つの実施形態において、酸化物４２２は階層間絶縁体として用いられる酸化物と同じ材料である。１つの実施形態において、酸化物４２２は階層間絶縁体として用いられる酸化物と異なる材料である。簡略化の目的のために、基板は回路状態４０２に示されていないが、ソース４２０は基板の中又はその上に加工されると理解されるであろう。
図４Ｂは、加工が中空チャネル導体を形成する回路状態４０４を示す。１つの実施形態において、加工は、パンチエッチングを形成し、ピラーを洗浄し、ピラーの基部及び側面に沿って導体材料を堆積させることで、メモリ素子の多階層積層体を貫くチャネル４５０を形成する。１つの実施形態において、チャネル４５０は単一の導電材料（ポリなど）を含むが、代替的に、チャネル内部の酸化物又は絶縁体を取り囲む、基部及び側面上のポリ又は金属材料であり得る。示されるように、チャネル４５０は中実チャネルである。チャネル４５０は、多階層積層体の一端からソース４２０まで延在し、ソース４２０にオーミック接触を提供する。
回路状態４０４は、セル４４４として多階層積層体をより具体的にラベル付けしている。１つの実施形態において、各セル４４４はセルを作動させる浮遊ゲート４４６を含む。ゲート４４６はチャネル４５０に接続し、チャネル４５０がゲート４４６を作動させて複数のセル４４４へのアクセスを提供する充電を行うことを可能にする。窒化物４６０は回路キャップ層を表し、これにより、複数のメモリセルの多階層積層体は、回路を完成する他の加工から保護される。１つの実施形態において、窒化物４６０は複数のメモリセルの多階層積層体と、示される多階層積層体に隣接して縦に加工される複数のメモリセルの別の積層体又は別のデッキとの間の絶縁体又は絶縁層である。概して、窒化物４６０は非金属窒化物である。窒化物４６０の物理組成は、キャップ窒化物層のどこにも材料を成長させることなく、チャネルの端部においてチャネルキャップの成長を可能にする材料であり得る。
図４Ｃは、加工がリセス工程を用いてチャネルキャップ又は導電性キャップを形成する回路状態４０６を示す。加工は、まずエッチング又は別のプロセスによってリセスを形成し、次にキャップ４５２用の材料でリセスを充填する。キャップ４５２は、選択的堆積のプロセス、又は回路のある領域に材料を成長又は堆積させるが別の領域には成長又は堆積させないようにできる他の選択的な工程によって選択的に成長する。チャネル４５０のリセス加工は、窒化物４６０又は他キャップ又は絶縁体層と異なる１つのタイプの材料（チャネル４５０の材料）の露出を引き起こす。加工は、キャップ４５２を形成する金属材料を形成するとともに、窒化物４６０上にいかなる金属材料も形成しない化学物質の組み合わせ技術及び制御された温度環境を用いる。窒化物はチャネル４５０と異なる物理的特性を有し、これにより、キャップ４５２を選択的に金属成長させることが可能になる。キャップ４５２は、窒化物４６０とほぼ同じ厚さを有するように示されるが、キャップ４５２は窒化物４６０と同じ厚さに、又はそれより薄く、またはそれより厚くなり得ることが理解されるであろう。キャップ４５２の厚さは、回路用に意図された実装に基づいてキャップ４５２を選択的に形成するのに用いられる加工に依存する。重要なことに、キャップ４５２の形成はキャップ４５２用に意図された領域（すなわち、チャネル４５０の端部）の外側に材料を堆積させず、余分な材料を除去するために研磨又は他の加工をする必要はなくてよい。研磨を欠くことで、キャップ４５２を形成する間に、加工アーチファクトがもたらされるのを防止し得る。具体的には、研磨アーチファクトが排除され得る。
図４Ｄは、図４Ｃの回路状態４０６の代替になり得る回路状態４０８を示す。より具体的には、回路状態４０８は、加工がリセス工程を用いてチャネルキャップ又は導電性キャップを形成する状態を示すが、中空チャネルを用いる実装も示す。回路状態４０６と同様に、加工はまずエッチング又は別のプロセスによってリセスを形成し、次にキャップ４５２用の材料でリセスを充填する。キャップ４５２は、選択的堆積のプロセス、又は回路のある領域に材料を成長又は堆積させるが別の領域には成長又は堆積させないようにできる他の選択的な工程によって選択的に成長する。チャネル４５６は中空チャネル導体を表す。中空チャネルの場合、加工は、ポリなどの材料をピラーの側壁に堆積させ、ピラーを酸化物又は他の絶縁体で充填する。次に加工はポリ材料でピラーをキャップする。キャップ４５２は、チャネル４５６上の追加のキャップであり、回路状態４０６を参照して説明されていることに従って選択的に成長する。
図４Ｅは、図４Ｄの回路状態４０８及び図４Ｃの回路状態４０６の代替になり得る回路状態４１０を示す。より具体的には、回路状態４１０は、キャップ４５２の選択的成長の前に、加工が側壁に中空チャネル成長を形成する状態を示す。回路状態４１０の場合、加工がリセス工程及び中空チャネル４５６を用いてチャネルキャップ又は導電性キャップを形成する。回路状態４０６及び４０８と同様に、加工はまずエッチング又は別のプロセスによってリセスを形成し、次にキャップ４５２用の材料でリセスを充填する。しかし、キャップ４５２を選択的に成長する前に、加工は中空チャネルの側壁材料の延長をリセスにおいて選択的に成長させ得る。チャネル４５６は、回路状態４０６を参照して説明されていることに従って選択的に成長したキャップ４５２を有する中空チャネル導体を表す。
図４Ｆは、チャネルをリセス加工することなく、加工がチャネルキャップ又は導電性キャップを形成する回路状態４１２を示す。回路状態４０８が回路状態４０６の代替になることが理解されるであろう。加工は、複数の階層の同じ積層体の異なるチャネルに異なるタイプのチャネルキャップを用いるよう構成され得るが、通常、積層体上の全てのチャネルキャップは同じタイプ（リセス型又は非リセス型）である。１つの実施形態において、加工は、リセス加工することなく、チャネル４５０の端部にキャップ４５４を形成する。チャネル４５０は中実チャネルである。キャップ４５２について上記に論じられていることに類似して、キャップ４５４の形成は選択的であり、チャネル４５０の端部にキャップを形成するよう制御され得、キャップ４５４用に意図された領域（すなわち、チャネル４５０の端部）の外側に材料を堆積させない。従って、キャップ４５４を形成した後に、余分な材料を除去するために研磨する又は他の加工をする必要はなくてよい。研磨を欠くことで、キャップ４５４を形成する間に加工アーチファクトがもたらされるのを防止し得る。具体的には、研磨アーチファクトが排除され得る。
図４Ｇは、図４Ｆの回路状態４１２の代替になり得る回路状態４１４を示す。より具体的には、回路状態４１４は、加工がリセス工程を用いずにチャネルキャップ又は導電性キャップを形成する状態を示すが、中空チャネルを用いる実装を示す。加工は中空チャネルとしてチャネル４５６を形成する。中空チャネルの場合、加工は、ポリなどの材料をピラーの側壁に堆積させ、ピラーを酸化物又は他の絶縁体で充填する。次に加工はポリ材料でピラーをキャップする。キャップ４５４は、チャネル４５６上の追加のキャップであり、回路状態４１２を参照して説明されていることに従って選択的に成長する。
図５Ａは、チャネル上にチャネルキャップ用のリセスを有する積層型回路の一実施形態の斜視ブロック図である。回路５０２は、説明された任意の実施形態による、リセスしたチャネルキャップを有する積層型回路の１つの例であり得る。例えば、回路５０２は、回路１０２、２００、３００、又は図４Ａ〜図４Ｄに示された回路のうちの１つの例であり得る。回路５０２は、積層型回路の一実施形態の断面斜視図を示す。
基板５１０は、回路５０２が加工される半導体基板（シリコン基板など）を表す。ソース５２０は、電荷担体をチャネル５６０に供給する導電層を表す。絶縁体５３０は、ソース５２０をセレクトゲート５４０から分離する層を表す。セレクトゲート５４０は、デッキ５５０の複数の回路要素５５２を作動させる際に制御を提供し得る導電材料の層を表す。デッキ５５０は、複数の階層の回路要素５５２を表し、酸化物又は他の絶縁体層によって分離される複数の回路要素の交互の層として形成され得る。チャネル５６０は、デッキ５５０の一端から延在し、ソース５２０とオーミック接触を形成する。
分離層５７０は、多階層上に加工される他の回路コンポーネントからデッキ５５０を分離する窒化物層又は他の層を表す。リセス５６２は、チャネル５６０を露出させるために分離層に形成されたリセスを表す。１つの実施形態において、その構造は示されるように円筒状である。円形の形状が一般的であるが、他の形状が用いられてよいことが理解されるであろう。１つの実施形態において、リセス５６２は、分離層５７０を貫いて酸化物層に又はそうでなければデッキ５５０に延在し、チャネル５６０を露出させる。リセス５６２の深さは制御され得、例えば、示されているものより浅くなり得る。
図５Ｂは、チャネルキャップをリセスに選択的に成長させた積層型回路の一実施形態の斜視ブロック図である。回路５０４は、チャネルキャップ５７２を加工した後の回路５０２を表す。キャップ５７２は、選択的金属層形成によって形成される。１つの実施形態において、加工は、チャネル５６０及びリセス５６２を形成するのに用いられるポリピラーリセスプロセスの後に、キャップ５７２を形成する。選択的金属層形成は、半導体加工フローを簡略化するとともにコストを低減し得る。１つの実施形態において、チャネル５６０は回路内にまばらに分布しているとみなされ、これにより、あるチャンネルから別のチャネルに金属が短絡するリスクを低減させ得る。チャネル５６０のより高密度の分布において、短絡を防止するために、キャップ５７２を形成する加工は、より慎重に制御される必要があり得る。
１つの実施形態において、キャップ５７２は金属で作られる。１つの実施形態において、キャップ５７２は金属酸化物で作られる。１つの実施形態において、キャップ５７２は金属シリサイドで作られる。１つの実施形態において、２つ以上の要素がリセスに選択的に成長する。１つの実施形態において、キャップ５７２は多層の材料であり得る。例えば、キャップ５７２はポリピラーの上の酸化物キャップであり得、複数の要素からなる次のデッキ（不図示）において、キャップ５７２がピラーをエッチングするための又はチャネルをエッチングするための停止層として役割を果たすことを可能にする。そのような一実装において、キャップ５７２は、ピラーエッチングの後に選択的に除去され得る。どんな材料がキャップ５７２に用いられても、キャップは、回路を研磨する必要なくリセスを充填するために選択的に成長し得る。
図６Ａは、チャネルキャップに非リセス型チャネルを用いる積層型回路の一実施形態の斜視ブロック図である。回路６０２は、説明された任意の実施形態による、非リセス型チャネルキャップを有する積層型回路の１つの例であり得る。例えば、回路６０２は、回路１０４、２００、３００、又は図４Ａ〜図４Ｄに示された回路のうちの１つの例であり得る。回路６０２は、積層型回路の一実施形態の断面斜視図を示す。
基板６１０は、回路６０２が加工される半導体基板（シリコン基板など）を表す。ソース６２０は、電荷担体をチャネル６６０に供給する導電層を表す。絶縁体６３０は、ソース６２０をセレクトゲート６４０から分離する層を表す。セレクトゲート６４０は、デッキ６５０の複数の回路要素６５２を作動させる際に制御を提供し得る導電材料の層を表す。デッキ６５０は、複数の階層の回路要素６５２を表し、酸化物又は他の絶縁体層によって分離される複数の回路要素の交互の層として形成され得る。チャネル６６０は、デッキ６５０の一端から延在し、ソース６２０とオーミック接触を形成する。
分離層６７０は、多階層上に加工される他の回路コンポーネントからデッキ６５０を分離する窒化物層又は他の層を表す。１つの実施形態において、加工は、分離層６７０に複数の領域を露出させ、ピラーをエッチングし、ピラーを導体で充填することで、チャネル６６０を形成する。従って、チャネル６６０が、ソース６２０からデッキ６５０及び分離層６７０を貫いて延在するように形成され得る。従って、１つの実施形態において、回路６０２は露出した複数のチャネル端６６２を含む。１つの実施形態において、この構造は示されるように円筒状である。円形の形状が一般的であるが、他の形状が用いられてよいことが理解されるであろう。露出したチャネル端６６２は分離層６７０と異なる材料であり、これにより、チャネルキャップ導体の選択的成長を可能にし得る。
図６Ｂは、リセスを用いずにチャネルキャップをチャネル導体上に選択的に成長した積層型回路の一実施形態の斜視ブロック図である。回路６０４は、チャネルキャップ６７２を加工した後の回路６０２を表す。キャップ６７２は、選択的金属層形成によって、露出したチャネル端６６２上に形成される。１つの実施形態において、加工は、チャネル６６０の端部を露出させるのに用いられるポリピラーＣＭＰプロセスの後に、キャップ６７２を形成する。選択的金属層形成は、半導体加工フローを簡略化するとともにコストを低減し得る。１つの実施形態において、チャネル６６０は回路内にまばらに分布しているとみなされ、これにより、あるチャンネルから別のチャネルに金属が短絡するリスクを低減させ得る。チャネル６６０のより高密度の分布において、短絡を防止するために、キャップ６７２を形成する加工は、より慎重に制御される必要があり得る。
１つの実施形態において、キャップ６７２は金属で作られる。１つの実施形態において、キャップ６７２は金属酸化物で作られる。１つの実施形態において、キャップ６７２は金属シリサイドで作られる。１つの実施形態において、２つ以上の要素がリセスに選択的に成長する。１つの実施形態において、キャップ６７２は多層の材料であり得る。例えば、キャップ６７２はポリピラーの上の酸化物キャップであり得、複数の要素からなる次のデッキ（不図示）において、キャップ６７２がピラーをエッチングするための又はチャネルをエッチングするための停止層として役割を果たすことを可能にする。複数の要素からなる別のデッキに用いられる材料及びプロセスに応じて、非リセス型キャップ６７２は、エッチング停止層として十分に厚くなくてよいことが理解されるであろう。キャップ６７２がエッチング停止層として機能し得る実装において、キャップ６７２は、ピラーエッチングの後に選択的に除去され得る。どんな材料がキャップ６７２に用いられても、キャップは、回路を研磨する必要なくリセスを充填するために選択的に成長し得る。
図７は、選択的に形成されたチャネルキャップを有する積層型回路を形成するためのプロセスの一実施形態のフロー図である。選択的に形成されたチャネルキャップは、積層型回路のチャネル端へのコンタクトを分離するのに前もって必要とされたいくつかの加工工程の必要性を回避し得る。プロセス７００は、図４Ａ〜図４Ｂの回路及び回路状態を形成するプロセスの１つの例であり得る。プロセス７００は、製造業者の加工装置によって実行され得る。製造業者は加工装置を構成し、一連の加工ステップ又は工程を半導体ウェハに実行して電子回路を形成する。加工装置は、あらゆるタイプの材料加工工程（堆積、ＣＭＰ、エッチング、イオン注入、アニール、その他）を実行する複数のツールを含み得る。そのような加工装置は、加工を実行するコンピュータ装置並びに機械的ツール及び電気的ツールを含む。加工装置は、１つ又は複数の加工工程制御装置によって制御され、これには、加工を制御するハードウェアロジック及び／又はソフトウェア／ファームウェアロジックが含まれ得る。装置は、いくつかの工程を特定の順序で実行するようプログラムされ得る、又は構成され得る。全体として、装置及び加工又は構成は加工システムと呼ばれ得る。プロセス７００の目的のために、複数の工程が「加工」によって実行されると説明される。「加工」は、製造業者及び製造業者によって用いられる加工システムを間接的に意味する。
加工は、シリコンウェハなどの半導体基板上にソース領域を形成する（７０２）。電子回路はソース上に製造される。ソースは、複数の回路要素に電気的活動を生み出すよう作動し得る導体である。１つの実施形態において、加工は、バッファ酸化物又は他の絶縁体をソース上に堆積させる（７０４）。加工は、ソース上に加工される複数の回路要素の複数の階層用のセレクトゲートを形成する（７０６）。１つの実施形態において、セレクトゲートは、デッキの中の全ての積層型回路要素用のゲートである。
加工は、複数の回路要素の複数の階層からなるデッキを形成する（７０８）。１つの実施形態において、加工は、酸化物又は別の階層間絶縁体によって分離される複数のセル又は他の複数の回路要素からなる複数の層又は階層を堆積させる。複数の回路要素からなる複数の階層は互いに隣接して積層され、材料が選択的に堆積し除去されてメモリセルなどの必要な複数の回路要素を形成し得る複数のサイクルの工程において加工され得る。加工はまた、ハードマスク絶縁体として窒化物材料などの絶縁体をデッキ上に堆積させ得る。１つの実施形態において、加工はパンチエッチングを実行してチャネル用のピラーを形成し、ピラーは複数の回路要素のデッキが加工されるソース導体の層を露出させる（７１０）。
１つの実施形態において、加工は分離層及びチャネルを洗浄する（７１２）。例えば、加工は、チャネルキャップの選択的成長を可能にするクリーンな表面を有するために、複数の工程（研磨を含む）を分離層及びチャネルの端部に実行し得る。１つの実施形態において、回路は、チャネルキャップの選択的形成の前に行われる複数の工程から、研磨アーチファクトを含む複数の加工アーチファクトを受け取ることになる。そのような一実装においても、回路は、チャネルキャップの形成から複数の加工アーチファクトを受け取ることはない。なぜなら、チャネルキャップは選択的に成長又は堆積し、洗浄プロセスを必要としないからである。
１つの実施形態において、加工は、リセスを形成し、その中にチャネルキャップを選択的に形成するよう構成され得る。１つの実施形態において、加工は、最初にリセスを形成することなくチャネルキャップを選択的に形成し、簡単にチャネルの端部にチャネルキャップを形成するよう構成され得る。これらのプロセスは概して異なるが、説明の簡略化のためにプロセス７００では一緒に示されている。１つの実施形態において、加工は、用いるチャネルキャップの厚さを決定する（７１４）。加工は特定の厚さのチャネルキャップを作成するよう構成され得るので、この決定は特定のチャネルキャップを形成するプロセスフローに従うことになり得ることが理解されるであろう。
チャネルキャップの必要な厚さに応じて、加工はリセスを形成し得る。加工がチャネルにリセスを形成する場合（７１６の「はい」の分岐）、加工はチャネルを必要な深さ又は設定された深さまでリセスする（７１８）。加工がリセスを形成しない場合（７１６の「いいえ」の分岐）、加工はリセスを形成しない。１つの実施形態において、リセスがある場合もリセスがない場合も、加工は、導電性キャップ材料層をチャネルの端部に選択的堆積を用いて堆積させる（７２０）。チャネルキャップの必要な厚さは、回路に実行される追加の加工に関連し得る（例えば、隣接するデッキのエッチングの選択性であり、これにより、より厚い又はより薄い停止層を必要とし得る）。チャネルキャップを形成した後に、加工は回路加工を終了し得る（７２２）。回路加工の終了は、複数の回路要素の追加のデッキを形成すること、信号線を加工すること、又は他の加工を含み得る。
図８は、選択的に形成されたチャネルキャップを有する積層型回路が実装され得るコンピューティングシステムの一実施形態のブロック図である。システム８００は、本明細書に説明される任意の実施形態によるコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲーム又はエンタテインメント制御システム、スキャナ、コピー機、プリンタ、ルーティング又はスイッチングデバイス、あるいは他の電子デバイスであり得る。システム８００は、システム８００の命令の処理、オペレーション管理、及び実行を提供するプロセッサ８２０を含む。プロセッサ８２０は、システム８００に処理を提供する任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、処理コア、又は他の処理ハードウェアを含み得る。プロセッサ８２０はシステム８００のオペレーション全体を制御し、１つ又は複数のプログラマブル汎用又は専用マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）など、又はそのようなデバイスの組み合わせであり得る、又はこれらを含み得る。
メモリサブシステム８３０はシステム８００のメインメモリを表し、プロセッサ８２０によって実行されるコード、又はルーチンを実行する際に用いられるデータ値の一時的ストレージを提供する。メモリサブシステム８３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１つ又は複数の様々なランダムアクセスメモリ（ＲＡＭ）、又は他のメモリデバイス、あるいはそのようなデバイスの組み合わせなど、１つ又は複数のメモリデバイスを含み得る。メモリサブシステム８３０は、とりわけ、オペレーティングシステム（ＯＳ）８３６を格納してホストし、システム８００において命令を実行するためのソフトウェアプラットフォームを提供する。更に、他の命令８３８がメモリサブシステム８３０に格納されてそこから実行され、システム８００のロジック及び処理を提供する。ＯＳ８３６及び命令８３８はプロセッサ８２０によって実行される。メモリサブシステム８３０は、データ、命令、プログラム、又は他の項目を格納するメモリデバイス８３２を含む。１つの実施形態において、メモリサブシステムはメモリコントローラ８３４を含み、これは、コマンドを生成して、そのコマンドをメモリデバイス８３２に発行するメモリコントローラである。メモリコントローラ８３４はプロセッサ８２０の物理的な一部であり得ることが理解されるであろう。
プロセッサ８２０及びメモリサブシステム８３０は、バス／バスシステム８１０に結合される。バス８１０は、適切なブリッジ、アダプタ、及び／又はコントローラによって接続された、任意の１つ又は複数の別個の物理的バス、通信回線／インタフェース、及び／又はポイントツーポイント接続を表す抽象概念である。従って、バス８１０は、例えば、システムバス、ペリフェラル・コンポーネント・インタコネクト（ＰＣＩ）バス、ハイパートランスポート、又は業界標準アーキテクチャ（ＩＳＡ）バス、スモール・コンピュータ・システム・インタフェース（ＳＣＳＩ）バス、ユニバーサル・シリアル・バス（ＵＳＢ）、米国電気電子技術者協会（ＩＥＥＥ）規格１３９４バス（一般に「ファイヤワイヤ」と呼ばれる）のうち１つ又は複数を含み得る。バス８１０のバスはまた、ネットワークインタフェース８５０のインタフェースに対応し得る。
システム８００はまた、バス８１０に結合された１つ又は複数の入力／出力（Ｉ／Ｏ）インタフェース８４０、ネットワークインタフェース８５０、１つ又は複数の内蔵大容量ストレージデバイス８６０、及び周辺インタフェース８７０を含む。Ｉ／Ｏインタフェース８４０は１つ又は複数のインタフェースコンポーネントを含み得、それを通じて、ユーザはシステム８００とやり取りする（例えば、ビデオ、オーディオ、及び／又は英数字インタフェース）。１つの実施形態において、Ｉ／Ｏインタフェース８４０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイを含み得る。高精細度とは、約１００ＰＰＩ（インチ当たりの画素数）又はそれより大きい画素密度を有するディスプレイを意味し得、フルＨＤ（例えば１０８０ｐ）、レティナディスプレイ、４Ｋ（超高精細度又はＵＨＤ）、又はその他などのフォーマットを含み得る。高精細度はまた、画素ディスプレイと同等な画質を有する投影型ディスプレイ（例えば、ヘッドマウントディスプレイ）を意味し得る。ネットワークインタフェース８５０は、１つ又は複数のネットワークを介して、リモートデバイス（例えば、サーバ、他のコンピューティングデバイス）と通信する能力をシステム８００に提供する。ネットワークインタフェース８５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、ＵＳＢ（ユニバーサル・シリアル・バス）、あるいは他の有線規格又は無線規格に基づくインタフェース又はプロプライエタリインタフェースを含み得る。
ストレージ８６０は、１つ又は複数の磁気、ソリッドステート、又は光ベースのディスクあるいはこれらの組み合わせなど、不揮発性の態様に大容量のデータを格納する任意の従来の媒体であり得る、又はこれを含み得る。ストレージ８６０は、コード又は命令及びデータ８６２を永続的な状態で保持する（すなわち、システム８００への電力が遮断されても値が保持される）。ストレージ８６０は一般的に「メモリ」であるとみなされ得るが、メモリ８３０はプロセッサ８２０に命令を提供する実行メモリ又はオペレーティングメモリである。ストレージ８６０は不揮発性であるが、メモリ８３０は揮発性メモリ（すなわち、システム８００への電力が遮断されると、データの値又は状態が不定となる）を含み得る。
周辺インタフェース８７０は、具体的に上述されていない任意のハードウェアインタフェースを含み得る。周辺機器とは概して、システム８００に従属的に接続するデバイスを意味する。従属的な接続とは、システム８００がソフトウェアプラットフォーム及び／又はハードウェアプラットフォームを提供する接続であり、そのプラットフォーム上でオペレーションが実行され、ユーザはそのプラットフォームを用いてやり取りする。
１つの実施形態において、メモリサブシステム８３０のメモリデバイス８３２、及び／又はシステム８００の他のコンポーネントは、選択的に形成されたチャネルキャップを有する積層型回路として形成される回路を含む。チャネルキャップの選択的形成によって、回路は余分なチャネルキャップ材料を回路の分離層から除去することに関連した加工アーチファクトを除外する。むしろ、チャネルキャップはチャネルの端部に選択的に成長し、余分なチャネルキャップ材料の形成を低減するので、余分なチャネルキャップ材料を除去するための研磨は必要とされない。
図９は、選択的に形成されたチャネルキャップを有する積層型回路が実装され得るモバイルデバイスの一実施形態のブロック図である。デバイス９００は、コンピューティングタブレット、携帯電話又はスマートフォン、無線対応の電子書籍リーダ、ウェアラブルコンピューティングデバイス、又は他のモバイルデバイスなどのモバイルコンピューティングデバイスを表す。複数のコンポーネントのいくつかが概して示されており、そのようなデバイスの全てのコンポーネントがデバイス９００に示されているわけではないことが理解されるであろう。
デバイス９００は、デバイス９００の主な処理オペレーションを実行するプロセッサ９１０を含む。プロセッサ９１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、又は他の処理手段など、１つ又は複数の物理デバイスを含み得る。プロセッサ９１０によって実行される処理オペレーションは、アプリケーション及び／又はデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理オペレーションは、ヒューマンユーザ又は他のデバイスとのＩ／Ｏ（入力／出力）に関連したオペレーション、電力管理に関連したオペレーション、及び／又はデバイス９００を別のデバイスに接続することに関連したオペレーションを含む。処理オペレーションはまた、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関連したオペレーションを含み得る。
１つの実施形態において、デバイス９００はオーディオサブシステム９２０を含み、これは、オーディオ機能をコンピューティングデバイスに提供することに関連したハードウェア（例えば、オーディオハードウェア及びオーディオ回路）コンポーネント及びソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表す。オーディオ機能は、スピーカ出力及び／又はヘッドフォン出力、並びにマイク入力を含み得る。そのような機能用の複数のデバイスは、デバイス９００に統合され得る、又はデバイス９００に接続され得る。１つの実施形態において、ユーザは、プロセッサ９１０によって受信され処理されるオーディオコマンドを提供することで、デバイス９００とやり取りする。
ディスプレイサブシステム９３０は、ユーザがコンピューティングデバイスとやり取りする視覚表示及び／又は触知表示を提供するハードウェア（例えば、ディスプレイデバイス）コンポーネント及びソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイサブシステム９３０はディスプレイインタフェース９３２を含み、これは、ユーザに表示を提供するのに用いられる特定のスクリーン又はハードウェアデバイスを含む。１つの実施形態において、ディスプレイインタフェース９３２は、表示に関連した少なくともいくつかの処理を実行するためにプロセッサ９１０から分離したロジックを含む。１つの実施形態において、ディスプレイサブシステム９３０は、出力及び入力の両方をユーザに提供するタッチスクリーンデバイスを含む。１つの実施形態において、ディスプレイサブシステム９３０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイを含む。高精細度とは、約１００ＰＰＩ（インチ当たりの画素数）又はそれより大きい画素密度を有するディスプレイを意味し得、フルＨＤ（例えば１０８０ｐ）、レティナディスプレイ、４Ｋ（超高精細度又はＵＨＤ）、又はその他などのフォーマットを含み得る。高精細度はまた、画素ディスプレイと同等な画質を有する投影型ディスプレイ（例えば、ヘッドマウントディスプレイ）を意味し得る。
Ｉ／Ｏコントローラ９４０は、ユーザとのインタラクションに関連するハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０及び／又はディスプレイサブシステム９３０の一部であるハードウェアを管理するよう動作し得る。更に、Ｉ／Ｏコントローラ９４０は、デバイス９００に接続する追加のデバイスの接続ポイントを示し、それを通じてユーザはシステムとやり取りし得る。例えば、デバイス９００に取り付けられ得るデバイスは、マイクデバイス、スピーカ又はステレオシステム、ビデオシステム又は他のディスプレイデバイス、キーボード又はキーパッドデバイス、あるいはカードリーダ又は他のデバイスなどの特定のアプリケーションとともに用いるための他のＩ／Ｏデバイスを含み得る。
上述したように、Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０及び／又はディスプレイサブシステム９３０とやり取りし得る。例えば、マイク又は他のオーディオデバイスを通じた入力は、デバイス９００の１つ又は複数のアプリケーション又は機能に入力又はコマンドを提供し得る。更に、オーディオ出力がディスプレイ出力の代わりに、又はそれに加えて提供され得る。別の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスはまた、Ｉ／Ｏコントローラ９４０によって少なくとも部分的に管理され得る入力デバイスとして役割を果たす。Ｉ／Ｏコントローラ９４０によって管理されるＩ／Ｏ機能を提供する追加のボタン又はスイッチもまたデバイス９００に存在し得る。
１つの実施形態において、Ｉ／Ｏコントローラ９４０は、加速度計、カメラ、光センサ又は他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、又はデバイス９００に含まれ得る他のハードウェアなどのデバイスを管理する。入力は直接のユーザインタラクションの一部であり得、更に環境入力をシステムに提供してそのオペレーションに影響を及ぼし得る（ノイズのフィルタリング、輝度検出に対するディスプレイの調整、カメラ用のフラッシュの適用、又は他の機能など）。１つの実施形態において、デバイス９００はバッテリ電力の使用量、バッテリの充電、及び省電力動作に関連した機能を管理する電力管理９５０を含む。
メモリサブシステム９６０は、デバイス９００に情報を格納するためのメモリデバイス９６２を含む。メモリサブシステム９６０は、不揮発性（メモリデバイスへの電力が遮断されても状態は変化しない）メモリデバイス、及び／又は揮発性（メモリデバイスへの電力が遮断されると状態が不定になる）メモリデバイスを含み得る。メモリ９６０は、アプリケーションデータ、ユーザデータ、音楽、写真、ドキュメント、又は他のデータ、並びにシステム９００のアプリケーション及び機能の実行に関連したシステムデータを（長期であっても一時的であっても）格納し得る。１つの実施形態において、メモリサブシステム９６０はメモリコントローラ９６４（これはまた、システム９００の制御の一部とみなされ得、可能性としてプロセッサ９１０の一部とみなされ得る）を含む。メモリコントローラ９６４は、コマンドを生成して、そのコマンドをメモリデバイス９６２に発行するスケジューラを含む。
接続９７０は、デバイス９００が外部デバイスと通信することを可能にするハードウェアデバイス（例えば、無線及び／又は有線コネクタ、並びに通信ハードウェア）、及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスとは、他のコンピューティングデバイス、無線アクセスポイント又は基地局などの別個のデバイス、及びヘッドセット、プリンタ、又は他のデバイスなどの周辺機器であり得る。
接続９７０は、複数の異なるタイプの接続を含み得る。一般化すると、デバイス９００は、セルラー方式接続９７２及び無線接続９７４とともに示される。セルラー方式接続９７２は概して、無線キャリアによって提供されるセルラー方式ネットワーク接続を意味し、例えば、ＧＳＭ（登録商標）（移動体通信用グローバルシステム）あるいはその変形規格又は派生規格、ＣＤＭＡ（符号分割多重アクセス）あるいはその変形規格又は派生規格、ＴＤＭ（時分割多重化）あるいはその変形規格又は派生規格、ＬＴＥ（ロングタームエボリューションであり、「４Ｇ」とも呼ばれる）、又は他のセルラー方式サービス規格などを介して提供される。無線接続９７４は、セルラー方式ではない無線接続を意味し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）など）、及び／又はワイドエリアネットワーク（ＷｉＭＡＸなど）、又は他の無線通信を含み得る。無線通信は、変調された電磁放射を用いることによって、非固体媒体を通じてデータを転送することを意味する。有線通信は、固体通信媒体を通じて行われる。
周辺接続９８０は、周辺接続を構成するハードウェアインタフェース及びコネクタ、並びにソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイス９００は、他のコンピューティングデバイスに対する周辺デバイスである場合（「外へ（ｔｏ）」９８２）と、デバイス９００に接続される周辺デバイスを有する場合（「外から（ｆｒｏｍ）」９８４）の両方になり得ることが理解されるであろう。デバイス９００は一般に、デバイス９００のコンテンツを管理（例えば、ダウンロード及び／又はアップロード、変更、同期）するなどの目的のために、他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。更に、ドッキングコネクタは、デバイス９００がいくつかの周辺機器に接続することを可能にし得、これらの周辺機器は、デバイス９００が、例えばオーディオビジュアルシステム又は他のシステムへのコンテンツ出力を制御することを可能にする。
プロプライエタリドッキングコネクタ、又は他のプロプライエタリ接続ハードウェアに加えて、デバイス９００は、一般ベース又は標準ベースのコネクタを介して周辺接続９８０を構成し得る。一般的タイプは、ユニバーサル・シリアル・バス（ＵＳＢ）コネクタ（これは、複数の異なるハードウェアインタフェースのいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）、高精細度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ含むＤｉｓｐｌａｙＰｏｒｔ、又は他のタイプを含み得る。
１つの実施形態において、メモリサブシステム９６０のメモリデバイス９６２、及び／又はシステム９００の他のコンポーネントは、選択的に形成されたチャネルキャップを有する積層型回路として形成される回路を含む。チャネルキャップの選択的形成によって、回路は余分なチャネルキャップ材料を回路の分離層から除去することに関連した加工アーチファクトを除外する。むしろ、チャネルキャップはチャネルの端部に選択的に成長し、余分なチャネルキャップ材料の形成を低減するので、余分なチャネルキャップ材料を除去するための研磨は必要とされない。
１つの態様において、３次元回路を用いた回路デバイスは、半導体基板のソース導体の層と、互いに隣接して積層された多階層の回路要素であって、各階層はゲートによって作動する回路要素を含む、多階層の回路要素と、多階層の回路要素を貫いて延在する少なくとも１つの導体チャネルであって、導体チャネルは複数の回路要素の複数のゲートをソース導体に電気的に結合する、少なくとも１つの導体チャネルと、各導体チャネル上の導電性キャップであって、導電性キャップの層は導体チャネルとオーミック接触を形成し、各導電性キャップは分離層の複数の開口部の各導体チャネル上に形成され、導電性キャップは研磨アーチファクトを有さない、導電性キャップとを備える。
１つの実施形態において、導電性キャップは選択的に堆積した金属材料の層を有する。１つの実施形態において、導電性キャップは金属酸化物の層を有する。１つの実施形態において、導電性キャップは金属シリサイドの層を有する。１つの実施形態において、分離層は非金属窒化物の層を有する。１つの実施形態において、導電性キャップは、導体チャネル上のリセスに選択的に堆積した層を有する。１つの実施形態において、導体チャネルは分離層を貫いて延在し、導電性キャップは、導体チャネル上に選択的に堆積した円形キャップである。１つの実施形態において、分離層はさらに、研磨アーチファクトを有さない。１つの実施形態において、導電性キャップを介して、導体チャネルにオーミックに接触するビット線をさらに有する。１つの実施形態において、多階層の回路要素、導体チャネル、及び導電性キャップはそれぞれ、第１のデッキの第１の多階層の回路要素、第１の導体チャネル、及び第１の導電性キャップであり、さらに、第２の多階層の回路要素、第２の導体チャネル、及び第２の導電性キャップを含む第２のデッキを有し、第１の導電性キャップは第１のデッキと第２のデッキとの間の停止層であり、第２のデッキの第２の導体チャネルと第１のデッキの第１の導体チャネルとを相互接続する。
１つの態様において、メモリデバイスを有する電子デバイスは、データを格納する３次元積層型のメモリデバイスと、メモリデバイスからアクセスされるデータに基づいて表示を生成するために結合されたタッチスクリーンディスプレイとを含み、メモリデバイスは、半導体基板上のソース導体の層と、互いに隣接して積層された多階層のメモリセルであって、それぞれの階層はゲートによって作動するメモリセルを含む、多階層のメモリセルと、多階層のメモリセルを貫いて延在する少なくとも１つの導体チャネルであって、導体チャネルは複数のメモリセルの複数のゲートをソース導体に電気的に結合する、少なくとも１つの導体チャネルと、各導体チャネル上の導電性キャップであって、導電性キャップの層は導体チャネルとオーミック接触を形成し、各導電性キャップは分離層の複数の開口部の各導体チャネル上に形成され、導電性キャップ及び分離層は研磨アーチファクトを有さない、導電性キャップとを含む。
１つの実施形態において、導電性キャップは選択的に堆積した金属材料を有する。１つの実施形態において、導電性キャップは選択的に堆積した金属酸化物を有する。１つの実施形態において、導電性キャップは選択的に堆積した金属シリサイドを有する。１つの実施形態において、分離層は非金属窒化物の層を有する。１つの実施形態において、導電性キャップは、導体チャネル上のリセスに選択的に堆積した層を有する。１つの実施形態において、導体チャネルは分離層を貫いて延在し、導電性キャップは導体チャネル上に選択的に堆積した円形キャップである。１つの実施形態において、導体チャネルは分離層を貫いて延在し、導電性キャップは非リセス型導体チャネル上に選択的に堆積したキャップである。１つの実施形態において、分離層はさらに、研磨アーチファクトを有さない。１つの実施形態において、多階層のメモリセル、導体チャネル、及び導電性キャップはそれぞれ、第１のデッキの第１の多階層のメモリセル、第１の導体チャネル、及び第１の導電性キャップであり、さらに、第２の多階層のメモリセル、第２の導体チャネル、及び第２の導電性キャップを含む第２のデッキを有し、第１の導電性キャップは第１のデッキと第２のデッキとの間の停止層であり、第２のデッキの第２の導体チャネルと第１のデッキの第１の導体チャネルとを相互接続する。１つの実施形態において、導電性キャップを介して、導体チャネルにオーミックに接触するビット線をさらに有する。
１つの態様において、３次元回路を形成するための方法は、半導体基板上にソース導体の層を形成する段階と、互いに隣接して積層された多階層の回路要素からなるデッキを形成する段階であって、それぞれの階層は、ゲートによって作動する回路要素を含む、段階と、デッキを貫いて延在する少なくとも１つの導体チャネルを形成する段階であって、導体チャネルは回路要素のゲートをソース導体に電気的に結合する、段階と、導電性キャップを各導体チャネル上に堆積させる段階であって、導電性キャップの層は導体チャネルとオーミック接触を形成し、各導電性キャップは、導電性キャップ及び分離層に研磨アーチファクトを生成することなく、分離層の複数の開口部内の各導体チャネル上に形成される、段階とを含む。
１つの実施形態において、導電性キャップを形成する段階は、金属を選択的に堆積させる段階を有する。１つの実施形態において、導電性キャップを形成する段階は、金属酸化物を選択的に堆積させる段階を有する。１つの実施形態において、導電性キャップを形成する段階は、金属シリサイドを選択的に堆積させる段階を有する。１つの実施形態において、導電性キャップを堆積させる段階は、導体チャネル上のエッチングされたリセスに導電材料を選択的に堆積させる段階を有する。１つの実施形態において、導体チャネルは分離層を貫いて延在し、導電性キャップを堆積させる段階は、導体チャネル上にマッシュルーム型キャップを選択的に堆積させる段階を有する。１つの実施形態において、導電性キャップを介して導体チャネルにオーミックに接触するビット線を形成する段階をさらに備える。１つの実施形態において、多階層の回路要素、導体チャネル、及び導電性キャップはそれぞれ、第１のデッキの第１の多階層の回路要素、第１の導体チャネル、及び第１の導電性キャップであり、さらに、第２の多階層の回路要素を形成する段階、第２の導体チャネルを形成する段階、及び第２の導電性キャップを堆積させる段階を含む第２のデッキを形成する段階を備え、第１の導電性キャップは第１のデッキと第２のデッキとの間の停止層であり、第２のデッキの第２の導体チャネルと第１のデッキの第１の導体チャネルとを相互接続する。１つの実施形態において、導電性キャップを介して、導体チャネルにオーミックに接触するビット線を形成する段階をさらに備える。
１つの態様において、製造物品はコンテンツを格納させたコンピュータ可読記憶媒体を備え、これは実行されると、半導体基板上にソース導体の層を形成する段階と、互いに隣接して積層された多階層の回路要素からなるデッキを形成する段階であって、それぞれの階層はゲートによって作動する回路要素を含む、段階と、デッキを貫いて延在する少なくとも１つの導体チャネルを形成する段階であって、導体チャネルは回路要素のゲートをソース導体に電気的に結合する、段階と、導電性キャップを各導体チャネル上に堆積させる段階であって、導電性キャップの層は導体チャネルとオーミック接触を形成し、各導電性キャップは、導電性キャップ及び分離層に研磨アーチファクトを生成することなく、分離層の複数の開口部内の各導体チャネル上に形成される、段階とを含む３次元回路を形成するためのオペレーションを実行する。
１つの実施形態において、導電性キャップを形成するためのコンテンツは、金属を選択的に堆積させるためのコンテンツを有する。１つの実施形態において、導電性キャップを形成するためのコンテンツは、金属酸化物を選択的に堆積させるためのコンテンツを有する。１つの実施形態において、導電性キャップを形成するためのコンテンツは、金属シリサイドを選択的に堆積させるためのコンテンツを有する。１つの実施形態において、導電性キャップを堆積させるためのコンテンツは、導体チャネル上のエッチングされたリセスに導電材料を選択的に堆積させるためのコンテンツを有する。１つの実施形態において、導体チャネルは分離層を貫いて延在し、導電性キャップを堆積させるためのコンテンツは、導体チャネル上にマッシュルーム型のキャップを選択的に堆積させるためのコンテンツを有する。１つの実施形態において、導電性キャップを介して導体チャネルにオーミックに接触するビット線を形成するためのコンテンツをさらに有する。１つの実施形態において、多階層の回路要素、導体チャネル、及び導電性キャップはそれぞれ、第１のデッキの第１の多階層の回路要素、第１の導体チャネル、及び第１の導電性キャップであり、さらに、第２の多階層の回路要素を形成すること、第２の導体チャネルを形成すること、及び第２の導電性キャップを堆積させることを含む第２のデッキを形成するためのコンテンツを有し、第１の導電性キャップは第１のデッキと第２のデッキとの間の停止層であり、第２のデッキの第２の導体チャネルと第１のデッキの第１の導体チャネルとを相互接続する。１つの実施形態において、導電性キャップを介して導体チャネルにオーミックに接触するビット線を形成するためのコンテンツをさらに有する。
１つの態様において、３次元回路を形成するための装置は、半導体基板上にソース導体の層を形成するための手段と、互いに隣接して積層された多階層の回路要素からなるデッキを形成するための手段であって、それぞれの階層は、ゲートによって作動する回路要素を含む、手段と、デッキを貫いて延在する少なくとも１つの導体チャネルを形成するための手段であって、導体チャネルは回路要素のゲートをソース導体に電気的に結合する、手段と、導電性キャップを各導体チャネル上に堆積させるための手段であって、導電性キャップの層は導体チャネルとオーミック接触を形成し、各導電性キャップは、導電性キャップ及び分離層に研磨アーチファクトを生成することなく、分離層の複数の開口部内の各導体チャネル上に形成される、手段とを含む。
１つの実施形態において、導電性キャップを形成するための手段は、金属を選択的に堆積させるための手段を有する。１つの実施形態において、導電性キャップを形成するための手段は、金属酸化物を選択的に堆積させるための手段を有する。１つの実施形態において、導電性キャップを形成するための手段は、金属シリサイドを選択的に堆積させるための手段を有する。１つの実施形態において、導電性キャップを堆積させるための手段は、導体チャネル上のエッチングされたリセスに導電材料を選択的に堆積させるための手段を有する。１つの実施形態において、導体チャネルは分離層を貫いて延在し、導電性キャップを堆積させるための手段は、導体チャネル上にマッシュルーム型キャップを選択的に堆積させるための手段を有する。１つの実施形態において、導電性キャップを介して導体チャネルにオーミックに接触するビット線を形成するための手段をさらに有する。１つの実施形態において、多階層の回路要素、導体チャネル、及び導電性キャップはそれぞれ、第１のデッキの第１の多階層の回路要素、第１の導体チャネル、及び第１の導電性キャップであり、さらに、第２の多階層の回路要素を形成すること、第２の導体チャネルを形成すること、及び第２の導電性キャップを堆積させることを含む第２のデッキを形成するための手段を有し、第１の導電性キャップは第１のデッキと第２のデッキとの間の停止層であり、第２のデッキの第２の導体チャネルと第１のデッキの第１の導体チャネルとを相互接続する。１つの実施形態において、導電性キャップを介して導体チャネルにオーミックに接触するビット線を形成するための手段をさらに有する。
本明細書に示されるフロー図は、一連の様々なプロセス動作の例を提供する。フロー図は、ソフトウェア又はファームウェアルーチンによって実行されるオペレーション、及び物理的オペレーションを示し得る。１つの実施形態において、フロー図は、ハードウェア及び／又はソフトウェアで実装され得る有限ステートマシン（ＦＳＭ）の状態を示し得る。動作の順序は、特定のシーケンス又は順序で示されるが、別段の定めがない限り変更され得る。従って、示される複数の実施形態は例としてのみ理解されるべきであり、プロセスは異なる順序で実行され得、いくつかの動作は並列に実行され得る。更に、１つ又は複数の動作は様々な実施形態において省略され得るので、全ての動作があらゆる実施形態において必要とされるわけではない。他のプロセスフローも可能である。
様々なオペレーション又は機能が本明細書に説明される範囲内において、それらは、ソフトウェアコード、命令、構成、及び／又はデータとして説明され得る、又は定義され得る。コンテンツは、直接実行可能なファイル（「オブジェクト」形式、又は「実行」形式）、ソースコード、又は差分コード（「デルタ」コード、又は「パッチ」コード）であり得る。本明細書に説明される複数の実施形態のソフトウェアコンテンツは、コンテンツが格納された製造物品によって、又は通信インタフェースを介してデータを送信する通信インタフェースを動作させる方法によって提供され得る。機械可読記憶媒体は、説明された機能又はオペレーションを機械に実行させ得、機械（例えば、コンピューティングデバイス、電子システムなど）によってアクセス可能な形式で情報を格納する任意の機構、例えば、書き込み可能／書き込み不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）などを含む。通信インタフェースは、別のデバイスと通信するために、ハードワイヤード、無線、光などの媒体のいずれかとインタフェース接続する任意の機構、例えば、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなどを含む。通信インタフェースは、設定パラメータを提供することで、及び／又は通信インタフェースを準備する信号を送信することで、ソフトウェアコンテンツを記述するデータ信号を提供するよう構成され得る。通信インタフェースは、通信インタフェースに送信される１つ又は複数のコマンド又は信号を介してアクセスされ得る。
本明細書に説明される様々なコンポーネントは、説明されるオペレーション又は機能を実行するための手段であり得る。本明細書に説明される各コンポーネントは、ソフトウェア、ハードウェア、又はこれらの組み合わせを含む。これらのコンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）など）、組み込みコントローラ、ハードワイヤード回路などとして実装され得る。
本明細書に説明されることに加え、開示された本発明の複数の実施形態及び実装に対して、それらの範囲を逸脱することなく様々な変形がなされ得る。従って、本明細書の複数の説明図及び例は、限定的な意味ではなく例示として解釈されるべきである。本発明の範囲は、以下に続く特許請求の範囲を参照することによってのみ判断されるべきである。

Claims (25)

  1. ３次元回路を用いた回路デバイスであって、
    半導体基板上のソース導体の層と、
    電気的絶縁層と、
    前記ソース導体の層と前記電気的絶縁層との間に互いに隣接して縦に積層された複数のセルの複数の層と、
    前記複数のセルの複数の層を貫いて前記ソース導体の層まで延在する複数の導体チャネルであって、前記複数の導体チャネルのそれぞれは前記複数のセルを前記ソース導体に電気的に結合する、複数の導体チャネルと、
    前記複数の導体チャネルのそれぞれの上に選択的に堆積され、前記複数の導体チャネルの外側の他の領域上に堆積されていない金属材料の複数の導電性キャップであって、前記複数の導電性キャップのそれぞれは前記複数の導体チャネルのそれぞれとオーミック接触を形成し、前記複数の導電性キャップは前記回路デバイスを研磨することに起因する研磨アーチファクトを欠く、複数の導電性キャップと
    を備え、
    前記複数の導電性キャップのそれぞれは、前記複数の導体チャネルのそれぞれの上のリセスに選択的に堆積した層を有し、
    前記複数の導電性キャップのそれぞれは、前記電気的絶縁層と同じ厚さである
    回路デバイス。
  2. ３次元回路を用いた回路デバイスであって、
    半導体基板上のソース導体の層と、
    電気的絶縁層と、
    前記ソース導体の層と前記電気的絶縁層との間に互いに隣接して縦に積層された複数のセルの複数の層と、
    前記複数のセルの複数の層を貫いて前記ソース導体の層まで延在する複数の導体チャネルであって、前記複数の導体チャネルのそれぞれは前記複数のセルを前記ソース導体に電気的に結合する、複数の導体チャネルと、
    前記複数の導体チャネルのそれぞれの上に選択的に堆積され、前記複数の導体チャネルの外側の他の領域上に堆積されていない金属材料の複数の導電性キャップであって、前記複数の導電性キャップのそれぞれは前記複数の導体チャネルのそれぞれとオーミック接触を形成し、前記複数の導電性キャップは前記回路デバイスを研磨することに起因する研磨アーチファクトを欠く、複数の導電性キャップと
    を備え、
    前記複数の導体チャネルのそれぞれは、前記電気的絶縁層を貫いて延在し、前記複数の導電性キャップのそれぞれは、前記複数の導体チャネルのそれぞれの上に選択的に堆積した円形キャップである、
    回路デバイス。
  3. 前記複数の導電性キャップのそれぞれは、前記複数の導体チャネルのそれぞれを完全に覆う、
    請求項１又は２に記載の回路デバイス。
  4. 前記複数の導電性キャップは、選択的に堆積した金属、金属酸化物、又は金属シリサイドの層を有する、
    請求項１から３のいずれか一項に記載の回路デバイス。
  5. 前記電気的絶縁層は非金属窒化物の層を有する、
    請求項１から４のいずれか一項に記載の回路デバイス。
  6. 前記電気的絶縁層はさらに、研磨アーチファクトを有さない、
    請求項１から５のいずれか一項に記載の回路デバイス。
  7. 前記複数の導電性キャップのそれぞれを介して前記複数の導体チャネルのそれぞれにオーミックに接触するビット線をさらに備える、
    請求項１から６のいずれか一項に記載の回路デバイス。
  8. 前記複数のセルの複数の層、前記複数の導体チャネルのうちの１つ、及び前記複数の導電性キャップのうちの１つは、複数のデッキのうちの第１のデッキを形成し、
    複数のセルの第２の複数の層と第２の導体チャネルと第２の導電性キャップとを含む前記複数のデッキのうちの第２のデッキをさらに備え、
    前記複数の導電性キャップのうちの前記１つは、前記第１のデッキと前記第２のデッキとの間の停止層であり、前記第２のデッキの前記第２の導体チャネルと前記第１のデッキの前記複数の導体チャネルのうちの前記１つとを相互接続する、
    請求項１から７のいずれか一項に記載の回路デバイス。
  9. メモリデバイスを有する電子デバイスであって、
    データを格納する３次元積層型のメモリデバイスと、
    前記メモリデバイスからアクセスされるデータに基づいて表示を生成するために結合されたタッチスクリーンディスプレイと
    を備え、
    前記メモリデバイスは、
    半導体基板上のソース導体の層と、
    電気的絶縁層と、
    前記ソース導体の層と前記電気的絶縁層との間に互いに隣接して縦に積層された複数のメモリセルの複数の層と、
    前記複数のメモリセルの複数の層を貫いて前記ソース導体の層まで延在する複数の導体チャネルであって、前記複数の導体チャネルのそれぞれは前記複数のメモリセルを前記ソース導体に電気的に結合する、複数の導体チャネルと、
    前記複数の導体チャネルのそれぞれの上に選択的に堆積され、前記複数の導体チャネルの外側の他の領域上に堆積されていない金属材料の複数の導電性キャップであって、前記複数の導電性キャップのそれぞれは前記複数の導体チャネルのそれぞれとオーミック接触を形成し、前記複数の導電性キャップは前記メモリデバイスを研磨することに起因する研磨アーチファクトを欠く、導電性キャップと
    を含み、
    前記複数の導電性キャップのそれぞれは、前記複数の導体チャネルのそれぞれの上のリセスに選択的に堆積した層を有し、
    前記複数の導電性キャップのそれぞれは、前記電気的絶縁層と同じ厚さである
    電子デバイス。
  10. メモリデバイスを有する電子デバイスであって、
    データを格納する３次元積層型のメモリデバイスと、
    前記メモリデバイスからアクセスされるデータに基づいて表示を生成するために結合されたタッチスクリーンディスプレイと
    を備え、
    前記メモリデバイスは、
    半導体基板上のソース導体の層と、
    電気的絶縁層と、
    前記ソース導体の層と前記電気的絶縁層との間に互いに隣接して縦に積層された複数のメモリセルの複数の層と、
    前記複数のメモリセルの複数の層を貫いて前記ソース導体の層まで延在する複数の導体チャネルであって、前記複数の導体チャネルのそれぞれは前記複数のメモリセルを前記ソース導体に電気的に結合する、複数の導体チャネルと、
    前記複数の導体チャネルのそれぞれの上に選択的に堆積され、前記複数の導体チャネルの外側の他の領域上に堆積されていない金属材料の複数の導電性キャップであって、前記複数の導電性キャップのそれぞれは前記複数の導体チャネルのそれぞれとオーミック接触を形成し、前記複数の導電性キャップは前記メモリデバイスを研磨することに起因する研磨アーチファクトを欠く、導電性キャップと
    を含み、
    前記複数の導体チャネルのそれぞれは、前記電気的絶縁層を貫いて延在し、前記複数の導電性キャップのそれぞれは、前記複数の導体チャネルのそれぞれの上に選択的に堆積した円形キャップである、
    電子デバイス。
  11. 前記複数の導電性キャップのそれぞれは、前記複数の導体チャネルのそれぞれを完全に覆う、
    請求項９又は１０に記載の電子デバイス。
  12. 前記複数の導電性キャップは、選択的に堆積した金属材料、金属酸化物、又は金属シリサイドを有する、
    請求項９から１１のいずれか一項に記載の電子デバイス。
  13. 前記電気的絶縁層は非金属窒化物の層を有する、
    請求項９から１２のいずれか一項に記載の電子デバイス。
  14. 前記複数の導体チャネルのそれぞれは前記電気的絶縁層を貫いて延在し、前記複数の導電性キャップのそれぞれは複数の非リセス型導体チャネルのそれぞれの上に選択的に堆積したキャップである、
    請求項９から１３のいずれか一項に記載の電子デバイス。
  15. 前記電気的絶縁層はさらに、研磨アーチファクトを有さない、
    請求項９から１４のいずれか一項に記載の電子デバイス。
  16. 前記複数のメモリセルの複数の層、前記複数の導体チャネルのうちの１つ、及び前記複数の導電性キャップのうちの１つは、複数のデッキのうちの第１のデッキを形成し、
    複数のメモリセルの第２の複数の層と第２の導体チャネルと第２の導電性キャップとを含む前記複数のデッキのうちの第２のデッキをさらに備え、
    前記複数の導電性キャップのうちの前記１つは、前記第１のデッキと前記第２のデッキとの間の停止層であり、前記第２のデッキの前記第２の導体チャネルと前記第１のデッキの前記複数の導体チャネルのうちの前記１つとを相互接続する、
    請求項９から１５のいずれか一項に記載の電子デバイス。
  17. ３次元回路を形成するための方法であって、
    半導体基板上にソース導体の層を形成する段階と、
    電気的絶縁層を形成する段階と、
    前記ソース導体の層と前記電気的絶縁層との間に互いに隣接して縦に積層された複数のセルの複数の層を形成する段階と、
    前記複数のセルの複数の層を貫いて前記ソース導体の層まで延在する複数の導体チャネルを形成する段階であって、前記複数の導体チャネルのそれぞれは前記複数のセルを前記ソース導体に電気的に結合する、段階と、
    金属成長により金属材料の複数の導電性キャップを、前記複数の導電性キャップが分離された状態で、前記複数の導体チャネルのそれぞれの上に選択的に堆積させて、前記複数の導体チャネルの外側の他の領域上に堆積させない段階であって、前記複数の導電性キャップのそれぞれは、前記３次元回路を研磨することに起因する前記複数の導電性キャップ及び前記電気的絶縁層に研磨アーチファクトを生成することなく前記複数の導体チャネルのそれぞれとオーミック接触を形成する、段階と
    を備え、
    前記複数の導電性キャップを堆積させる段階は、前記複数の導体チャネルのそれぞれの上のエッチングされたリセスに導電材料を選択的に堆積させる段階を有し、
    前記複数の導電性キャップのそれぞれは、前記電気的絶縁層と同じ厚さである
    方法。
  18. ３次元回路を形成するための方法であって、
    半導体基板上にソース導体の層を形成する段階と、
    電気的絶縁層を形成する段階と、
    前記ソース導体の層と前記電気的絶縁層との間に互いに隣接して縦に積層された複数のセルの複数の層を形成する段階と、
    前記複数のセルの複数の層を貫いて前記ソース導体の層まで延在する複数の導体チャネルを形成する段階であって、前記複数の導体チャネルのそれぞれは前記複数のセルを前記ソース導体に電気的に結合する、段階と、
    金属成長により金属材料の複数の導電性キャップを、前記複数の導電性キャップが分離された状態で、前記複数の導体チャネルのそれぞれの上に選択的に堆積させて、前記複数の導体チャネルの外側の他の領域上に堆積させない段階であって、前記複数の導電性キャップのそれぞれは、前記３次元回路を研磨することに起因する前記複数の導電性キャップ及び前記電気的絶縁層に研磨アーチファクトを生成することなく前記複数の導体チャネルのそれぞれとオーミック接触を形成する、段階と
    を備え、
    前記複数の導体チャネルのそれぞれは、前記電気的絶縁層を貫いて延在し、前記複数の導電性キャップを堆積させる段階は、前記複数の導体チャネルのそれぞれの上にマッシュルーム型キャップを選択的に堆積させる段階を有する、
    方法。
  19. 前記複数の導電性キャップのそれぞれは、前記複数の導体チャネルのそれぞれを完全に覆う、
    請求項１７又は１８に記載の方法。
  20. 前記複数の導電性キャップを形成する段階は、金属、金属酸化物、又は金属シリサイドを選択的に堆積させる段階を有する、
    請求項１７から１９のいずれか一項に記載の方法。
  21. 前記複数のセルの複数の層、前記複数の導体チャネルのうちの１つ、及び前記複数の導電性キャップのうちの１つは、複数のデッキのうちの第１のデッキを形成し、
    複数のセルの第２の複数の層を形成する段階と、第２の導体チャネルを形成する段階と、第２の導電性キャップを堆積させる段階とを含む、前記複数のデッキのうちの第２のデッキを形成する段階をさらに備え、
    前記複数の導電性キャップのうちの前記１つは、前記第１のデッキと前記第２のデッキとの間の停止層であり、前記第２のデッキの前記第２の導体チャネルと前記第１のデッキの前記複数の導体チャネルのうちの前記１つとを相互接続する、
    請求項１７から２０のいずれか一項に記載の方法。
  22. 前記複数の導電性キャップのそれぞれを介して前記複数の導体チャネルのそれぞれにオーミックに接触するビット線を形成する段階をさらに備える、
    請求項１７から２１のいずれか一項に記載の方法。
  23. ３次元回路を形成するための請求項１７から２２のいずれか一項に記載の方法をコンピュータに実行させる、
    プログラム。
  24. ３次元回路を形成するための装置であって、請求項１７から２２のいずれか一項に記載の方法を実行する複数の工程を実行するための手段を備える、
    装置。
  25. 請求項２３に記載のプログラムを格納する
    コンピュータ可読記録媒体。
JP2017508073A 2014-09-26 2015-09-03 積層型回路におけるポリチャネルピラーのキャッピング Active JP6586455B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/498,673 US9263459B1 (en) 2014-09-26 2014-09-26 Capping poly channel pillars in stacked circuits
US14/498,673 2014-09-26
PCT/US2015/048292 WO2016048617A1 (en) 2014-09-26 2015-09-03 Capping poly channel pillars in stacked circuits

Publications (2)

Publication Number Publication Date
JP2017530548A JP2017530548A (ja) 2017-10-12
JP6586455B2 true JP6586455B2 (ja) 2019-10-02

Family

ID=55275503

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017508073A Active JP6586455B2 (ja) 2014-09-26 2015-09-03 積層型回路におけるポリチャネルピラーのキャッピング

Country Status (4)

Country Link
US (2) US9263459B1 (ja)
JP (1) JP6586455B2 (ja)
KR (1) KR102240194B1 (ja)
WO (1) WO2016048617A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US10553607B1 (en) 2018-08-24 2020-02-04 Micron Technology, Inc. Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells
US10446578B1 (en) 2018-08-24 2019-10-15 Micron Technology, Inc. Methods used in forming an array of elevationally-extending strings of memory cells, methods of forming an array of elevationally-extending strings of memory cells, and methods of forming an array of vertical strings of memory cells
US10748921B2 (en) 2018-10-25 2020-08-18 Micron Technology, Inc. Integrated assemblies which include stacked memory decks, and methods of forming integrated assemblies
CN110896669B (zh) 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
US11355514B2 (en) * 2019-08-15 2022-06-07 Micron Technology, Inc. Microelectronic devices including an oxide material between adjacent decks, electronic systems, and related methods

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920065A (en) * 1988-10-31 1990-04-24 International Business Machines Corporation Method of making ultra dense dram cells
US5479197A (en) * 1991-07-11 1995-12-26 Canon Kabushiki Kaisha Head for recording apparatus
JP3568385B2 (ja) 1998-03-16 2004-09-22 沖電気工業株式会社 半導体装置の製造方法
US20060062897A1 (en) * 2004-09-17 2006-03-23 Applied Materials, Inc Patterned wafer thickness detection system
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5376789B2 (ja) 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP2009135328A (ja) * 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
US7935598B2 (en) * 2007-12-24 2011-05-03 Hynix Semiconductor Inc. Vertical channel transistor and method of fabricating the same
KR101559868B1 (ko) 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
US7786481B2 (en) 2008-08-26 2010-08-31 Lg Display Co., Ltd. Organic light emitting diode display and fabricating method thereof
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101503876B1 (ko) * 2009-03-06 2015-03-20 삼성전자주식회사 비휘발성 메모리 소자
KR101495803B1 (ko) 2008-11-12 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법 및 이에 따라 제조된 비휘발성 메모리 장치
KR101589275B1 (ko) 2009-02-26 2016-01-27 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP5388600B2 (ja) 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101482639B1 (ko) * 2009-03-06 2015-01-22 삼성전자주식회사 비휘발성 메모리 소자
JP2010219409A (ja) 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
JP4875118B2 (ja) * 2009-03-24 2012-02-15 株式会社東芝 不揮発性記憶装置の製造方法
US8173987B2 (en) * 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
KR101543331B1 (ko) 2009-07-06 2015-08-10 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
US8021941B2 (en) 2009-07-21 2011-09-20 International Business Machines Corporation Bias-controlled deep trench substrate noise isolation integrated circuit device structures
KR101567976B1 (ko) * 2009-07-23 2015-11-11 삼성전자주식회사 반도체 소자
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101660488B1 (ko) * 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8507966B2 (en) * 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
JP2011187794A (ja) 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
KR20110108216A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 3차원 반도체 장치
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
JP5502629B2 (ja) * 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101736982B1 (ko) * 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR20120029291A (ko) 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101792778B1 (ko) 2010-10-26 2017-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
KR101809512B1 (ko) * 2011-03-09 2017-12-15 삼성전자 주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP5421317B2 (ja) 2011-03-24 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
KR20130019644A (ko) * 2011-08-17 2013-02-27 삼성전자주식회사 반도체 메모리 장치
US9048415B2 (en) 2012-01-11 2015-06-02 Micron Technology, Inc. Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods
KR101903440B1 (ko) * 2012-02-21 2018-10-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법
KR20130127793A (ko) 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9006810B2 (en) * 2012-06-07 2015-04-14 International Business Machines Corporation DRAM with a nanowire access transistor
KR20140011872A (ko) * 2012-07-20 2014-01-29 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US8797804B2 (en) 2012-07-30 2014-08-05 Micron Technology, Inc. Vertical memory with body connection
US8614126B1 (en) 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
KR20140029927A (ko) 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체 장치 및 그 제조방법
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US10651315B2 (en) 2012-12-17 2020-05-12 Micron Technology, Inc. Three dimensional memory
US8877624B2 (en) 2013-01-10 2014-11-04 Micron Technology, Inc. Semiconductor structures
US8963156B2 (en) 2013-02-22 2015-02-24 Micron Technology, Inc. Semiconductor devices including WiSX
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
US9129859B2 (en) * 2013-03-06 2015-09-08 Intel Corporation Three dimensional memory structure
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9496274B2 (en) 2013-09-17 2016-11-15 Sandisk Technologies Llc Three-dimensional non-volatile memory device
US9032353B2 (en) * 2013-10-10 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for three-dimensional layout design of integrated circuit elements in stacked CMOS
US9431410B2 (en) * 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
KR102039708B1 (ko) * 2013-11-13 2019-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20150057148A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 반도체 장치
US9196628B1 (en) 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors

Also Published As

Publication number Publication date
US9263459B1 (en) 2016-02-16
US10319678B2 (en) 2019-06-11
KR102240194B1 (ko) 2021-04-14
US20160247756A1 (en) 2016-08-25
WO2016048617A1 (en) 2016-03-31
KR20170051426A (ko) 2017-05-11
JP2017530548A (ja) 2017-10-12

Similar Documents

Publication Publication Date Title
JP6586455B2 (ja) 積層型回路におけるポリチャネルピラーのキャッピング
US11018149B2 (en) Building stacked hollow channels for a three dimensional circuit device
JP6442735B2 (ja) ３次元回路デバイス向けの導電性チャネルのための酸化アルミニウムランディング層
JP6507229B2 (ja) ３ｄ回路におけるソース・チャネルの相互作用の改善
KR102379370B1 (ko) 비아 차단 층
US20170338282A1 (en) Memory module with unpatterned storage material
TW201620053A (zh) 用於填充高深寬比之技術，具有多層金屬層之窄結構及相關聯組態
CN116209251B (zh) 半导体器件及其制造方法、电子设备
US20220189987A1 (en) Vertical channel with conductive structures to improve string current

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170328

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190320

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190709

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190807

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190909

R150 Certificate of patent or registration of utility model

Ref document number: 6586455

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250