KR20160111972A - 3차원 회로 디바이스를 위한 적층된 중공 채널의 구축 - Google Patents

3차원 회로 디바이스를 위한 적층된 중공 채널의 구축 Download PDF

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KR20160111972A
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Abstract

3차원 적층된 회로 디바이스는 회로 요소들의 복수의 데크를 포함하고, 각각의 데크는 복수 단들의 회로 요소들을 포함한다. 각각의 데크는 데크를 통해 연장되는 고농도로 도핑된 중공 채널을 포함한다. 제1 데크 아래에는 회로 요소들의 활성을 구동하는 소스 도전체가 있다. 각각의 데크 사이에는 하나의 데크로부터의 중공 채널을 그에 인접하나의 데크의 중공 채널에 상호접속하는 도전성 정지층이 있다. 따라서, 모든 데크의 모든 중공 채널은 소스 도전체에 전기적으로 결합된다.

Description

3차원 회로 디바이스를 위한 적층된 중공 채널의 구축{BUILDING STACKED HOLLOW CHANNELS FOR A THREE DIMENSIONAL CIRCUIT DEVICE}
본 발명의 실시예는 대체로 적층된 회로 디바이스에 관한 것으로, 더 구체적으로는 3차원 회로 디바이스를 위한 적층된 중공 채널(stacked hollow channel)의 생성에 관한 것이다.
컴퓨팅 및 전자 디바이스는, 디바이스로부터의 더 높은 성능과 스토리지 용량이 기대됨에도 불구하고, 크기가 지속적으로 줄어들고 있다. 추가로, 더 많은 컴포넌트와 더 큰 면적이 이용될수록, 디바이스는 더 많은 전력을 소모한다.
크기와 전력 소비는, 전자 디바이스에서, 특히, 핸드헬드 및 모바일 디바이스에서 중요한 인자이다. 전자 디바이스 제조에서의 최근의 발전은 더 높은 밀도를 갖는 전자 디바이스를 생성할 가능성을 제공한다. 그러나, 소정의 처리 기술에 관한 실제적 제한은 추가의 밀도 증가를 달성할 가능성을 제약한다.
이하의 설명은, 본 발명의 실시예들의 구현예로서 주어지는 예시를 갖는 도면들의 논의를 포함한다. 도면들은, 제한이 아니라 예시로서 이해되어야 한다. 여기서 사용될 때, 하나 이상의 "실시예"라는 말은, 본 발명의 적어도 한 구현에 포함된 특정한 피쳐, 구조물, 및/또는 특성을 설명하는 것으로서 이해되어야 한다. 따라서, 여기서 나타나는 "한 실시예에서" 또는 "대안적인 실시예에서" 등의 문구는, 본 발명의 다양한 실시예 및 구현을 기술하는 것이지, 반드시 모두 동일한 실시예를 언급하는 것은 아니다. 그러나, 이들은 또한 반드시 상호배타적인 것은 아니다.
도 1은 중공 채널(hollow channel)을 갖는 적층된 회로의 실시예의 블록도이다.
도 2a 내지 도 2i는 적층된 회로의 실시예의 블록도이다.
도 3은 적층된 중공 채널 회로를 생성하기 위한 프로세스의 실시예의 흐름도이다.
도 4는 적층된 중공 채널 회로가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다.
도 5는 적층된 중공 채널 회로가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다.
이하에서 설명되는 실시예들의 일부 또는 전부를 도시하는 도면의 설명 뿐만 아니라, 여기서 제시되는 발명적 개념의 구현 또는 다른 잠재적 실시예의 논의를 포함한 소정의 상세사항과 구현의 설명이 후속될 것이다.
여기서 설명되는 바와 같이, 회로 컴포넌트들에 대한 증가된 밀도는 3차원 적층에 의해 달성될 수 있다. 더 구체적으로는, 3차원 적층된 회로 디바이스는, 고농도로 도핑된 중공 채널 및 도전성 정지층에 의해 전기적으로 접속되는 회로 요소들의 복수의 데크(deck)를 포함한다. 중공 채널 및 정지층은 복수의 데크의 적층을 가능케한다. 각각의 데크는 복수 단들의 회로 요소들을 포함하여, 회로 요소들의 적층(예를 들어, 수직 적층)을 허용한다. 소스 도전체에 직접 인접한 제1 데크는, 회로 요소들의 활성을 구동하는 소스 도전체에 전기적으로 결합된 고농도로 도핑된 중공 채널을 포함한다. 각각의 데크의 고농도로 도핑된 중공 채널은 데크의 한 단으로부터 데크의 또 다른 단으로 연장된다(예를 들어, 수직 적층에서는 상부로부터 하부로, 수평 적층/로우에서는 한 측으로부터 다른 측으로). 각각의 데크 사이에는 하나의 데크의 중공 채널을 그에 인접하나의 데크의 중공 채널에 상호접속하는 도전성 정지층이 있다. 따라서, 모든 데크의 모든 중공 채널은 소스 도전체에 전기적으로 결합된다.
한 실시예에서, 회로 요소들은 NAND 메모리 셀이다. 따라서, 회로 디바이스는 3차원(3D) 메모리 디바이스이다. 한 실시예에서, 중공 채널은 각각의 데크의 복수 단들을 통해 직선 기둥(straight pillar)을 생성함으로써 구축된다. 직선 기둥을 생성하는데 있어서 전통적으로 이용되는 화학반응은 직선 기둥 프로파일과 에칭의 균일한 정지(즉, 모든 기둥이 동일한 깊이를 가짐)에 의해 기둥이 얼마나 깊을 수 있는지(예를 들어, 얼마나 많은 단들이 관통 에칭될 수 있는지)에 관해 제약을 가진다. 예를 들어, 많은 단들(예를 들어, 36개의 단)의 워드라인들이 함께 적층된 경우, 극히 높은 종횡비를 보일 것이고, 이것은 원하는 처리를 달성하기 위한 현재의 기술들의 능력을 제한한다. 여기서 설명되는 바와 같이, 한 번에 각각의 데크에서 별개의 기둥이 생성되면서, 복수의 데크가 별개로 생성될 수 있다. 따라서, 한 번에 에칭될 필요가 있는 단들의 수는 제한되지만, 단들의 전체 수는, 복수의 데크가 적층될 수 있기 때문에, 전통적인 기술에 의한 것보다 클 수 있다.
회로 요소들의 단들의 복수의 데크들을 적층하기 위해, 회로는 도전성 정지층을 필요로 할 것임을 이해할 것이다. 도전성 정지층은, 상위 데크(들)을 제1 데크 아래의 소스 도전체에 전기적으로 결합하는데 필요한 도전성을 제공한다. 도전성이기 위해, 정지층은 금속 합금 또는 고농도로 도핑된 재료일 수 있다. 그러나, 고도로 도전성의 정지층을 이용하는 것은 중공 채널로의 캐리어의 확산을 야기할 수 있다는 것을 이해할 것이다. 전통적인 공통 채널로의 전기적 캐리어의 확산은 중공 채널의 성능 프로파일에서 불규칙성 증가를 초래할 것이다. 중공 채널을 고농도 도핑함으로써, 도전성 정지층으로부터의 캐리어의 확산은 중공 채널의 성능 프로파일에 부정적 영향을 미치지 않을 것이다.
중공 채널의 고농도 도핑은 스트링 전류(string current)를 현저히 증가시키고 소스-드레인 기울기 차이(경사 difference)를 최소화할 것이다. 따라서, 고농도 도핑은 상이한 회로 요소들의 성능 또는 동작에서의 차이를 최소화할 수 있다. 그러나, 고농도 도핑은, 특히, 데크가 많은 회로 요소들을 가질 때, 회로 요소들에서의 턴오프 거동의 제어를 제한할 수 있다. 한 실시예에서, 고농도로 도핑된 중공 채널은 얇게 유지된다. 채널의 두께를 최소화하는 것은 회로 요소들의 제어되는 턴오프 거동을 더 많이 허용할 수 있다. 예를 들어, 채널은 특정한 회로 요소의 회로 아키텍쳐에 대한 완전 공핍된 층의 공간 전하 영역 폭에 의해 두께가 제한될 수 있다. 한 실시예에서, 채널 두께는 기둥 반경 또는 폭보다 훨씬 작도록 제약될 수 있다. 예를 들어, 채널 두께는 전체 채널의 폭 또는 기둥 폭의 1/5 이하일 수 있다(폭은 중공 채널의 단면으로부터 볼 때 의 채널을 가로지른 측정치임). 더 얇은 채널은 디바이스-대-디바이스 균일성을 향상시킬 수 있다. 한 실시예에서, 산화의 이용은 채널의 두께를 조절할 수 있고, 나아가, 회로 요소들의 오프 전류 성능을 향상시킬 수 있다.
이하의 설명은 첨부된 도면들을 참조한다. 도면들은 요소들 또는 컴포넌트들을 반드시 축적비율대로 그린 것은 아님을 이해할 것이다. 소정의 요소들은 예시와 논의의 목적을 위해 의도적으로 비율에 맞지 않게 그려졌다. 특정한 예는, 하나의 데크가 다른 데크의 상부에 놓인, 데크들의 수직 적층을 참조한다는 점을 역시 이해할 것이다. 한 실시예에서, 회로는 수평으로 구성될 수 있다.
도 1은 중공 채널(hollow channel)을 갖는 적층된 회로의 실시예의 블록도이다. 시스템(100)은 회로 요소들의 복수의 데크를 이용하는 전자 회로 디바이스를 나타낸다. 모든 회로 요소를 단일의 스택에서 처리하고 모든 회로 요소를 작동하는 채널을 생성하려고 시도하는 것 대신에, 시스템(100)은, 회로 요소들의 복수의 데크들과 함께, 층들로 처리된다.
기판(110)은, 전자 회로가 처리되는 기판 또는 반도체 플랫폼을 나타낸다. 시스템(100)은 전자 회로의 단면을 나타내며, 전형적으로 많은 이러한 회로들이 반도체 웨이퍼 상에서 동시에 처리될 것임을 이해할 것이다. 처리는 기판(110) 상에 소스 도전체(112)를 생성(예를 들어, 퇴적)한다. 소스 도전체(112)는 시스템(100)의 회로 요소들의 회로 동작을 활성화 또는 제어할 수 있다. 소스 도전체(112)는, 금속 재료(예를 들어, 규화 텅스텐(WSix)) 또는 많은 고이동도 캐리어를 갖는 기타의 재료 등의, 고도전성인 재료이다. 기능 회로에 대한 모든 회로 요소들이 시스템(100)에 예시된 것은 아님을 이해할 것이다.
절연체(114)(요소 114-A 및 114-B)는 소스(112)와 제1 데크, 즉, 데크(120) 사이에 장벽(barrier)을 제공할 수 있다. 데크(120)는 회로 요소(122)(요소 122-A 및 122-B)를 포함한다. 회로 요소(122)들은 데크(120) 내의 단들에서 생성된다. 따라서, 복수의 회로 요소(122)들은 데크(120) 내에서 서로 인접하게 수직으로 적층된다. 데크(120)는 수 개의 회로 요소(122)로부터 30개보다 많은 회로 요소(예를 들어, 36 또는 38개의 메모리 셀)를 포함할 수 있다. 중공 채널(124)은 데크(120)의 전체 높이/길이를 소스(112)까지 연장하므로, 소스(112)로부터 회로 요소들(122)까지의 전기 전도성을 제공한다.
데크(140)는 시스템(100)의 제2 데크이며 데크(120)에 인접하게 구축 또는 처리된다. 데크(140)는 회로 요소(142)(요소 142-A 및 142-B)를 포함한다. 복수 단들의 회로 요소들(122 및 142)이 단계들 또는 층들로 처리될 수 있다는 것을 이해할 것이다. 따라서, 원하는 단들의 수는 얼마나 많은 처리의 층들이 수행될 수 있는지를 결정할 수 있다. 한 실시예에서, 회로 요소들(122 및 142) 각각은, 그들 각각의 데크 내에서 회로 요소들의 단들로서 수직으로 적층된다. 한 실시예에서, 회로 요소(142)를 생성하는 처리는 회로 요소(122)를 생성하는 처리와 동일하지만, 소정의 데크 처리 동작들에 의해 분리된 상이하나의 데크에서 수행된다.
한 실시예에서, 처리는 데크(120) 상에 절연체(126)(요소 126-A 및 126-B)를 생성하여 데크(140)가 처리될 수 있는 분리자(separator)를 제공한다. 정지층(130)은 중공 채널(124)의 끝에서 처리되고, 데크(120)의 중공 채널(124) 및 그에 따라 소스(112)까지의 데크(140)의 중공 채널(144)의 전기 접속을 허용한다.
절연체(126)는 정지층(130)을 둘러싸는 단일의 절연체 층일 수 있다는 것을 이해할 것이다. 유사하게, 중공 채널(124 및 144)은 각각 회로 요소들(122 및 142)에 의해 둘러싸일 수 있다. 따라서, 'A' 및 'B' 요소들의 지정은, 중공 채널을 통한 단면으로부터 보았을 때의 회로의 상이한 측들을 나타내기 위한 예시적 목적을 위한 것일 뿐이다.
한 실시예에서, 중공 채널(124 및 144)은, 재료 내의 깊고, 좁은 홀(hole) 또는 기둥(pillar)으로서 생성된다. 소스(112)가 금속층일 때, 처리는, 중공 채널(124)을 생성할 수 있는 균일한 속성을 갖는 양호한 기둥을 생성하는 에칭 프로세스를 포함할 수 있다는 것을 이해할 것이다. 데크(120) 상에 데크(140)를 구축할 수 있기 위해, 정지층도 역시, 에칭 프로세스에 대한 결정성 정지(deterministic stopping)를 허용하는 고도전성인 재료 또는 금속 재료일 수 있다. 따라서, 중공 채널은, 데크(140) 내에 역시 있는 (구체적으로 도시되지 않은) 다른 기둥들과 마찬가지로, 균일한 두께와 속성을 수반하며 결정론적으로 생성될 수 있다. 한 실시예에서, 절연체(126)는, 별개의 단들의 회로 요소들에 필요한 두께에 비해 비교적 두껍게 형성된다. 절연체(126)의 두께는 2단계 에칭 프로세스의 이용을 허용하여(더 많은 상세사항을 위해 도 2g 참조) 더욱 균일한 중공 채널 속성을 데크(140)에 제공한다.
중공 채널(124 및 144)은 고농도 도핑되므로, 비교적 높은 캐리어 이동도를 가진다. 중공 채널의 고농도로 도핑된 성질은 정지층(130)으로부터의 캐리어 확산의 문제를 제거한다. 한 실시예에서, 중공 채널(124 및 144)은, 절연체를 둘러싸는 얇은 도전체 영역을 포함한다(더 많은 구체적인 상세사항을 위해 도 2a-2i를 참조). 얇은 중공 채널 도전체는 고농도로 도핑된 캐리어의 그레인 크기(grain size)를 제약할 수 있고, 이것은 또한, 캐리어 확산의 영향을 감소시킬 수 있다.
시스템(100)은 2개의 데크, 데크(120) 및 데크(140)를 명시적으로 나타낸다. 상이하나의 데크들에서의 요소들의 분리 뿐만 아니라, 데크들을 접속하는 정지층과 중공 채널의 높은 전도성은 이론적으로 임의 개수의 데크가 시스템(100)에서 적층되는 것을 허용한다는 것을 이해할 것이다. 한 실시예에서, 수직 적층의 개수는 이론적으로 무제한이어서, 반도체 다이 면적의 훨씬 더 효율적인 이용을 허용한다. 따라서, 시스템(100) 내의 회로 요소들의 총 개수는, 적층에 기초하여, 해당 면적이 전통적으로 허용하는 것보다, 2배, 3배, 또는 그 이상일 수 있다. 상기 예를 참조하면, 전통적인 회로 처리는, 시스템(100)에 의해 이용되는 면적 상에서 36개의 단의 메모리 셀들의 이용을 허용할 수 있다. 그러나, 시스템(100)은, 동일한 면적 상에서 72, 108, 또는 훨씬 더 많은 단들의 이용을 허용할 수 있다. 따라서, 회로 요소들의 단들의 수에 관한 제한은, 처리 그 자체에 관한 전통적인 제한이 아니라, 추가 데크를 처리하는 비용일 수 있다.
따라서, 처리는, 데크(140)에 직접 인접한 (절연체(126)와 유사한) 또 다른 절연체 층과 (정지층(130)과 유사한) 또 다른 정지층을 생성할 수 있다. 제2 정지층은 중공 채널(144)에 인접하고 제3 데크의 중공 채널이 소스(112)에 전기적으로 결합되는 것을 허용할 것이다. 따라서, 한 실시예에서, 시스템(100)은, 정지층과 그 아래에 수직으로 놓인 중공 채널을 통해, 소스(112)에 결합된 회로 요소들의 제3 데크를 포함할 수 있다.
도 2a 내지 도 2i는 적층된 회로의 실시예의 블록도이다. 예시의 목적을 위해, 도 2a 내지 도 2i는, 각각의 데크가 복수 단들의 메모리 셀들을 갖는, 3차원 적층된 메모리 디바이스를 나타낸다. 구체적으로는, 도 2a 내지 도 2i의 예는, 하나의 데크가 다른 데크의 상부에서 처리되고, 각각의 데크는 복수의 수직 단들의 메모리 셀들을 포함하는, 수직으로 적층된 메모리 디바이스의 한 예시적 실시예를 제공한다. 한 실시예에서, 이러한 처리는, 반도체 기판이나 웨이퍼로부터 바깥으로 적층되는 디바이스를 제외하고는, "수평적" 방식으로 발생할 수 있다. 따라서, 한 실시예에서, "수직" 적층이란, 디바이스들이 처리되고 및/또는 동작을 위해 배치되는 반도체 기판으로부터 회로 요소들을 바깥으로 또는 위로 및 멀리 연장시키는 임의의 처리를 말할 수 있다. 이러한 처리는, 디바이스들이 접속되는 반도체 기판의 평면에서 감소된 면적을 허용하면서, 반도체 기판으로부터 바깥으로 적층되는 디바이스들의 수를 증가시킨다.
도 2a는, 소스(222) 위에서 복수 단들 또는 셀들(232)이 처리된 회로 상태(202)를 나타낸다. 절연체(224)는, 한 단의 셀들(232)을 다른 단으로부터 격리하는 단 간 절연체(inter tier insulator)이다. 절연체(224)는, 예를 들어, 산화물-기반의 절연체 재료일 수 있다. 한 실시예에서, 회로는, 절연체(224)의 층 위로서 셀들(232)의 단들 아래에서 처리된 선택 게이트(select gate, 226)를 포함한다. 선택 게이트(226)는 셀(232)를 활성화하는데 이용될 수 있다. 절연체(234)는, 셀(232) 위에서의 추가 처리를 허용하는 마스크 절연체 또는 다른 절연체일 수 있다. 각각의 셀(232)뿐만 아니라 선택 게이트(226)는, 상태(202)에 앞서 발생하는 각각의 단 또는 층에 대한 하나 이상의 처리 동작에 의해 생성될 수 있다.
한 실시예에서, 기둥(240)은, 절연체(124)의 라이너(liner)를 제거하고 소스(222)를 노출시키는 펀치 에칭(punch etch)에 의해 생성된다. 소스(222)는 반도체 기판 상의 소스 도전체 층이다. 한 실시예에서, 기둥(240)은 에칭의 이용과 기둥(240)의 벽 또는 측면을 따른 라이너의 생성에 의해 생성된다(라이너는 구체적으로 예시되어 있지 않다). 라이너는 중공 채널 기둥의 추가 처리에 앞서 제거될 수 있다.
도 2b는, 처리가 중공 채널 도전체를 생성하는, 회로 상태(204)를 나타낸다. 한 실시예에서, 처리는 회로 위에 폴리(poly)(250)를 퇴적한다. 한 실시예에서, 폴리(250)는 고농도의 인시츄 도핑(insitu doping)으로 얇게 유지된다. 폴리(250)는, 폴리실리콘 등의 다결정 재료이다. 폴리-Si 는 많은 결함을 야기하는 많은 그레인을 야기하는 경향이 있다. 입자성(graininess)은 전통적으로 셀(232)의 성능에서 상당한 양의 변화를 야기한다. 고농도로 도핑된 폴리(250)의 두께를 감소시킴으로써, 처리는 채널 길이에 비해 그레인 크기를 제약할 수 있다.
폴리 채널의 두께를 제한하는 것은, 이것이 채널의 두께를 넘어 성장할 수 없다고 가정하면, 그레인 크기를 제약할 수 있다는 것을 이해할 것이다. 폴리(250)를 얇게 유지하는 것은 더 작은 그레인 크기를 생성할 수 있어서, 균일한 재료와 더 양호한 성능을 야기한다. 회로 위의 폴리의 층으로 예시된 바와 같이, 폴리(250)는 또한 회로 상에 형성될 것이라는 것을 이해할 것이다.
도 2c는, 처리가 중공 채널을 절연체로 채우는, 회로 상태(206)를 나타낸다. 한 실시예에서, 처리는, 중공 채널 내부를 포함한, 폴리(250) 상에서 산화물(252)을 성장시킨다. 산화물(252)은 중공 채널의 성능 특성에 도움을 줄 수 있다. 폴리(250) 상에서 중공 채널 내부의 산화물 형성 외에도, 산화물은 회로 상에 퇴적되는 폴리 상에 형성될 것이라는 것을 이해할 것이다. 채널을 채운 후에, 처리는, 예를 들어, CMP(화학적-기계적 폴리싱)에 의해, 산화물과 폴리층을 제거하는 동작을 포함할 수 있다. 따라서, 상태(206)는, 절연체(234)(예를 들어, 질화물의 층)이 회로 위에 있는, 기둥(240) 내의 완료된 채널을 나타낸다.
여기서 설명되는 채널이란 "중공 채널"을 말한다. 한 실시예에서, 처리는 중공 채널을 산화물(252) 또는 다른 절연체로 채운다. 기둥은, 여전히, 이러한 처리 이후의 중공 채널로서 고려될 수 있다. 채널 그 자체는 얇은 층의 도전체 재료, 폴리(250)이다. 산화물은, 도전성이 아니므로, 기술적으로 채널의 일부가 아니다. 따라서, 산화물의 층을 둘러싸는 벽 상에 얇은 층의 폴리 도전체를 갖는 기둥이 "중공 채널"로서 간주된다.
중공 채널은, 채널 절연체를 둘러싸는 고농도로 도핑된 폴리 재료를 포함할 수 있고, 여기서, 채널 도전체(폴리 250)는 셀(232)에 인접한다. 따라서, 폴리(250)를 통해 도통된 신호는 셀(232) 내에 전하를 유도할 수 있다. 중공 채널 폴리(250)는 전체 회로를 통해 소스(222)까지 연장된다.
도 2d는, 처리가 정지층을 위해 회로를 준비시키는, 회로 상태(208)를 나타낸다. 한 실시예에서, 처리는 도전성 채널의 오목화(recessing)와 라운딩(rounding)을 야기한다. 한 실시예에서, 처리는, 정지층 내의 채움을 허용하는 채널의 일부의 오목화와 절연체(234)의 대응하는 코너의 라운딩을 위해 습식 에칭과 건식 에칭의 조합을 포함한다. 한 실시예에서, 오목화와 라운딩은 추가 처리에 의해 더욱 조절된다. 예를 들어, 처리는 산화질화물을 경사 농도로 퇴적하여 오목부 폭(recess width)과 라운딩 프로파일을 조절할 수 있다. 경사 농도는 절연체(234)에서 이온(예를 들어, N+ 이온)의 감소를 야기할 수 있다.
도 2e는, 처리가 정지층을 생성하는, 회로 상태(210)를 나타낸다. 정지층(254)은 금속 재료 또는 다른 고도전성인 재료일 수 있다. 한 실시예에서, 정지층(254)은 펀치 에칭 프로세스에 대한 양호한 정지를 허용하는 화학적 속성을 가진다. 예를 들어, 정지층(254)은, 기둥이 접속할 또 다른 채널에 대한 정지층(254)을 노출하도로 보장하는데 이용되는 기둥의 깊이를 증가시키는데 이용되는 에칭제와 반응하지 않는 재료일 수 있다. 정지층(254)은, 인접하나의 데크들 사이에서, 특히, 2개의 인접하나의 데크들의 중공 채널들 사이에서 생성된다. 한 실시예에서, 각각의 데크는, 셀들의 수직 적층을 가질 뿐만 아니라, 서로 수평으로 분리된 다수의 셀을 가질 수 있다는 것을 이해할 것이다. 한 실시예에서, 정지층(254)을 처리하는 것은, WSix를 퇴적하고 회로를 폴리싱하는 것을 포함한다(여기서, 폴리싱은 절연체(234)의 일부를 제거할 가능성이 높다는 것을 이해할 것이다).
도 2f는, 처리가 정지층(254) 내로의 이온 주입(ion implant)을 수행하는, 회로 상태(212)를 나타낸다. 한 실시예에서, 채널과의 오옴 접촉을 형성해 전기적 연속성을 제공하기 위해 정지층(254)에는 정극성 이온들이 주입되어야 한다. 도시된 바와 같이, 정지층 내로의 도펀트로서 N+ 주입이 이용될 수 있다. 절연체(234)는, 이온 주입에서 역전될 수 있는, 도 2e에서와 같이 도입된 경사를 가질 수 있다는 것을 이해할 것이다. 따라서, 상태(210)에서 생성된 경사의 양은, 상태(212)에서 예상되는 도펀트 주입량의 역(reverse)에 대응한다. 한 실시예에서, 정지층(254)의 금속 성질은, 금속을 주입 챔버(implant chamber)에 노출시키는 것을 피하기 위해 정지층 상에 얇은 산화물층을 요구할 수 있다. 따라서, (단 간 절연체(224)와 동일하거나 유사할 수 있는) 캡층(262)은 상태(212)의 경우 절연체(234) 및 정지층(254)을 덮는 것으로 도시되어 있다.
도 2g는, 또 다른 데크가 (수직 구현에서 가장 아래의 데크일 수 있는) 제1 데크 상에 구축되어 있는 회로 상태(214)를 나타낸다. 상태(212)에서 나타낸 회로는 소스 도전체(222)에 가장 가까운 회로의 층 또는 데크를 나타낸다. 단 간 절연체(264), 셀들(272)의 단들, 절연체(274), 및 기둥들(242 및 244)을 생성하기 위해, 유사하거나 동일한 처리 동작들이 수행될 수 있다. 한 실시예에서, 데크들 사이의 절연체(264)는 버퍼 산화물이고, 다른 층들의 절연체보가 상당히 더 두껍다. 두꺼운 버퍼 산화물 절연체를 형성하는 것은 기둥의 더 양호한 처리를 허용할 수 있다.
기둥(242)은 정지층(254) 아래까지 도달하는 반면 기둥(244)은 더 얕은 깊이에서 정지하여, 기둥 깊이들 간에 차이(246)를 보이고 있는 것으로 예시되어 있는 것을 관찰할 수 있다. 절연체(264)의 두께는, 다른 것들은 완전히 도달하여 아래의 데크의 정지층을 노출시킬 수 있겠지만, 모든 기둥이 절연체 내로의 어느 정도의 에칭을 가져야 하는 것을 보장하도록 선택될 수 있다. 한 실시예에서, 처리는 2 단계 펀치 에칭을 수행하여 균일한 깊이의 기둥들을 달성한다. 상태(214)는 셀들(272)의 단들을 통한 비선택적 에칭을 나타낼 수 있다.
도 2h는, 처리가 균일한 기둥들을 제공하는, 회로 상태(216)를 나타낸다. 상태(216)는 균일한 기둥(248)을 생성하는 선택적 에칭(예를 들어, 고도로 선택적인 산화물 에칭)을 나타낼 수 있다. 한 실시예에서, 처리는 정지층(254)에서 신호를 검출하는 엔드포인트(endpoint)를 이용하고, 상태(214)의 에칭을 정지한다. 그러면, 처리는 화학반응을 전환하여 정지층(254) 상에서 매우 매끈하게(cleanly) 정지할 수 있고, 정지층까지 아직 에칭되지 않은 기둥들이 에에 도달하는 것을 허용한다.
도 2i는, 처리가 상위 데크의 중공 채널을 생성하는, 회로 상태(218)를 나타낸다. 제2 데크에서는 셀(272)로서 라벨링되어 있지만, 셀(272)은 본질적으로 셀(232)과 동일하다는 것을 이해할 것이다. 이들은 동일한 처리에 의해 형성될 수 있으므로 완료시에 동일한 특성 거동을 가질 수 있다. 이들은 어느 컴포넌트가 어느 데크에서 형성되는지를 식별하기 위한 목적으로 상이하게 라벨링되었을 뿐이다. 절연체들(264 및 224)과 절연체들(274 및 234)에 대해서는 마찬가지다.
한 실시예에서, 처리는 또한, 중공 채널을 절연하는 산화물(282)과 채널 도전체로서의 폴리(280)를 갖는 중공 채널을 형성한다. 제2 데크의 중공 채널은 제1 데크의 중공 채널과 사실상 동일하지만, 제2 중공 채널은 한 끝에서 정지층(254)에 직접 결합되고, 제1 중공 채널은 한 끝에서 정지층(254)에 및 다른 끝에서 소스(222)에 직접 결합된다. 폴리(280)는 고농도 도핑되기 때문에, 절연체(264)를 두껍게 형성하는 것은, 소스(222)와 셀(272) 사이에서 전기 접속을 형성하는 제2 중공 채널의 능력에 영향을 미치지 않을 것임을 이해할 것이다.
2개의 데크가 도시되어 있지만, 예시된 2개의 데크 상에 더 많은 데크를 생성하기 위해 동일한 기술이 적용될 수 있다는 것을 이해할 것이다. 한 실시예에서, 선택 게이트(226)는, 게이트 위에 수직으로 적층된 모든 단들의 셀들(셀들(232 및 272) 모두)에 대한 선택 게이트이다. 한 실시예에서, 선택 게이트(226)는 제1 데크의 일부로서 간주되지만, 역시 제1 데크 "아래"인 것으로 간주될 수도 있다. 선택 게이트가 제1 데크의 아래인 것으로 간주되는 경우, 제1 중공 채널은 전체의 제1 데크를 통해 소스 도전체와 전기적 접촉을 이룰때까지 제1 데크의 아래까지 연장될 것이라는 것을 이해할 것이다.
한 실시예에서, 회로의 처리의 일부는, 디바이스의 층들을 함께 가열 또는 어닐링하여 더 양호한 접촉을 형성하는 것을 포함한다. 예를 들어, 처리는, 폴리(280)의 퇴적 이후의 어닐링 동작을 포함하여, 폴리(280)와 정지층(254) 사이의 접속에서 더 낮은 저항을 생성할 수 있다. 전통적인 방법에서, 채널 도전체는 고농도 도핑되지 않고, 채널에 대한 정지층을 어닐링하는 것은, 회로 디바이스에서의 불균일한 성능을 야기하는 도전성 경사를 야기할 것이다. 폴리(280)는 고농도 도핑되기 때문에, 정지층(254)으로부터 중공 채널로의 확산은 디바이스 성능에 부정적인 영향을 미치지 않는다.
도 3은 적층된 중공 채널 회로를 생성하기 위한 프로세스의 실시예의 흐름도이다. 프로세스(300)는 도 2a 내지 도 2i의 회로와 회로 상태들을 생성하는 프로세스의 한 예일 수 있다. 프로세스(300)는 제조사의 처리 장비에 의해 실행될 수 있다. 제조사는 처리 장비를 구성하고 일련의 처리 단계들 또는 동작을 반도체 웨이퍼 상에서 수행하여 전자 회로를 생성한다. 처리 장비는, 임의의 유형의 재료 처리 동작들(퇴적, CMP, 에칭, 이온 주입, 어닐링 등)을 수행하는 툴을 포함할 수 있다. 이러한 처리 장비는, 처리를 수행하는 컴퓨터 장비와 기계적 및 전기적 툴을 포함한다. 처리 장비는, 처리를 제어하는 하드웨어 로직 및/또는 소프트웨어/펌웨어 로직을 포함할 수 있는, 하나 이상의 처리 동작 제어부에 의해 제어된다. 장비는 소정의 순서로 소정의 동작을 수행하도록 프로그램되거나 구성될 수 있다. 집합적으로 장비와 처리 또는 구성은 처리 시스템이라 부를 수 있다. 프로세스(300)의 목적을 위해, 동작들은, 간접적으로 제조사 및 제조사에 의해 이용되는 처리 시스템을 말하는, "처리"에 의해 수행되는 것으로 설명된다.
처리는, 실리콘 웨이퍼 등의, 반도체 기판 상에 소스 영역을 생성한다(302). 전자 회로는 소스 상에서 제조될 것이다. 소스는, 회로 요소들에서 전기적 활성을 생성하도록 작동될 수 있는 도전체이다. 한 실시예에서, 처리는 소스 위에 버퍼 산화물을 퇴적한다(304). 버퍼 산화물은 절연체이다. 처리는 전자 회로에 대한 선택 게이트를 생성한다(306). 한 실시예에서, 선택 게이트는 그 위에 수직으로 적층된 모든 회로 요소들에 대한 게이트이다.
처리는 회로 요소들의 단들의 데크를 생성한다(308). 한 실시예에서, 처리는 셀들 또는 다른 회로 요소들의 층들 또는 단들을 퇴적한다(310). 회로 요소들의 단들은 서로 수직으로 적층되어 생성되고, 복수 사이클의 동작들로 처리되며, 여기서 재료는 선택적으로 퇴적되고 제거되어, 메모리 셀 등의 원하는 회로 요소를 생성할 수 있다. 회로 요소들의 단들은 단 간 절연체로서의 산화물 재료에 의해 분리될 수 있다. 처리는 또한, 질화물 재료 등의 절연체를, 하드 마스크 절연체로서 데크 상에 퇴적할 수 있다. 한 실시예에서, 처리는 펀치 에칭을 수행하여 채널에 대한 기둥을 생성하고, 기둥은 도전체 층을 셀들의 데크 아래에 노출시킨다(312). 제1 데크의 경우, 노출된 도전체는 소스 도전체이다. 다른 데크의 경우, 소스 도전체는 바로 아래의 데크의 정지층으로서 간주될 수 있다. 한 실시예에서, 펀치 에칭은 2부분 에칭 프로세스로서 수행되며, 여기서, 제1 에칭은 일부의 재료를 제거하고, 제2 에칭은 도전체 상에서 매끈하게 정지한다.
처리는, 얇은 고농도로 도핑된 다결정 재료를 퇴적하여 고농도로 도핑된 중공 도전성 채널을 생성한다(314). 폴리 재료는, 고농도로 도핑된 채널과 회로 요소들 사이의 터널 산화물로서의 얇은 층의 산화물로 기둥에서 퇴적될 수 있다. 한 실시예에서, 처리는 중공 채널을 절연체로서의 산화물로 채운다(316). 처리는 CMP 등에 의해 산화물과 폴리층을 제거할 수 있다(318). 한 실시예에서, 처리 시스템은 이제 막 처리된 셀 층들의 데크가 마지막 층인지를 판정한다(320). 예를 들어, 처리 시스템은 소정 개수의 데크를 생성하도록 구성될 수 있고, 처리 시스템은 얼마나 많은 데크가 생성되었는지를 추적한다. 한 실시예에서, 처리 시스템은 입력이 동일한 웨이퍼(들) 상에서 추가 처리를 수행하여 추가의 데크를 생성할지의 여부를 제어하는 것을 허용한다. 이제 막 마감된 데크가 최상부 데크이면, 322에서 YES로 분기하여, 처리는 마감 처리로 전자 디바이스를 마감한다(336).
이제 막 처리된 데크가 마지막 데크가 아니면, 322에서 NO로 분기하여, 처리는 이제 막 처리된 데크 상에 또 다른 데크를 생성한다. 데크들은 도전성 정지층에 의해 상호접속된다. 한 실시예에서, 처리는, 이전에 마감된 데크에서 생성된 중공 채널의 일부를 에칭 또는 제거 처리하는 등에 의해 정지층 오목부를 생성한다(324). 한 실시예에서, 처리는 정지층에 대한 오목부 깊이 및/또는 폭 및/또는 라운딩 프로파일을 조절한다(326). 이러한 조절은, 정지층을 생성하고 원하는 정지층 프로파일을 획득하는데 이용될 처리에 대비하도록 오목부를 개선할 수 있다.
처리는 오목부 내에 도전성 정지층을 퇴적할 수 있다(328). 퇴적되는 재료에는, 정지층 재료에 N+ 도펀트 이온을 주입함으로써 더 양호한 성능 프로파일이 제공될 수 있다. 따라서, 한 실시예에서, 처리는 얇은 산화물층을 생성하여 정지층 재료가 주입 챔버쪽으로 향하도록 노출시키는 것을 방지하고(330), 정지층 내에 N+ 도펀트 이온을 주입한다(332). 이러한 주입은 또한 당연히 절연체(예를 들어, 데크를 덮는 절연체) 내로 주입될 것이고, 그에 따라 처리는 절연체 내에 추가적으로 경사 프로파일을 생성하여 이온 주입을 보상할 수 있다. 이온 주입은 정지층에서 역시 경사를 생성할 수 있고, 이것은 어닐링 동작 동안에 정지층을 통해 정규화(normalize)될 수 있다. 한 실시예에서, 처리는 두꺼운 버퍼 산화물을 절연체와 정지층 상에 퇴적하여 셀들 또는 회로 요소들의 단들을 준비한다(334). 두꺼운 버퍼 산화물은 에칭 버퍼 절연체로서 퇴적될 수 있다. 그 다음, 다른 데크를 생성하기 위해 단들의 셀을 퇴적하고(308), 유사한 처리를 수행함으로써 처리는 계속될 수 있다.
도 4는 적층된 중공 채널 회로가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다. 시스템(400)은 여기서 설명되는 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내며, 랩탑 컴퓨터, 데스크탑 컴퓨터, 서버, 게이밍 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 또는 기타의 전자 디바이스일 수 있다. 시스템(400)은, 시스템(400)에게, 처리, 동작 관리, 및 명령어의 실행을 제공하는 프로세서(420)를 포함한다. 프로세서(420)는, 임의 유형의 마이크로프로세서, 중앙 처리 유닛(CPU), 처리 코어, 또는 시스템(400)에게 처리를 제공하는 기타의 처리 하드웨어를 포함할 수 있다. 프로세서(420)는 시스템(400)의 전체 동작을 제어하며, 하나 이상의 프로그램가능한 범용 또는 특별목적 마이크로프로세서, 디지털 신호 프로세서(DSP), 프로그램가능한 제어기, 주문형 집적 회로(ASIC), 프로그램가능한 로직 디바이스(PLD) 등, 또는 이러한 디바이스들의 조합이거나 이들을 포함할 수 있다.
메모리 서브시스템(430)은 시스템(400)의 주 메모리를 나타내며, 프로세서(420)에 의해 실행되는 코드, 또는 루틴을 실행하는데 이용되는 값들을 위한 임시 스토리지를 제공한다. 메모리 서브시스템(430)은, 판독전용 메모리(ROM), 플래시 메모리, 하나 이상의 변종의 랜덤 액세스 메모리(RAM), 또는 기타의 메모리 디바이스, 또는 이러한 디바이스들의 조합 등의, 하나 이상의 메모리 디바이스를 포함할 수 있다. 메모리 서브시스템(430)은, 특히, 운영 체제(OS)(436)를 저장 및 호스팅하여 시스템(400)에서의 명령어의 실행을 위한 소프트웨어 플랫폼을 제공한다. 추가적으로, 다른 명령어(438)가 저장되고 메모리 서브시스템(430)으로부터 실행되어 시스템(400)의 로직 및 처리를 제공한다. OS(436)와 명령어(438)는 프로세서(420)에 의해 실행된다. 메모리 서브시스템(430)은, 데이터, 명령어, 프로그램, 또는 기타의 항목을 저장하는 메모리 디바이스(432)를 포함한다. 한 실시예에서, 메모리 서브시스템은, 명령을 생성하여 메모리 디바이스(432)에 하달하는 메모리 제어기인, 메모리 제어기(434)를 포함한다. 메모리 제어기(434)는 프로세서(420)의 물리적 부분일 수 있다는 것을 이해할 것이다.
프로세서(420)와 메모리 서브시스템(430)은 버스/버스 시스템(410)에 결합된다. 버스(410)는, 적절한 브릿지, 어댑터, 및/또는 제어기에 의해 접속된, 임의의 하나 이상의 별개의 물리적 버스, 통신 라인/인터페이스, 및/또는 포인트-투-포인트 접속을 나타내는 추상화이다. 따라서, 버스(410)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 (흔히 "FireWire"라 불리는) IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스중 하나 이상을 포함할 수 있다. 버스(410) 중의 버스들은 또한, 네트워크 인터페이스(450) 내의 인터페이스들에 대응할 수 있다.
시스템(400)은 또한, 버스(410)에 결합된, 하나 이상의 입력/출력(I/O) 인터페이스(들)(440), 네트워크 인터페이스(450), 하나 이상의 내부 대용량 스토리지 디바이스(들)(460), 및 주변장치 인터페이스(470)를 포함한다. I/O 인터페이스(440)는, 사용자가 시스템(400)과 상호작용하기 위한 하나 이상의 인터페이스 컴포넌트(예를 들어, 비디오, 오디오, 및/또는 영숫자 인터페이싱)를 포함할 수 있다. 네트워크 인터페이스(450)는, 하나 이상의 네트워크를 통해 원격 디바이스(예를 들어, 서버, 다른 컴퓨팅 디바이스)와 통신하는 능력을 시스템(400)에 제공한다. 네트워크 인터페이스(450)는, Ethernet 어댑터, 무선 상호접속 컴포넌트, USB(universal serial bus), 또는 기타의 유선 또는 무선 표준-기반의 또는 전용 인터페이스를 포함할 수 있다.
스토리지(460)는, 하나 이상의 자기, 고체 상태, 또는 광학 기반의 디스크, 또는 이들의 조합 등의, 비휘발성 방식으로 많은 양의 데이터를 저장하기 위한 임의의 종래의 매체이거나 이를 포함할 수 있다. 스토리지(460)는 코드 또는 명령어 및 데이터(462)를 지속적 상태로 보유한다(즉, 시스템(400)으로의 전력의 중단시에도 값이 유지된다). 스토리지(460)는 일반적으로 "메모리"인 것으로 간주될 수 있지만, 메모리(430)는 프로세서(420)에 명령어를 제공하는 실행 또는 운영 메모리이다. 스토리지(460)는 비휘발성인 반면, 메모리(430)는 휘발성 메모리를 포함할 수 있다(즉, 데이터의 값 또는 상태는 시스템(400)으로의 전력이 중단되면 불확정적이다).
주변장치 인터페이스(470)는 상기에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변장치란 일반적으로 시스템(400)에 종속적으로 접속되는 디바이스를 말한다. 종속적 접속이란, 시스템(400)이, 동작을 실행하고 사용자가 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 제공하는 접속을 말한다.
한 실시예에서, 메모리 서브시스템(430)(예를 들어, 메모리 디바이스(432)) 및/또는 시스템(400)의 다른 컴포넌트들은, 적층된 중공 채널 회로로서 생성되는 요소들을 포함한다. 회로 요소들을 수직 단들로 생성함으로써, 시스템(400)의 하드웨어 컴포넌트들은 전통적으로 가능했던 것보다 적은 면적에서 구현될 수 있다. 수직 단들을 생성할 수 있기 위해, 컴포넌트들은 회로 요소들의 복수의 데크에 의해 생성될 수 있다. 데크들은 도전성 정지층에 의해 결합된 고농도로 도핑된 중공 채널들에 의해 상호접속된다. 적층된 회로 디바이스들은 2개 이상의 데크에 의해 생성될 수 있다.
도 5는 적층된 중공 채널 회로가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다. 디바이스(500)는, 컴퓨팅 태블릿, 모바일 전화 또는 스마트폰, 무선-가능형 e-리더, 또는 착용형 컴퓨팅 디바이스, 또는 기타의 모바일 디바이스 등의, 모바일 컴퓨팅 디바이스를 나타낸다. 소정의 컴포넌트들이 개괄적으로 도시되어 있지만, 이러한 디바이스의 모든 컴포넌트들이 디바이스(500)에서 도시된 것은 아니라는 것을 이해할 것이다.
디바이스(500)는, 디바이스(500)의 주 처리 동작들을 수행하는 프로세서(510)를 포함한다. 프로세서(510)는, 마이크로프로세서, 애플리케이션 프로세서, 마이크로제어기, 프로그래머블 로직 디바이스, 또는 기타의 처리 수단 등의, 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(510)에 의해 수행되는 처리 동작은, 애플리케이션 및/또는 디바이스 기능이 실행되는 동작 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작은, 인간 사용자 또는 다른 디바이스와의 I/O(입력/출력)에 관련된 동작, 전력 관리에 관련된 동작, 및/또는 디바이스(500)를 또 다른 디바이스에 접속하는 것과 관련된 동작을 포함한다. 처리 동작은 또한, 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작을 포함할 수 있다.
한 실시예에서, 디바이스(500)는, 컴퓨팅 디바이스에 오디오 기능을 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로)와 소프트웨어(예를 들어, 드라이버, 코덱) 컴포넌트를 나타내는, 오디오 서브시스템(520)을 포함한다. 오디오 기능은, 스피커 및/또는 헤드폰 출력 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능을 위한 디바이스들은 디바이스(500) 내에 통합되거나, 디바이스(500)에 접속될 수 있다. 한 실시예에서, 사용자는 프로세서(510)에 의해 수신되고 처리되는 오디오 명령을 제공함으로써 디바이스(500)와 상호작용한다.
디스플레이 서브시스템(530)은 사용자가 컴퓨팅 디바이스와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스)와 소프트웨어(예를 들어, 드라이버) 컴포넌트를 나타낸다. 디스플레이 서브시스템(530)은, 사용자에게 디스플레이를 제공하는데 이용되는 특정한 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(532)를 포함한다. 한 실시예에서, 디스플레이 인터페이스(532)는, 디스플레이와 관련된 적어도 일부의 처리를 수행하는 프로세서(510)로부터 분리된 로직을 포함한다. 한 실시예에서, 디스플레이 서브시스템(530)은, 사용자에게 출력과 입력 양쪽 모두를 제공하는 터치스크린 디바이스를 포함한다.
I/O 제어기(540)는 사용자와의 상호작용에 관련된 하드웨어 디바이스와 소프트웨어 컴포넌트를 나타낸다. I/O 제어기(540)는 오디오 서브시스템(520) 및/또는 디스플레이 서브시스템(530)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가로, I/O 제어기(540)는 사용자가 시스템과 상호작용하기 위한 디바이스(500)에 접속되는 추가 디바이스에 대한 접속점을 나타낸다. 예를 들어, 디바이스(500)에 부착될 수 있는 디바이스로는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 기타의 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더기 또는 기타의 디바이스 등의 특정한 응용에서 사용하기 위한 기타의 I/O 디바이스가 포함될 수 있다.
앞서 언급된 바와 같이, I/O 제어기(540)는 오디오 서브시스템(520) 및/또는 디스플레이 서브시스템(530)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 기타의 오디오 디바이스를 통한 입력은 디바이스(500)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 명령을 제공할 수 있다. 추가로, 오디오 출력은 디스플레이 출력 대신에 또는 이에 추가하여 제공될 수 있다.
또 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함한다면, 디스플레이 디바이스는, 적어도 부분적으로 I/O 제어기(540)에 의해 관리될 수 있는 입력 디바이스로서도 역할한다. 디바이스(500) 상에는 I/O 제어기(540)에 의해 관리되는 I/O 기능을 제공하는 추가의 버턴이나 스위치가 있을 수도 있다.
한 실시예에서, I/O 제어기(540)는, 가속도계, 카메라, 광 센서 또는 기타의 환경 센서, 자이로스코프, GPS(global positioning system), 또는 디바이스(500)에 포함될 수 있는 기타의 하드웨어 등의 디바이스를 관리한다. 입력은, (노이즈에 대한 필터링, 밝기 검출을 위한 디스플레이 조정, 카메라를 위한 플래시 적용, 또는 기타의 피쳐 등의) 환경 입력을 시스템에 제공하여 그 동작에 영향을 미치는 것 뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다. 한 실시예에서, 디바이스(500)는, 배터리 전력 사용량, 배터리의 충전, 및 전력 절감 동작에 관련된 피쳐들을 관리하는 전력 관리(550)를 포함한다.
메모리 서브시스템(560)은, 디바이스(500)에 정보를 저장하기 위한 메모리 디바이스(들)(562)를 포함한다. 메모리 서브시스템(560)은 비휘발성(메모리 디바이스로의 전력이 중단될 때 상태가 변하지 않음) 및/또는 휘발성(메모리 디바이스로의 전력이 중단될 때 상태가 결정되지 않음) 메모리 디바이스를 포함할 수 있다. 메모리(560)는, 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 기타의 데이터 뿐만 아니라, 시스템(500)의 애플리케이션과 기능의 실행에 관련된 시스템 데이터(장기 또는 임시)를 저장할 수 있다. 한 실시예에서, 메모리 서브시스템(560)은, (시스템(500)의 제어의 일부로서 역시 간주될 수 있고, 잠재적으로 프로세서(510)의 일부로서 간주될 수 있는) 메모리 제어기(564)를 포함한다. 메모리 제어기(564)는, 명령을 생성하여 메모리 디바이스(562)에 하달하는 스케쥴러를 포함한다.
접속성(570)은, 디바이스(500)가 외부 디바이스와 통신할 수 있게 하는 하드웨어 디바이스(예를 들어, 무선 및/또는 유선 커넥터와 통신 하드웨어) 및 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택)를 포함한다. 외부 디바이스는, 다른 컴퓨팅 디바이스, 무선 액세스 포인트 또는 기지국 뿐만 아니라, 헤드셋, 프린터, 또는 기타의 디바이스와 같은 주변장치 등의, 별개의 디바이스일 수 있다.
접속성(570)은 복수의 상이한 유형의 접속을 포함할 수 있다. 일반화하기 위해, 디바이스(500)는 셀룰러 접속성(572) 및 무선 접속성(574)과 함께 예시되어 있다. 셀룰러 접속성(572)이란, 일반적으로, GSM(global system for mobile communications) 또는 그 변형이나 파생물, CDMA(code division multiple access) 또는 그 변형이나 파생물, TDM(time division multiplexing) 또는 그 변형이나 파생물, LTE(long term evolution- "4G"라고도 함), 또는 기타의 셀룰러 서비스 표준을 통해 제공되는 등의, 무선 캐리어에 의해 제공되는 셀룰러 네트워크 접속을 말한다. 무선 접속성(574)이란 셀룰러가 아닌 무선 접속을 말하고, (Bluetooth 등의) 개인 영역 네트워크, (WiFi 등의) 근거리 통신망, 및/또는 (WiMax 등의) 광역 네트워크, 또는 기타의 무선 통신을 포함할 수 있다. 무선 통신이란, 비-고체 매체를 통해 변조된 전자기 복사를 이용한 데이터의 전송을 말한다.
유선 통신은 고체 통신 매체를 통해 발생한다.
주변장치 접속(580)은, 주변장치 접속을 이루기 위한, 하드웨어 인터페이스 및 커넥터 뿐만 아니라, 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택)를 포함한다. 디바이스(500)는, 다른 컴퓨팅 디바이스로의 주변 장치("~로"(582)) 및 자신에 접속된 주변 장치("~로부터"(584)) 모두를 가질 수 있다는 점을 이해할 것이다. 디바이스(500)는 흔히, 디바이스(500) 상에서 콘텐츠를 관리하는 것(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화) 등의 목적을 위해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 추가로, 도킹 커넥터는, 디바이스(500)가 예를 들어 시청각 또는 기타의 시스템으로의 콘텐츠 출력을 제어하는 것을 허용하는 소정의 주변장치에 디바이스(500)가 접속하는 것을 허용할 수 있다.
전용 도킹 커넥터 또는 기타의 전용 접속 하드웨어 외에도, 디바이스(500)는 일반적 또는 표준-기반의 커넥터를 통해 주변장치 접속(580)을 이룰 수 있다. 일반 유형은, (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함한 DisplayPort, HDMI(High Definition Multimedia Interface), Firewire 또는 기타의 유형을 포함할 수 있다.
한 실시예에서, 메모리 서브시스템(560)(예를 들어, 메모리 디바이스(562)) 및/또는 시스템(500)의 다른 컴포넌트들은, 적층된 중공 채널 회로로서 생성되는 요소들을 포함한다. 회로 요소들을 수직 단들로 생성함으로써, 시스템(400)의 하드웨어 컴포넌트들은 전통적으로 가능했던 것보다 적은 면적에서 구현될 수 있다. 수직 단들을 생성할 수 있기 위해, 컴포넌트들은 회로 요소들의 복수의 데크에 의해 생성될 수 있다. 데크들은 도전성 정지층에 의해 결합된 고농도로 도핑된 중공 채널들에 의해 상호접속된다. 적층된 회로 디바이스들은 2개 이상의 데크에 의해 생성될 수 있다.
한 양태에서, 회로 디바이스는 : 반도체 기판 상의 소스 도전체 층; 메모리 셀들의 복수의 데크로서, 상기 데크들은 서로 적층되고, 각각의 데크는, 서로 적층된 복수 단들의 메모리 셀들 - 각각의 단은 메모리 셀을 포함함 -; 및 상기 데크를 통해 연장되는 적어도 하나의 중공 채널 - 상기 중공 채널은, 채널 절연체, 및 상기 채널 절연체를 둘러싸고 상기 복수 단들의 메모리 셀들에 인접하게 배치된 고농도로 도핑된 다결정 재료를 포함함 -;을 포함하는, 상기 메모리 셀들의 복수의 데크; 및 각각의 쌍의 인접하나의 데크들 사이의 도전성 정지층 - 상기 정지층은 하나의 데크의 중공 채널을 다른 데크의 중공 채널에 상호접속시킴 -;을 포함하고, 제1 데크의 중공 채널은 상기 소스 도전체로부터 상기 제1 데크와 인접하나의 데크 사이의 상기 정지층까지 연장되며, 각각의 다른 데크의 중공 채널은 상기 정지층으로부터 상기 데크를 통해 연장된다.
한 실시예에서, 상기 복수의 데크는 2개보다 많은 데크의 메모리 셀들을 포함한다. 한 실시예에서, 각각의 데크는 30개보다 많은 단들의 메모리 셀들을 포함한다.
한 실시예에서, 고농도로 도핑된 다결정 재료는 고농도로 도핑된 폴리실리콘을 포함한다. 한 실시예에서, 상기 고농도로 도핑된 다결정 재료는 상기 중공 채널의 폭의 약 1/5 이하의 두께를 갖는 다결정 재료의 얇은 채널을 포함한다. 한 실시예에서, 상기 도전성 정지층은 고도전성인 재료를 포함한다. 한 실시예에서, 상기 고도전성인 재료는 금속 합금을 포함한다. 한 실시예에서, 상기 회로 디바이스는, 상기 제1 데크에서 선택 게이트를 더 포함하고, 상기 선택 게이트는 상기 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트이다.
한 양태에서, 전자 디바이스는, 데이터를 저장하는 3차원 적층된 메모리 디바이스; 및 상기 메모리 디바이스로부터 액세스된 데이터에 기초하여 디스플레이를 생성하도록 결합된 터치스크린 디스플레이를 포함하고, 상기 메모리 디바이스는, 반도체 기판 상의 소스 도전체 층; 메모리 셀들의 복수의 데크로서, 상기 데크들은 서로 적층되고, 각각의 데크는, 서로 적층된 복수 단들의 메모리 셀들 - 각각의 단은 메모리 셀을 포함함 -; 및 상기 데크를 통해 연장되는 적어도 하나의 중공 채널 - 상기 중공 채널은, 채널 절연체, 및 상기 채널 절연체를 둘러싸고 상기 복수 단들의 메모리 셀들에 인접하게 배치된 고농도로 도핑된 다결정 재료를 포함함 -; 을 포함하는, 상기 메모리 셀들의 복수의 데크; 및 각각의 쌍의 인접하나의 데크들 사이의 도전성 정지층 - 상기 정지층은 하나의 데크의 중공 채널을 다른 데크의 중공 채널에 상호접속시킴 -;을 포함하며, 제1 데크의 중공 채널은 상기 소스 도전체로부터 상기 제1 데크와 인접하나의 데크 사이의 상기 정지층까지 연장되며, 각각의 다른 데크의 중공 채널은 상기 정지층으로부터 상기 데크를 통해 연장된다.
한 실시예에서, 상기 복수의 데크는 2개보다 많은 데크의 메모리 셀들을 포함한다. 한 실시예에서, 고농도로 도핑된 다결정 재료는 고농도로 도핑된 폴리실리콘을 포함한다. 한 실시예에서, 상기 고농도로 도핑된 다결정 재료는 상기 중공 채널의 폭의 약 1/5 이하의 두께를 갖는 다결정 재료의 얇은 채널을 포함한다. 한 실시예에서, 상기 도전성 정지층은 고도전성인 재료를 포함한다. 한 실시예에서, 상기 고도전성인 재료는 금속 합금을 포함한다. 한 실시예에서, 상기 전자 디바이스는, 상기 제1 데크에서 선택 게이트를 더 포함하고, 상기 선택 게이트는 상기 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트이다.
한 양태에서, 방법은: 회로 요소들의 제1 데크를 생성하는 단계 - 상기 제1 데크는 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 -; 상기 제1 데크 내에, 상기 소스 도전체에 전기적으로 결합하는 고농도로 도핑된 제1 중공 채널(hollow channel)을 생성하는 단계; 상기 제1 데크의 상기 제1 중공 채널 내에 도전성 정지층을 생성하는 단계 - 상기 정지층은 상기 제1 중공 채널을 통해 상기 소스 도전체에 전기적으로 결합됨 -; 회로 요소들의 제2 데크를 생성하는 단계 - 상기 제2 데크는 상기 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 -;상기 제2 데크 내에, 상기 정지층에 전기적으로 결합하는 고농도로 도핑된 제2 중공 채널을 생성하는 단계를 포함한다.
한 실시예에서, 상기 제1 중공 채널을 생성하는 단계는, 상기 제1 데크를 통해 상기 소스 도전체까지 중공 기둥(hollow pillar)을 생성하는 단계; 및 상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료를 퇴적하는 단계를 더 포함한다. 한 실시예에서, 상기 제1 중공 채널을 생성하는 단계는, 상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료를 퇴적하는 단계 - 상기 다결정 재료의 두께는 상기 중공 기둥의 폭보다 훨씬 작음 -; 및 상기 중공 기둥을 절연체로 채우는 단계를 더 포함한다. 한 실시예에서, 상기 중공 기둥을 생성하는 단계는, 비선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 중공 기둥의 초기 깊이를 생성하는 단계; 및 선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 소스 도전체에서 상기 중공 기둥의 클린 스톱(clean stop)을 생성하는 단계를 더 포함한다. 한 실시예에서, 상기 도전성 정지층을 생성하는 단계는, 금속 합금을 퇴적하는 단계를 더 포함한다. 한 실시예에서, 상기 도전성 정지층을 생성하는 단계는, 상기 제1 중공 채널에 대한 상기 정지층을 어닐링하는 단계를 더 포함한다. 한 실시예에서, 상기 도전성 정지층은 제1 도전성 정지층을 포함하고, 상기 방법은 상기 제2 데크의 상기 제2 중공 채널 내에 제2 도전성 정지층을 생성하는 단계 - 상기 제2 정지층은 상기 제2 중공 채널을 통해 상기 제1 정지층에 전기적으로 결합됨 -; 회로 요소들의 제3 데크를 생성하는 단계 - 상기 제3 데크는 상기 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 -; 및 상기 제3 데크에서, 상기 제2 정지층에 전기적으로 결합하는 고농도로 도핑된 제3 중공 채널을 생성하는 단계를 더 포함한다. 한 실시예에서, 상기 방법은 상기 소스 도전체와 상기 제1 데크의 복수 단들 사이에 선택 게이트를 생성하는 단계를 더 포함하고, 상기 선택 게이트는 상기 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트이다.
한 양태에서, 실행될 때 동작들을 수행하는 콘텐츠를 저장하고 있는 컴퓨터 판독가능한 저장 매체를 포함하는 제조 물품으로서, 상기 동작들은: 회로 요소들의 제1 데크를 생성하는 단계 - 상기 제1 데크는 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 -; 상기 제1 데크 내에, 상기 소스 도전체에 전기적으로 결합하는 고농도로 도핑된 제1 중공 채널(hollow channel)을 생성하는 단계; 상기 제1 데크의 상기 제1 중공 채널 내에 도전성 정지층을 생성하는 단계 - 상기 정지층은 상기 제1 중공 채널을 통해 상기 소스 도전체에 전기적으로 결합됨 -; 회로 요소들의 제2 데크를 생성하는 단계 - 상기 제2 데크는 상기 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 -; 상기 제2 데크 내에, 상기 정지층에 전기적으로 결합하는 고농도로 도핑된 제2 중공 채널을 생성하는 단계를 포함한다.
한 실시예에서, 상기 제1 중공 채널을 생성하기 위한 콘텐츠는, 상기 제1 데크를 통해 상기 소스 도전체까지 중공 기둥(hollow pillar)을 생성하고; 상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료를 퇴적하기 위한 콘텐츠를 더 포함한다. 한 실시예에서, 상기 제1 중공 채널을 생성하기 위한 콘텐츠는, 상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료 - 상기 다결정 재료의 두께는 상기 중공 기둥의 폭보다 훨씬 작음 - 를 퇴적하고; 및 상기 중공 기둥을 절연체로 채우기 위한 콘텐츠를 더 포함한다. 한 실시예에서, 상기 중공 기둥을 생성하기 위한 콘텐츠는, 비선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 중공 기둥의 초기 깊이를 생성하고; 및 선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 소스 도전체에서 상기 중공 기둥의 클린 스톱(clean stop)를 생성하기 위한 콘텐츠를 더 포함한다. 한 실시예에서, 상기 도전성 정지층을 생성하기 위한 콘텐츠는, 금속 합금을 퇴적하기 위한 콘텐츠를 더 포함한다. 한 실시예에서, 상기 도전성 정지층을 생성하기 위한 콘텐츠는, 상기 제1 중공 채널에 대한 상기 정지층을 어닐링하기 위한 콘텐츠를 더 포함한다. 한 실시예에서, 상기 도전성 정지층은 제1 도전성 정지층을 포함하고, 상기 제2 데크의 상기 제2 중공 채널 내에 제2 도전성 정지층 - 상기 제2 정지층은 상기 제2 중공 채널을 통해 상기 제1 정지층에 전기적으로 결합됨 - 을 생성하고; 회로 요소들의 제3 데크 - 상기 제3 데크는 상기 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 - 를 생성하며; 상기 제3 데크에서, 상기 제2 정지층에 전기적으로 결합하는 고농도로 도핑된 제3 중공 채널을 생성하기 위한 콘텐츠를 더 포함한다. 한 실시예에서, 상기 제품은 상기 소스 도전체와 상기 제1 데크의 복수 단들 사이에 선택 게이트를 생성하기 위한 콘텐츠를 더 포함하고, 상기 선택 게이트는 상기 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트이다.
한 양태에서, 장치는 : 회로 요소들의 제1 데크 - 상기 제1 데크는 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 - 를 생성하기 위한 수단; 상기 제1 데크 내에, 상기 소스 도전체에 전기적으로 결합하는 고농도로 도핑된 제1 중공 채널(hollow channel)을 생성하기 위한 수단; 상기 제1 데크의 상기 제1 중공 채널 내에 도전성 정지층 - 상기 정지층은 상기 제1 중공 채널을 통해 상기 소스 도전체에 전기적으로 결합됨 - 을 생성하기 위한 수단; 회로 요소들의 제2 데크 - 상기 제2 데크는 상기 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 - 를 생성하기 위한 수단; 및 상기 제2 데크 내에, 상기 정지층에 전기적으로 결합하는 고농도로 도핑된 제2 중공 채널을 생성하기 위한 수단을 포함한다.
한 실시예에서, 상기 제1 중공 채널을 생성하기 위한 수단은, 상기 제1 데크를 통해 상기 소스 도전체까지 중공 기둥(hollow pillar)을 생성하고; 상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료를 퇴적하기 위한 수단을 더 포함한다. 한 실시예에서, 상기 제1 중공 채널을 생성하기 위한 수단은, 상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료 - 상기 다결정 재료의 두께는 상기 중공 기둥의 폭보다 훨씬 작음 - 를 퇴적하고; 및 상기 중공 기둥을 절연체로 채우기 위한 수단을 더 포함한다. 한 실시예에서, 상기 중공 기둥을 생성하기 위한 수단은, 비선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 중공 기둥의 초기 깊이를 생성하고; 및 선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 소스 도전체에서 상기 중공 기둥의 클린 스톱(clean stop)를 생성하기 위한 수단을 더 포함한다. 한 실시예에서, 상기 도전성 정지층을 생성하기 위한 수단은, 금속 합금을 퇴적하기 위한 수단을 더 포함한다. 한 실시예에서, 상기 도전성 정지층을 생성하기 위한 수단은, 상기 제1 중공 채널에 대한 상기 정지층을 어닐링하기 위한 수단을 더 포함한다. 한 실시예에서, 상기 도전성 정지층은 제1 도전성 정지층을 포함하고, 상기 제2 데크의 상기 제2 중공 채널 내에 제2 도전성 정지층 - 상기 제2 정지층은 상기 제2 중공 채널을 통해 상기 제1 정지층에 전기적으로 결합됨 - 을 생성하고; 회로 요소들의 제3 데크 - 상기 제3 데크는 상기 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 - 를 생성하며; 상기 제3 데크에서, 상기 제2 정지층에 전기적으로 결합하는 고농도로 도핑된 제3 중공 채널을 생성하기 위한 수단을 더 포함한다. 한 실시예에서, 상기 장치는 상기 소스 도전체와 상기 제1 데크의 복수 단들 사이에 선택 게이트를 생성하기 위한 수단을 더 포함하고, 상기 선택 게이트는 상기 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트이다.
한 양태에서, 회로 디바이스는 : 반도체 기판 상의 소스 도전체 층; 메모리 셀들의 복수의 데크로서, 상기 데크들은 서로의 상부에 수직으로 적층되고, 각각의 데크는, 서로의 상부에 수직으로 적층된 복수 단들의 메모리 셀들 - 각각의 단은 메모리 셀을 포함함 -; 및 상기 데크를 통해 수직으로 연장되는 적어도 하나의 중공 채널 - 상기 중공 채널은, 채널 절연체, 및 상기 채널 절연체를 둘러싸고 상기 복수 단들의 메모리 셀들에 인접하게 배치된 고농도로 도핑된 다결정 재료를 포함함 -;을 포함하는, 상기 메모리 셀들의 복수의 데크; 및 각각의 쌍의 수직으로 인접하나의 데크들 사이의 도전성 정지층 - 상기 정지층은 하나의 데크의 중공 채널을 다른 데크의 중공 채널에 상호접속시킴 -;을 포함하고, 최하부 데크의 중공 채널은 상기 소스 도전체로부터 상기 최하부 데크와 수직으로 인접하나의 데크 사이의 상기 정지층까지 연장되며, 각각의 다른 데크의 중공 채널은 상기 정지층으로부터 상기 데크의 최상부까지 연장된다.
한 실시예에서, 상기 복수의 데크는 2개보다 많은 데크의 메모리 셀들을 포함한다. 한 실시예에서, 각각의 데크는 30개보다 많은 단들의 메모리 셀들을 포함한다.
한 실시예에서, 고농도로 도핑된 다결정 재료는 고농도로 도핑된 폴리실리콘을 포함한다. 한 실시예에서, 상기 고농도로 도핑된 다결정 재료는 상기 중공 채널의 폭의 약 1/5 이하의 두께를 갖는 다결정 재료의 얇은 채널을 포함한다. 한 실시예에서, 상기 도전성 정지층은 고도전성인 재료를 포함한다. 한 실시예에서, 상기 고도전성인 재료는 금속 합금을 포함한다. 한 실시예에서, 상기 회로 디바이스는, 상기 최하부 데크에서 선택 게이트를 더 포함하고, 상기 선택 게이트는 상기 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트이다.
한 양태에서, 전자 디바이스는, 데이터를 저장하는 3차원 적층된 메모리 디바이스; 및 상기 메모리 디바이스로부터 액세스된 데이터에 기초하여 디스플레이를 생성하도록 결합된 터치스크린 디스플레이를 포함하고, 상기 메모리 디바이스는, 반도체 기판 상의 소스 도전체 층; 메모리 셀들의 복수의 데크로서, 상기 데크들은 서로의 상부에 수직으로 적층되고, 각각의 데크는, 서로의 상부에 수직으로 적층된 복수 단들의 메모리 셀들 - 각각의 단은 메모리 셀을 포함함 -; 및 상기 데크를 통해 수직으로 연장되는 적어도 하나의 중공 채널 - 상기 중공 채널은, 채널 절연체, 및 상기 채널 절연체를 둘러싸고 상기 복수 단들의 메모리 셀들에 인접하게 배치된 고농도로 도핑된 다결정 재료를 포함함 -;을 포함하는, 상기 메모리 셀들의 복수의 데크; 및 각각의 쌍의 수직으로 인접하나의 데크들 사이의 도전성 정지층 - 상기 정지층은 하나의 데크의 중공 채널을 다른 데크의 중공 채널에 상호접속시킴 -;을 포함하고,최하부 데크의 중공 채널은 상기 소스 도전체로부터 상기 최하부 데크와 수직으로 인접하나의 데크 사이의 상기 정지층까지 연장되며, 각각의 다른 데크의 중공 채널은 상기 정지층으로부터 상기 데크의 최상부까지 연장된다.
한 실시예에서, 상기 복수의 데크는 2개보다 많은 데크의 메모리 셀들을 포함한다. 한 실시예에서, 고농도로 도핑된 다결정 재료는 고농도로 도핑된 폴리실리콘을 포함한다. 한 실시예에서, 상기 고농도로 도핑된 다결정 재료는 상기 중공 채널의 폭의 약 1/5 이하의 두께를 갖는 다결정 재료의 얇은 채널을 포함한다. 한 실시예에서, 상기 도전성 정지층은 고도전성인 재료를 포함한다. 한 실시예에서, 상기 고도전성인 재료는 금속 합금을 포함한다. 한 실시예에서, 상기 전자 디바이스는, 상기 최하부 데크에서 선택 게이트를 더 포함하고, 상기 선택 게이트는 상기 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트이다.
한 양태에서, 방법은: 회로 요소들의 제1 데크 - 상기 제1 데크는 소스 도전체 위에 수직으로 적층된 복수 단들의 회로 요소들을 가짐 - 를 생성하는 단계; 상기 제1 데크 내에, 상기 소스 도전체에 전기적으로 결합하는 고농도로 도핑된 제1 중공 채널(hollow channel)을 생성하는 단계; 상기 제1 데크의 상기 제1 중공 채널의 최상부에서 도전성 정지층을 생성하는 단계 - 상기 정지층은 상기 제1 중공 채널을 통해 상기 소스 도전체에 전기적으로 결합됨 -; 회로 요소들의 제2 데크를 생성하는 단계 - 상기 제2 데크는 상기 소스 도전체 위에 수직으로 적층된 복수 단들의 회로 요소들을 가짐 -; 상기 제2 데크 내에, 상기 정지층에 전기적으로 결합하는 고농도로 도핑된 제2 중공 채널을 생성하는 단계를 포함한다.
한 실시예에서, 상기 제1 중공 채널을 생성하는 단계는, 상기 제1 데크의 최상부로부터 상기 소스 도전체까지 중공 기둥을 생성하는 단계; 상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료를 퇴적하는 단계 - 상기 다결정 재료의 두께는 상기 중공 기둥의 폭보다 훨씬 작음 -; 및 상기 중공 기둥을 절연체로 채우는 단계를 더 포함한다. 한 실시예에서, 상기 중공 기둥을 생성하는 단계는, 비선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 중공 기둥의 초기 깊이를 생성하는 단계; 및 선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 소스 도전체에서 상기 중공 기둥의 클린 스톱(clean stop)를 생성하는 단계를 더 포함한다. 한 실시예에서, 상기 도전성 정지층을 생성하는 단계는, 상기 제1 중공 채널에 대한 상기 정지층을 어닐링하는 단계를 더 포함한다. 한 실시예에서, 상기 도전성 정지층은 제1 도전성 정지층을 포함하고, 상기 제2 데크의 상기 제2 중공 채널의 최상부에서 제2 도전성 정지층을 생성하는 단계 - 상기 제2 정지층은 상기 제2 중공 채널을 통해 상기 제1 정지층에 전기적으로 결합됨 -; 회로 요소들의 제3 데크를 생성하는 단계 - 상기 제3 데크는 상기 소스 도전체 위에 수직으로 적층된 복수 단들의 회로 요소들을 가짐 -; 및 상기 제3 데크에서, 상기 제2 정지층에 전기적으로 결합하는 고농도로 도핑된 제3 중공 채널을 생성하는 단계를 더 포함한다.
여기서 나타낸 흐름도는 다양한 프로세스 동작들의 시퀀스의 예를 제공한다. 흐름도는, 소프트웨어 또는 펌웨어 루틴에 의해 실행되는 동작들 뿐만 아니라, 물리적 동작들을 나타낼 수 있다. 한 실시예에서, 흐름도는, 하드웨어 및/또는 소프트웨어로 구현될 수 있는 유한 상태 머신(FSM; finite state machine)의 상태를 나타낼 수 있다. 특정한 시퀀스 또는 순서로 도시되어 있지만, 달리 명시되지 않는 한, 동작들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 단지 예로서 이해되어야 하고, 프로세스는 상이한 순서로 수행될 수 있으며, 일부 동작들은 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 동작은 다양한 실시예에서 생략될 수 있다; 따라서, 모든 실시예에서, 모든 동작들이 요구되는 것은 아니다. 다른 프로세스 흐름들도 가능하다.
여기서 다양한 동작 또는 기능들이 설명된 범위까지, 이들은, 소프트웨어 코드, 명령어, 구성, 및/또는 데이터로서 설명되거나 정의될 수 있다. 콘텐츠는 직접 실행가능한("객체" 또는 "실행체" 형태), 소스 코드, 또는 차이 코드("델타" 또는 "패치" 코드)일 수 있다. 여기서 설명된 실시예들의 소프트웨어 콘텐츠는, 그 콘텐츠가 저장된 제품을 통해, 또는 통신 인터페이스를 작동하여 통신 인터페이스를 통해 데이터를 전송하는 방법을 통해 제공될 수 있다. 머신 판독가능한 저장 매체는 머신으로 하여금 설명된 기능 또는 동작들을 수행하게 할 수 있고, 기록가능한/비-기록가능한 매체(예를 들어, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광학적 저장 매체, 플래시 메모리 디바이스 등) 등의, 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는, 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등의, 하드와이어드, 무선, 광학 등의 매체 중 임의의 것과 인터페이싱하여 또 다른 디바이스와 통신하는 임의의 메커니즘을 포함한다. 통신 인터페이스는, 구성 파라미터를 제공하고 및/또는 신호를 전송하여 소프트웨어 콘텐츠를 기술하는 데이터 신호를 제공하도록 통신 인터페이스를 준비함으로써 구성될 수 있다. 통신 인터페이스는, 통신 인터페이스에 전송된 하나 이상의 명령 또는 신호를 통해 액세스될 수 있다.
여기서 설명된 다양한 컴포넌트들은 설명된 동작이나 기능들을 수행하기 위한 수단일 수 있다. 여기서 설명된 각각의 컴포넌트는, 소프트웨어, 하드웨어, 또는 이들의 조합을 포함한다. 컴포넌트들은, 소프트웨어 모듈, 하드웨어 모듈, 특별 목적 하드웨어(예를 들어, 주문형 하드웨어, 주문형 집적 회로(ASIC), 디지털 신호 프로세서(DSP) 등), 임베디드 제어기, 하드와이어드 회로 등으로서 구현될 수 있다.
여기서 설명된 것들 외에도, 본 발명의 개시된 실시예들 및 구현들에 대해 그 범위로부터 벗어나지 않고 다양한 수정들이 이루어질 수 있다. 따라서, 여기서의 예시 및 예는, 제한적 의미가 아니라 예시로서 해석되어야 한다. 본 발명의 범위는 오직 이하의 청구항들을 참조하여 평가되어야 한다.

Claims (24)

  1. 3차원 회로를 구축하기 위한 방법으로서,
    회로 요소들의 제1 데크(a first deck of circuit elements) 를 생성하는 단계 - 상기 제1 데크는 소스 도전체 위에 적층된 복수 단들의 회로 요소들(multiple tiers of circuit elements)을 가짐 -;
    상기 제1 데크 내에, 상기 소스 도전체에 전기적으로 결합하는 고농도로 도핑된 제1 중공 채널(hollow channel)을 생성하는 단계;
    상기 제1 데크의 상기 제1 중공 채널 내에 도전성 정지층을 생성하는 단계 - 상기 정지층은 상기 제1 중공 채널을 통해 상기 소스 도전체에 전기적으로 결합됨 -;
    회로 요소들의 제2 데크를 생성하는 단계 - 상기 제2 데크는 상기 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 -; 및
    상기 제2 데크 내에, 상기 정지층에 전기적으로 결합하는 고농도로 도핑된 제2 중공 채널을 생성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 중공 채널을 생성하는 단계는,
    상기 제1 데크를 통해 상기 소스 도전체까지 중공 기둥(hollow pillar)을 생성하는 단계; 및
    상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료를 퇴적하는 단계
    를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 중공 채널을 생성하는 단계는,
    상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료를 퇴적하는 단계 - 상기 다결정 재료들의 두께는 상기 중공 기둥의 폭보다 훨씬 작음 -; 및
    상기 중공 기둥을 절연체로 채우는 단계
    를 더 포함하는, 방법.
  4. 제2항에 있어서, 상기 중공 기둥을 생성하는 단계는,
    비선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 중공 기둥의 초기 깊이를 생성하는 단계; 및
    선택적 에칭 재료로 상기 중공 기둥을 에칭하여 상기 소스 도전체에서 상기 중공 기둥의 클린 스톱(clean stop)을 생성하는 단계
    를 더 포함하는, 방법.
  5. 제1항에 있어서, 상기 도전성 정지층을 생성하는 단계는,
    금속 합금을 퇴적하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 도전성 정지층을 생성하는 단계는,
    상기 제1 중공 채널에 대한 상기 정지층을 어닐링하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서, 상기 도전성 정지층은 제1 도전성 정지층을 포함하고,
    상기 제2 데크의 상기 제2 중공 채널 내에 제2 도전성 정지층을 생성하는 단계 - 상기 제2 정지층은 상기 제2 중공 채널을 통해 상기 제1 정지층에 전기적으로 결합됨 -;
    회로 요소들의 제3 데크를 생성하는 단계 - 상기 제3 데크는 상기 소스 도전체 위에 적층된 복수 단들의 회로 요소들을 가짐 -; 및
    상기 제3 데크 내에, 상기 제2 정지층에 전기적으로 결합하는 고농도로 도핑된 제3 중공 채널을 생성하는 단계
    를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 소스 도전체와 상기 제1 데크의 상기 복수 단들 사이에 선택 게이트를 생성하는 단계를 더 포함하고, 상기 선택 게이트는 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트인, 방법.
  9. 3차원 회로를 구축하기 위한 회로 디바이스로서,
    반도체 기판 상의 소스 도전체 층;
    메모리 셀들의 복수의 데크들 - 상기 데크들은 서로 적층되고, 각각의 데크는,
    서로 적층된 복수 단들의 메모리 셀들(multiple tiers of memory cells) - 각각의 단은 메모리 셀을 포함함 -; 및
    상기 데크를 통해 연장되는 적어도 하나의 중공 채널을 포함하고, 상기 중공 채널은, 채널 절연체, 및 상기 채널 절연체를 둘러싸고 상기 복수 단들의 메모리 셀들에 인접하게 배치된 고농도로 도핑된 다결정 재료를 포함함 -; 및
    각각의 쌍의 인접하나의 데크들 사이의 도전성 정지층 - 상기 정지층은 하나의 데크의 중공 채널을 다른 데크의 중공 채널에 상호접속시킴 -;
    을 포함하고,
    제1 데크의 중공 채널은 상기 소스 도전체로부터 상기 제1 데크와 인접하나의 데크 사이의 상기 정지층까지 연장되며, 각각의 다른 데크의 중공 채널은 상기 정지층으로부터 상기 데크를 통해 연장되는, 회로 디바이스.
  10. 제9항에 있어서, 상기 복수의 데크들은 2개보다 많은 데크의 메모리 셀들을 포함하는, 회로 디바이스.
  11. 제9항에 있어서, 각각의 데크는 30개보다 많은 단들의 메모리 셀들을 포함하는, 회로 디바이스.
  12. 제9항에 있어서, 상기 고농도로 도핑된 다결정 재료는 고농도로 도핑된 폴리실리콘을 포함하는, 회로 디바이스.
  13. 제9항에 있어서, 상기 고농도로 도핑된 다결정 재료는 상기 중공 채널의 폭의 약 1/5 이하의 두께를 갖는 다결정 재료의 얇은 채널을 포함하는, 회로 디바이스.
  14. 제9항에 있어서, 상기 도전성 정지층은 고도전성인 재료(highly conductive material)를 포함하는, 회로 디바이스.
  15. 제14항에 있어서, 상기 고도전성인 재료는 금속 합금을 포함하는, 회로 디바이스.
  16. 제9항에 있어서, 상기 제1 데크 내에 선택 게이트를 더 포함하고, 상기 선택 게이트는 상기 복수의 데크의 모든 메모리 셀들에 대한 선택 게이트인, 회로 디바이스.
  17. 3차원 회로를 갖는 전자 디바이스로서,
    데이터를 저장하는 3차원 적층된 메모리 디바이스; 및
    상기 메모리 디바이스로부터 액세스된 데이터에 기초하여 디스플레이를 생성하도록 결합된 터치스크린 디스플레이
    를 포함하고,
    상기 메모리 디바이스는,
    반도체 기판 상의 소스 도전체 층;
    메모리 셀들의 복수의 데크들 - 상기 데크들은 서로 적층되고, 각각의 데크는,
    서로 적층된 복수 단들의 메모리 셀들 - 각각의 단은 메모리 셀을 포함함 -; 및
    상기 데크를 통해 연장되는 적어도 하나의 중공 채널을 포함하고, 상기 중공 채널은, 채널 절연체, 및 상기 채널 절연체를 둘러싸고 상기 복수 단들의 메모리 셀들에 인접하게 배치된 고농도로 도핑된 다결정 재료를 포함함 -; 및
    각각의 쌍의 인접하나의 데크들 사이의 도전성 정지층 - 상기 정지층은 하나의 데크의 중공 채널을 다른 데크의 중공 채널에 상호접속시킴 -;
    을 포함하며,
    제1 데크의 중공 채널은 상기 소스 도전체로부터 상기 제1 데크와 인접하나의 데크 사이의 상기 정지층까지 연장되며, 각각의 다른 데크의 중공 채널은 상기 정지층으로부터 상기 데크를 통해 연장되는, 전자 디바이스.
  18. 컴퓨팅 디바이스에 의해 실행될 때, 제1항 내지 제8항 중 어느 한 항에 따른 방법을 실행하는 동작들을 수행하는 콘텐츠를 저장한 컴퓨터 판독가능한 저장 매체를 포함하는, 3차원 회로를 구축하기 위한 제조 물품.
  19. 제1항 내지 제8항 중 어느 한 항에 따른 방법을 실행하는 동작들을 수행하기 위한 수단을 포함하는, 3차원 회로를 구축하기 위한 장치.
  20. 3차원 회로를 구축하기 위한 회로 디바이스로서,
    반도체 기판 상의 소스 도전체 층;
    메모리 셀들의 복수의 데크들; 및
    각각의 쌍의 수직으로 인접하나의 데크들 사이의 도전성 정지층 - 상기 정지층은 하나의 데크의 중공 채널을 다른 데크의 중공 채널에 상호접속시킴 -;
    을 포함하고,
    상기 데크들은 서로의 상부에 수직으로 적층되고, 각각의 데크는,
    서로의 상부에 수직으로 적층된 복수 단들의 메모리 셀들 - 각각의 단은 메모리 셀을 포함함 -; 및
    상기 데크를 통해 수직으로 연장되는 적어도 하나의 중공 채널 - 상기 중공 채널은, 채널 절연체, 및 상기 채널 절연체를 둘러싸고 상기 복수 단들의 메모리 셀들에 인접하게 배치된 고농도로 도핑된 다결정 재료를 포함함 -;
    을 포함하고,
    최하부 데크의 중공 채널은 상기 소스 도전체로부터 상기 최하부 데크와 수직으로 인접하나의 데크 사이의 상기 정지층까지 연장되며, 각각의 다른 데크의 중공 채널은 상기 정지층으로부터 상기 데크의 최상부까지 연장되는, 회로 디바이스.
  21. 3차원 회로를 갖는 전자 디바이스로서,
    데이터를 저장하는 3차원 적층된 메모리 디바이스; 및
    상기 메모리 디바이스로부터 액세스된 데이터에 기초하여 디스플레이를 생성하도록 결합된 터치스크린 디스플레이
    를 포함하고,
    상기 메모리 디바이스는,
    반도체 기판 상의 소스 도전체 층;
    메모리 셀들의 복수의 데크들 - 상기 데크들은 서로의 상부에 수직으로 적층되고, 각각의 데크는,
    서로의 상부에 수직으로 적층된 복수 단들의 메모리 셀들 - 각각의 단은 메모리 셀을 포함함 -; 및
    상기 데크를 통해 수직으로 연장되는 적어도 하나의 중공 채널을 포함하고, 상기 중공 채널은, 채널 절연체, 및 상기 채널 절연체를 둘러싸고 상기 복수 단들의 메모리 셀들에 인접하게 배치된 고농도로 도핑된 다결정 재료를 포함함 -; 및
    각각의 쌍의 수직으로 인접하나의 데크들 사이의 도전성 정지층 - 상기 정지층은 하나의 데크의 중공 채널을 다른 데크의 중공 채널에 상호접속시킴 -;
    을 포함하고,
    최하부 데크의 중공 채널은 상기 소스 도전체로부터 상기 최하부 데크와 수직으로 인접하나의 데크 사이의 상기 정지층까지 연장되며, 각각의 다른 데크의 중공 채널은 상기 정지층으로부터 상기 데크의 최상부까지 연장되는, 전자 디바이스.
  22. 3차원 회로를 구축하기 위한 방법으로서,
    회로 요소들의 제1 데크를 생성하는 단계 - 상기 제1 데크는 소스 도전체 위에 수직으로 적층된 복수 단들의 회로 요소들을 가짐 -;
    상기 제1 데크 내에, 상기 소스 도전체에 전기적으로 결합하는 고농도로 도핑된 제1 중공 채널을 생성하는 단계;
    상기 제1 데크의 상기 제1 중공 채널의 최상부에서 도전성 정지층을 생성하는 단계 - 상기 정지층은 상기 제1 중공 채널을 통해 상기 소스 도전체에 전기적으로 결합됨 -;
    회로 요소들의 제2 데크를 생성하는 단계 - 상기 제2 데크는 상기 소스 도전체 위에 수직으로 적층된 복수 단들의 회로 요소들을 가짐 -; 및
    상기 제2 데크 내에, 상기 정지층에 전기적으로 결합하는 고농도로 도핑된 제2 중공 채널을 생성하는 단계
    를 포함하는 방법.
  23. 제22항에 있어서, 상기 제1 중공 채널을 생성하는 단계는,
    상기 제1 데크의 최상부로부터 상기 소스 도전체까지 중공 기둥을 생성하는 단계;
    상기 중공 기둥의 측면들을 따라 고농도로 도핑된 다결정 재료를 퇴적하는 단계 - 상기 다결정 재료들의 두께는 상기 중공 기둥의 폭보다 훨씬 작음 -; 및
    상기 중공 기둥을 절연체로 채우는 단계
    를 더 포함하는, 방법.
  24. 제22항에 있어서, 상기 도전성 정지층은 제1 도전성 정지층을 포함하고,
    상기 제2 데크의 상기 제2 중공 채널의 최상부에서 제2 도전성 정지층을 생성하는 단계 - 상기 제2 정지층은 상기 제2 중공 채널을 통해 상기 제1 정지층에 전기적으로 결합됨 -;
    회로 요소들의 제3 데크를 생성하는 단계 - 상기 제3 데크는 상기 소스 도전체 위에 수직으로 적층된 복수 단들의 회로 요소들을 가짐 -; 및
    상기 제3 데크 내에, 상기 제2 정지층에 전기적으로 결합하는 고농도로 도핑된 제3 중공 채널을 생성하는 단계
    를 더 포함하는 방법.
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