KR20200067349A - 후단 공정을 이용한 3차원 플래시 메모리 제조 방법 - Google Patents

후단 공정을 이용한 3차원 플래시 메모리 제조 방법 Download PDF

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Abstract

후단 공정을 이용한 3차원 플래시 메모리 제조 방법이 개시된다. 일 실시예에 따르면, 후단 공정을 이용한 3차원 플래시 메모리 제조 방법은, 제1 블록-상기 제1 블록은 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-에 하부 스트링을 형성하는 단계; 상기 하부 스트링이 형성된 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계; 상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계; 상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 제2 블록-상기 제2 블록은 상기 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-을 생성하는 단계; 상기 제2 블록에 상부 스트링을 형성하는 단계; 상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및 상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계를 포함한다.

Description

후단 공정을 이용한 3차원 플래시 메모리 제조 방법{MANUFACTURING METHOD OF THREE DIMENSIONAL FLASH MEMORY USING POST PROCESSING}
아래의 실시예들은 3차원 플래시 메모리 제조 방법에 관한 것으로, 보다 상세하게는, 후단 공정을 이용하여 중간 배선층을 형성하는 기술에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 채널층(227)의 길이가 증가되게 되고, 이는, 셀 전류의 감소 및 셀 특성 열화를 야기한다.
이에, 3차원 플래시 메모리에서 채널층의 길이가 길어짐에 따라 감소되는 셀 전류를 증가시키고, 셀 전류 감소에 따른 셀 특성 열화를 개선하기 위하여, 스트링의 중간 영역에 적어도 하나의 중간 배선층이 배치되는 구조가 제안되었다.
제안된 구조의 3차원 플래시 메모리는 적어도 하나의 중간 배선층의 하부에 위치하는 하부 스트링을 형성한 뒤 적어도 하나의 중간 배선층을 형성하고, 그 위에 상부 스트링을 형성하는 순서로 제조 공정이 진행된다.
그러나 W(텅스텐)으로 이루어진 적어도 하나의 중간 배선층을 포함하는 기존의 제조 기술은, 상부 스트링을 형성하는 과정 중 600℃이상 고온으로 Poly-Si으로 채널층을 형성하는 과정에서 적어도 하나의 중간 배선층을 이루는 물질의 열화를 피할 수 없는 문제점과, W 성막 공정이 비교적 Cost가 높은 공정이라는 단점을 갖는다.
따라서 상기 문제점과 단점을 극복하기 위한 제조 방법이 제안될 필요가 있다.
일 실시예들은 적어도 하나의 중간 배선층을 후단 공정을 이용하여 형성함으로써, 상부 스트링이 형성되기 이전에 적어도 하나의 중간 배선층을 형성하는 기존의 제조 기술이 갖는 물질 열화의 문제점과 공정 Cost가 높은 단점을 극복한, 3차원 플래시 메모리 제조 방법을 제안한다.
일 실시예에 따르면, 후단 공정을 이용한 3차원 플래시 메모리 제조 방법은, 제1 블록-상기 제1 블록은 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-에 하부 스트링을 형성하는 단계; 상기 하부 스트링이 형성된 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계; 상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계; 상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 제2 블록-상기 제2 블록은 상기 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-을 생성하는 단계; 상기 제2 블록에 상부 스트링을 형성하는 단계; 상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및 상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계를 포함한다.
일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및 상기 나머지 적어도 일부분이 식각된 공간에 적어도 하나의 채널 연결부-상기 적어도 하나의 채널 연결부는 상기 상부 스트링의 채널층과 상기 하부 스트링의 채널층을 연결시킴-를 형성하는 단계를 더 포함할 수 있다.
다른 일측에 따르면, 상기 나머지 적어도 일부분을 식각하는 단계는, 상기 나머지 적어도 일부분이 식각된 공간에 형성될 상기 적어도 하나의 채널 연결부가 상기 상부 스트링의 채널층의 적어도 일부분 및 상기 하부 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 나머지 적어도 일부분을 식각하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계를 더 포함하고, 상기 제2 블록에 상부 스트링을 형성하는 단계는, 상기 나머지 적어도 일부분이 식각된 공간에 연결 스트링을 형성하는 단계를 더 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 적어도 하나의 희생막이 식각된 공간에 형성될 상기 적어도 하나의 중간 배선층이 상기 상부 스트링의 채널층의 적어도 일부분 및 상기 하부 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 적어도 일부분을 식각하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막의 적어도 일부분을 상기 제1 방향과 직교하는 제2 방향으로 식각하는 단계; 및 상기 적어도 일부분이 상기 제2 방향으로 식각된 공간에 상기 적어도 하나의 희생막을 형성하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 중간 배선층은, 상기 하부 스트링 및 상기 상부 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능할 수 있다.
일 실시예에 따르면, 후단 공정을 이용한 3차원 플래시 메모리 제조 방법은, 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층에 상기 제1 방향과 수직되는 방향으로 형성된 스트링을 각기 포함하는 두 개의 블록들을 준비하는 단계; 상기 두 개의 블록들 중 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계; 상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계; 상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 상기 두 개의 블록들 중 상기 제1 블록을 제외한 제2 블록을 적층하는 단계; 상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및 상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계를 포함한다.
일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및 상기 나머지 적어도 일부분이 식각된 공간에 적어도 하나의 채널 연결부-상기 적어도 하나의 채널 연결부는 상기 제1 블록에 포함되는 스트링의 채널층과 상기 제2 블록에 포함되는 스트링의 채널층을 연결시킴-를 형성하는 단계를 더 포함할 수 있다.
다른 일측에 따르면, 상기 나머지 적어도 일부분을 식각하는 단계는, 상기 나머지 적어도 일부분이 식각된 공간에 형성될 상기 적어도 하나의 채널 연결부가 상기 제1 블록에 포함되는 스트링의 채널층의 적어도 일부분 및 상기 제2 블록에 포함되는 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 나머지 적어도 일부분을 식각하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및 상기 나머지 적어도 일부분이 식각된 공간에 연결 스트링을 형성하는 단계를 더 포함할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 희생막을 형성하는 단계는, 상기 적어도 하나의 희생막이 식각된 공간에 형성될 상기 적어도 하나의 중간 배선층이 상기 제1 블록에 포함되는 스트링의 채널층의 적어도 일부분 및 상기 제2 블록에 포함되는 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 적어도 일부분을 식각하는 단계를 포함할 수 있다.
일 실시예들은 적어도 하나의 중간 배선층을 후단 공정을 이용하여 형성함으로써, 상부 스트링이 형성되기 이전에 적어도 하나의 중간 배선층을 형성하는 기존의 제조 기술이 갖는 물질 열화의 문제점과 공정 Cost가 높은 단점을 극복한, 3차원 플래시 메모리 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이다.
도 4a 내지 4j는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제1 실시예를 나타낸 도면이다.
도 5a 내지 5c는 도 3에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다양한 구조의 3차원 플래시 메모리들을 나타낸 도면이다.
도 6a 내지 6g는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제2 실시예를 나타낸 도면이다.
도 7은 도 6a 내지 6g에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다양한 구조의 3차원 플래시 메모리를 나타낸 도면이다.
도 8a 내지 8g는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제3 실시예를 나타낸 도면이다.
도 9는 도 8a 내지 8g에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다른 구조의 3차원 플래시 메모리를 나타낸 도면이다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이다.
도 11a 내지 11g는 도 10에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 실시예를 나타낸 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이고, 도 4a 내지 4j는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제1 실시예를 나타낸 도면이다. 이하, 설명되는 3차원 플래시 메모리 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 3 내지 4j를 참조하면, 제조 시스템은 단계(S310)에서 제1 블록(410)에 하부 스트링(411, 412)을 형성한다. 예를 들어, 제조 시스템은 도 4a와 같이 제1 방향(413)으로 연장 형성되어 교대로 적층된 희생층(414)과 절연층(415)을 포함하는 제1 블록(410)의 가운데 영역을 홀(Hole) 형상으로 식각한 뒤, 도 4b와 같이 식각된 공간(416)에 하부 스트링(411, 412)을 형성할 수 있다. 이하, 하부 스트링(411, 412)은 채널층(411) 및 채널층(411)을 둘러싼 전하 저장층(412)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(411)이 튜브형으로 형성되는 경우에 채널층(411)의 내부를 채우는 매립막(미도시)과, 채널층(411) 및 전하 저장층(412)의 사이에 배치되거나 전하 저장층(412)의 외곽에 배치되는 절연막(미도시)을 더 포함할 수 있다.
이어서, 제조 시스템은 단계(S320)에서 하부 스트링(411, 412)이 형성된 제1 블록(410)의 상부 영역에 스트링 간 절연막(420)을 생성한다.
그 다음, 제조 시스템은 단계(S330)에서 스트링 간 절연막(420)의 적어도 일부분(421)을 식각하여, 적어도 일부분(421)이 식각된 공간(422)에 적어도 하나의 희생막(423)을 형성한다.
단계(S320 내지 S330)에 대한 예시로, 제조 시스템은 도 4c와 같이 하부 스트링(411, 412)이 형성된 제1 블록(410)의 상부 영역에 스트링 간 절연막(420)을 생성한 뒤, 도 4d와 같이 스트링 간 절연막(420)의 적어도 일부분(421)을 제1 방향(413)과 직교하는 제2 방향(424)으로 식각하고, 적어도 일부분(421)이 제2 방향(424)으로 식각된 공간(422)에 적어도 하나의 희생막(423)을 형성할 수 있다.
이 때, 제조 시스템은, 적어도 하나의 희생막(423)을 형성함에 있어, 적어도 하나의 희생막(423)이 식각된 공간(440)에 형성될 적어도 하나의 중간 배선층(450)이 상부 스트링(433, 434)에 포함되는 채널층(433)의 적어도 일부분 및 하부 스트링(411, 412)에 포함되는 채널층(411)의 적어도 일부분과 맞닿도록 스트링 간 절연막(420)의 적어도 일부분(421)을 식각할 수 있다. 도면에는 스트링 간 절연막(420)에서 식각되는 적어도 일부분(421)이 스트링 간 절연막(420) 상에서 가운데 위치하는 하나의 트렌치인 것으로 도시되나 이에 제한되거나 한정되지 않으며, 스트링 간 절연막(420) 상에서 상부 스트링(433, 434)에 포함되는 채널층(433)의 적어도 일부분 및 하부 스트링(411, 412)에 포함되는 채널층(411)의 적어도 일부분과 맞닿는 임의의 위치에 배치될 수 있고, 식각되는 트렌치의 개수 또한 하나가 아닌 두 개일 수도 있다. 이에 대한 상세한 설명은 도 5a 내지 5c를 참조하여 기재하기로 한다.
또한, 제조 시스템은 단계(S330)에서, 하부 스트링(411, 412)의 채널층(411) 및 상부 스트링(433, 434)의 채널층(433)을 연결시키는 적어도 하나의 채널 연결부(미도시)를 형성할 수 있다. 이에 대한 상세한 설명은 도 6a 내지 6g를 참조하여 기재하기로 한다.
그 다음, 제조 시스템은 단계(S340)에서 적어도 하나의 희생막(423)이 형성된 스트링 간 절연막(420)의 상부 영역에 제2 블록(430)을 생성한다. 예를 들어, 제조 시스템은 도 4e와 같이 제1 방향(413)으로 연장 형성되어 교대로 적층된 희생층(431)과 절연층(432)을 포함하는 제2 블록(430)을 스트링 간 절연막(420)의 상부 영역에 생성할 수 있다.
그 다음, 제조 시스템은 단계(S350)에서 제2 블록(430)에 상부 스트링(433, 434)을 형성한다. 예를 들어, 제조 시스템은 도 4f와 같이 제2 블록(430)의 가운데 영역을 홀(Hole) 형상으로 식각한 뒤, 도 4g와 같이 식각된 공간(435)에 상부 스트링(433, 434)을 형성할 수 있다. 여기서, 상부 스트링(433, 434)은, 하부 스트링(411, 412)과 마찬가지로, 채널층(433) 및 채널층(433)을 둘러싼 전하 저장층(434)을 포함하는 것으로 설명 및 도시되나 이에 제한되거나 한정되지 않고, 채널층(433)이 튜브형으로 형성되는 경우에 채널층(433)의 내부를 채우는 매립막(미도시)과, 채널층(433) 및 전하 저장층(434)의 사이에 배치되거나 전하 저장층(434)의 외곽에 배치되는 절연막(미도시)을 더 포함할 수 있다.
그 다음, 제조 시스템은 단계(S360)에서 제1 블록(410)에 포함되는 희생층(414), 스트링 간 절연막(420)에 형성된 적어도 하나의 희생막(423) 및 제2 블록(430)에 포함되는 희생층(431)을 식각한다. 예를 들어, 제조 시스템은 도 4h와 같이 화학적 방식을 이용하여 제1 블록(410)에 포함되는 희생층(414), 스트링 간 절연막(420)에 형성된 적어도 하나의 희생막(423) 및 제2 블록(430)에 포함되는 희생층(431)을 식각함으로써, 적어도 하나의 희생막(423)이 식각된 공간(440), 제1 블록(410)에 포함되는 희생층(414)이 식각된 공간(441) 및 제2 블록(430)에 포함되는 희생층(431)이 식각된 공간(442)을 확보할 수 있다.
그 후, 제조 시스템은 단계(S370)에서 적어도 하나의 희생막(423)이 식각된 공간(440)에 적어도 하나의 중간 배선층으로 사용될 전극층(450)과, 제1 블록(410)에 포함되는 희생층(414)이 식각된 공간(441) 및 제2 블록(430)에 포함되는 희생층(431)이 식각된 공간(442)에 워드라인으로 사용될 전극층(451, 452)을 형성한다. 예를 들어, 제조 시스템은 도 4i와 같이 증착 방식을 이용하여 적어도 하나의 희생막(423)이 식각된 공간(440), 제1 블록(410)에 포함되는 희생층(414)이 식각된 공간(441) 및 제2 블록(430)에 포함되는 희생층(431)이 식각된 공간(442)에 금속 물질(일례로, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 전극층(450, 451, 452)을 형성할 수 있다. 이 때, 적어도 하나의 희생막(423)이 식각된 공간(440)에 형성되는 전극층(450)은 적어도 하나의 중간 배선층으로 사용되며, 제1 블록(410)에 포함되는 희생층(414)이 식각된 공간(441) 및 제2 블록(430)에 포함되는 희생층(431)이 식각된 공간(442)에 형성되는 전극층(451, 452)은 워드라인으로 사용되게 된다.
여기서, 적어도 하나의 중간 배선층은 상부 스트링(433, 434) 및 하부 스트링(411, 412)에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 배선층으로서, 일례로, 3차원 플래시 메모리에 포함되는 상부 배선층(미도시)이 소스 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(450)은, 드레인 전극으로 사용될 수 있으며, 상부 배선층이 드레인 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(450)은 소스 전극으로 사용될 수 있다.
위의 단계들(S310 내지 S370)을 통해 제조 완료된 3차원 플래시 메모리의 상면도(3차원 플래시 메모리에서 적어도 하나의 중간 배선층(450)을 기준으로 잘린 단면도)는 도 4j와 같다.
이처럼 제조 시스템은, 적어도 하나의 중간 배선층(450)을 제조하는 공정을 하부 스트링(411, 412) 및 상부 스트링(433, 434)을 모두 형성한 이후에 수행하는 것을 특징으로 하며(즉, 후단 공정을 이용하여 적어도 하나의 중간 배선층(450)을 제조함), 상기 특징을 통해 기존의 제조 기술이 갖는 물질 열화의 문제점과 공정 Cost가 높은 단점을 극복할 수 있다.
더욱이, 제조 시스템은 적어도 하나의 중간 배선층(450)을 제조하는 공정과 워드라인을 제조하는 공정을 통합하여 진행하기 때문에, 공정 Cost를 더욱 낮출 수 있는 효과를 도모할 수 있다.
도 5a 내지 5c는 도 3에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다양한 구조의 3차원 플래시 메모리들을 나타낸 도면이다.
도 5a를 참조하면, 3차원 플래시 메모리는 도면과 같이 상부 스트링(510) 및 하부 스트링(520)의 단면 전체와 맞닿도록 크게 형성되는 적어도 하나의 중간 배선층(510)을 포함할 수 있다. 이러한 경우, 제조 시스템은 적어도 하나의 중간 배선층(510)이 형성될 공간(적어도 하나의 희생막이 식각된 공간)을 생성할 때 도 4d보다 더 넓은 공간을 식각할 수 있다.
도 5b를 참조하면, 3차원 플래시 메모리는 도면과 같이 상부 스트링(510) 및 하부 스트링(520)의 좌측 일부분과 맞닿도록 형성되는 적어도 하나의 중간 배선층(530)을 포함할 수 있다. 이러한 경우, 제조 시스템은 적어도 하나의 중간 배선층(530)이 형성될 공간(적어도 하나의 희생막이 식각된 공간)을 생성할 때 도 4d와 달리 스트링 간 절연막 상 가운데를 기준으로 좌측으로 이동된 위치의 공간을 식각할 수 있다.
도 5c를 참조하면, 3차원 플래시 메모리는 도면과 같이 상부 스트링(510) 및 하부 스트링(520)의 좌측 일부분과 맞닿는 제1 중간 배선층(540) 및 상부 스트링(510) 및 하부 스트링(520)의 우측 일부분과 맞닿는 제2 중간 배선층(550)을 포함할 수 있다. 이러한 경우, 제조 시스템은 두 개의 중간 배선층들(540, 550)을 생성하기 위해 스트링 간 절연막 상 두 개의 트렌치들을 식각하여 생성할 수 있다.
도 6a 내지 6g는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제2 실시예를 나타낸 도면이다.
이하, 설명되는 제조 방법은 도 3 내지 4i를 참조하여 설명된 단계들(S310 내지 S370)을 기반으로 적어도 하나의 채널 연결부(610)를 형성하는 추가적인 단계를 포함하는 것을 특징으로 한다.
도 6a 내지 6g를 참조하면, 제조 시스템은 도 3에 도시된 단계들(S310 내지 S320)까지 도 4a 내지 4c와 같이 동일하게 수행한 이후, 적어도 하나의 희생막(423)을 형성하는 단계(S330)에서, 적어도 하나의 채널 연결부(610)를 형성할 수 있다. 예를 들어, 제조 시스템은 도 6a와 같이 스트링 간 절연막(420) 중 적어도 하나의 희생막(423)이 형성된 부분을 제외한 나머지 적어도 일부분(620)을 식각한 뒤, 도 6b와 같이 나머지 적어도 일부분(620)이 식각된 공간(621)에 적어도 하나의 채널 연결부(610)를 형성할 수 있다. 이하, 적어도 하나의 채널 연결부(610)는 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)을 연결시켜주는 구성요소로서, 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)과 동일한 물질로 형성되는 것을 특징으로 한다.
이 때, 제조 시스템은 적어도 하나의 채널 연결부(610)를 형성함에 있어서, 나머지 적어도 일부분(620)이 식각된 공간(621)에 형성될 적어도 하나의 채널 연결부(610)가 상부 스트링(433, 434)에 포함되는 채널층(433)의 적어도 일부분 및 하부 스트링(411, 412)에 포함되는 채널층(411)의 적어도 일부분과 맞닿도록 스트링 간 절연막(420)의 나머지 적어도 일부분(620)을 식각할 수 있다.
도면에는 나머지 적어도 일부분(620)이 식각된 공간(621)이 튜브 형태인 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 내부가 매립된 홈 형태일 수도 있다. 이에 대한 상세한 설명은 도 7을 참조하여 기재하기로 한다.
이와 같이 형성되는 적어도 하나의 채널 연결부(610)는, 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)과 동일한 타입의 물질로 형성될 수 있다. 일례로, 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)이 N-형의 이온 주입 공정을 통해 N-형 물질로 형성되는 경우, 적어도 하나의 채널 연결부(610) 역시 N-형의 이온 주입 공정을 통해 N-형 물질로 형성될 수 있다. 따라서, 적어도 하나의 채널 연결부(610)를 통해 상부 스트링(433, 434)의 채널층(433)과 하부 스트링(411, 412)의 채널층(411) 모두가 3차원 플래시 메모리가 형성된 기판과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
적어도 하나의 채널 연결부(610)가 형성되고 나면, 제조 시스템은 도 3에 도시된 단계들(S340 내지 S370)을 도 6c 내지 6g와 같이 수행하여 3차원 플래시 메모리를 제조할 수 있다. 세부 과정은 도 4e 내지 4i를 통해 전술된 과정과 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
또한, 제조 시스템은 단계(S330)에서, 적어도 하나의 채널 연결부(610)를 형성하는 대신에, 연결 스트링(미도시)를 형성할 수도 있다. 이하, 연결 스트링은 상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411)을 연결시켜주는 구성요소로서, 채널층(상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411))과 동일한 물질로 형성되는 채널 연결부 및 전하 저장층(상부 스트링(433, 434)에 포함되는 전하 저장층(434) 및 하부 스트링(411, 412)에 포함되는 전하 저장층(412))과 동일한 물질로 형성되는 전하 저장층 연결부를 포함하는 것을 특징으로 한다. 이에 대한 상세한 설명은 도 8a 내지 8g를 참조하여 기재하기로 한다.
도 7은 도 6a 내지 6g에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다양한 구조의 3차원 플래시 메모리를 나타낸 도면이다.
도 7을 참조하면, 3차원 플래시 메모리는 도면과 같이 스트링 간 절연막(420) 중 적어도 하나의 희생막(423)이 형성된 부분을 제외한 나머지 적어도 일부분이 식각된 공간이 홈 형태를 갖게 됨에 따라(적어도 하나의 희생막(423)이 형성된 부분에 생성될 적어도 하나의 중간 배선층이 2개로 생성되는 경우), 채널 연결부(710)가 튜브 형태가 아닌 내부가 채워진 기둥 형태를 갖도록 할 수 있다.
도 8a 내지 8g는 도 3에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 제3 실시예를 나타낸 도면이다.
이하, 설명되는 제조 방법은 도 3 내지 4i를 참조하여 설명된 단계들(S310 내지 S370)을 기반으로 연결 스트링(810)를 형성하는 추가적인 단계를 포함하는 것을 특징으로 한다.
도 8a 내지 8g를 참조하면, 제조 시스템은 도 3에 도시된 단계들(S310 내지 S320)까지 도 4a 내지 4c와 같이 동일하게 수행한 이후, 적어도 하나의 희생막(423)을 형성하는 단계(S330)에서, 연결 스트링(810)를 형성할 수 있다. 예를 들어, 제조 시스템은 도 8a와 같이 스트링 간 절연막(420) 중 적어도 하나의 희생막(423)이 형성된 부분을 제외한 나머지 적어도 일부분(820)을 식각한 뒤, 도 8b와 같이 나머지 적어도 일부분(820)이 식각된 공간(821)에 연결 스트링(810)를 형성할 수 있다. 여기서, 연결 스트링(810)는 채널층(상부 스트링(433, 434)에 포함되는 채널층(433) 및 하부 스트링(411, 412)에 포함되는 채널층(411))과 동일한 물질로 형성되는 채널 연결부(811) 및 전하 저장층(상부 스트링(433, 434)에 포함되는 전하 저장층(434) 및 하부 스트링(411, 412)에 포함되는 전하 저장층(412))과 동일한 물질로 형성되는 전하 저장층 연결부(812)를 포함할 수 있다.
이 때, 제조 시스템은 연결 스트링(810)을 형성함에 있어, 나머지 적어도 일부분(820)이 식각된 공간(821)에 형성될 연결 스트링(810)이 상부 스트링(433, 434) 및 하부 스트링(411, 412)과 맞닿도록 스트링 간 절연막(420)의 나머지 적어도 일부분(820)을 식각할 수 있다.
도면에는 나머지 적어도 일부분(820)이 식각된 공간(821)이 튜브 형태인 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 적어도 하나의 희생막(423)을 둘러싼 튜브 형태의 홈과 적어도 하나의 희생막(423)에 의해 둘러싸인 내부가 매립된 홈 형태일 수도 있다. 이에 대한 상세한 설명은 도 9를 참조하여 기재하기로 한다.
이와 같이 형성되는 연결 스트링(810)을 통해 상부 스트링(433, 434)의 채널층(433)과 하부 스트링(411, 412)의 채널층(411) 모두가 3차원 플래시 메모리가 형성된 기판과 연결되게 되고, 이로 인해 벌크 기반의 소거 동작이 수행될 수 있다.
연결 스트링(810)이 형성되고 나면, 제조 시스템은 도 3에 도시된 단계들(S340 내지 S370)을 도 8c 내지 8g와 같이 수행하여 3차원 플래시 메모리를 제조할 수 있다. 세부 과정은 도 4e 내지 4i를 통해 전술된 과정과 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 9는 도 8a 내지 8g에 도시된 3차원 플래시 메모리 제조 방법에 의해 제조된 다른 구조의 3차원 플래시 메모리를 나타낸 도면이다.
도 9를 참조하면, 도면과 같이 스트링 간 절연막(420) 중 적어도 하나의 희생막(423)이 형성된 부분을 제외한 나머지 적어도 일부분이 식각된 공간이 적어도 하나의 희생막(423)을 둘러싼 튜브 형태의 홈과 적어도 하나의 희생막(423)에 의해 둘러싸인 내부가 매립된 홈 형태를 갖게 됨에 따라, 연결 스트링(910)은 적어도 하나의 희생막(423)을 둘러싼 튜브 형태의 전하 저장층 연결부(911) 및 적어도 하나의 희생막(423)에 의해 둘러싸인 내부가 채워진 기둥 형태의 채널 연결부(912)로 구성될 수 있다.
이상, 3차원 플래시 메모리 제조 방법은, 제1 블록(410)에 하부 스트링(411, 412)을 형성하는 단계 및 제2 블록(430)에 상부 스트링(433, 434)를 형성하는 단계를 포함하는 것으로 설명되었으나, 스트링이 각각 형성된 블록들이 사용됨으로써 하부 스트링(411, 412)을 형성하는 단계 및 상부 스트링(433, 434)를 형성하는 단계가 생략될 수 있다. 이에 대한 상세한 설명은 도 10을 참조하여 설명하기로 한다.
도 10은 다른 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이고, 도 11a 내지 11g는 도 10에 도시된 3차원 플래시 메모리 제조 방법을 설명하기 위한 실시예를 나타낸 도면이다. 이하, 설명되는 3차원 플래시 메모리 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 10 내지 11g를 참조하면, 제조 시스템은 단계(S1010)에서 도 11a와 같이 제1 방향(1110)으로 연장 형성되어 교대로 적층된 희생층(1121, 1131) 및 절연층(1122, 1132)에 제1 방향(1110)과 수직되는 방향으로 형성된 스트링(1123, 1133)을 각기 포함하는 두 개의 블록들(1120, 1130)을 준비한다. 이러한 두 개의 블록들(1120, 1130) 상에 스트링(1123, 1133)이 각기 형성되는 과정은 도 4a 내지 4b를 참조하여 상술된 하부 스트링(411,412)의 형성 과정과 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
이어서, 제조 시스템은 단계(S1020)에서 두 개의 블록들(1120, 1130) 중 제1 블록(1120)의 상부 영역에 스트링 간 절연막(1140)을 생성한다.
그 다음, 제조 시스템은 단계(S1030)에서 스트링 간 절연막(1140)의 적어도 일부분(1141, 1142)을 식각하여, 적어도 일부분(1141, 1142)이 식각된 공간(1143, 1144)에 적어도 하나의 희생막(1145, 1146)을 형성한다.
단계(S1020 내지 S1030)에 대한 예시로, 제조 시스템은 도 11b와 같이 제1 블록(1120)의 상부 영역에 스트링 간 절연막(1140)을 생성한 뒤, 도 11c와 같이 스트링 간 절연막(1140)의 적어도 일부분(1141, 1142)을 제1 방향(1110)과 직교하는 제2 방향(1147)으로 식각하고, 적어도 일부분(1141, 1142)이 제2 방향(1147)으로 식각된 공간(1143, 1144)에 적어도 하나의 희생막(1145, 1146)을 형성할 수 있다.
이 때, 제조 시스템은, 적어도 하나의 희생막(1145, 1146)을 형성함에 있어, 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160)에 형성될 적어도 하나의 중간 배선층(1170, 1180)이 제1 블록(1120)에 포함되는 스트링(1123)의 채널층의 적어도 일부분 및 제2 블록(1130)에 포함되는 스트링(1133)의 채널층의 적어도 일부분과 맞닿도록 스트링 간 절연막(1140)의 적어도 일부분(1141, 1142)을 식각할 수 있다. 도면에는 스트링 간 절연막(1140)에서 식각되는 적어도 일부분(1141, 1142)이 스트링 간 절연막(1140) 상에서 두 개의 트렌치들인 것으로 도시되나 이에 제한되거나 한정되지 않으며, 스트링 간 절연막(1140) 상에서 가운데 위치하는 하나의 트렌치일 수도 있다. 이에 대한 상세한 설명은 도 5a 내지 5c를 참조하여 전술되었으므로 생략하기로 한다.
또한, 제조 시스템은 단계(S1030)에서, 제1 블록(1120)에 포함되는 스트링(1123)의 채널층 및 제2 블록(1130)에 포함되는 스트링(1133)의 채널층을 연결시키는 적어도 하나의 채널 연결부(미도시)를 형성할 수 있다. 이에 대한 상세한 설명은 도 6a 내지 6g를 참조하여 전술되었으므로 생략하기로 한다.
또한, 제조 시스템은 단계(S1030)에서, 적어도 하나의 채널 연결부를 형성하는 대신에, 연결 스트링(미도시)를 형성할 수도 있다. 이에 대한 상세한 설명은 도 8a 내지 8g를 참조하여 전술되었으므로 생략하기로 한다.
그 다음, 제조 시스템은 단계(S1040)에서 적어도 하나의 희생막(1145, 1146)이 형성된 스트링 간 절연막(1140)의 상부 영역에 제2 블록(1130)을 적층한다. 예를 들어, 제조 시스템은 도 11d와 같이 제1 방향(1110)으로 연장 형성되어 교대로 적층된 희생층(1121)과 절연층(1122)에 제1 방향(1110)과 수직되는 방향으로 형성된 스트링(1133)을 포함하는 제2 블록(1130)을 스트링 간 절연막(1140)의 상부 영역에 적층할 수 있다.
그 다음, 제조 시스템은 단계(S1050)에서 제1 블록(1120)에 포함되는 희생층(1121), 스트링 간 절연막(1140)에 형성된 적어도 하나의 희생막(1145, 1146) 및 제2 블록(1130)에 포함되는 희생층(1131)을 식각한다. 예를 들어, 제조 시스템은 도 11e와 같이 화학적 방식을 이용하여 제1 블록(1120)에 포함되는 희생층(1121), 스트링 간 절연막(1140)에 형성된 적어도 하나의 희생막(1145, 1146) 및 제2 블록(1130)에 포함되는 희생층(1131)을 식각함으로써, 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160), 제1 블록(1120)에 포함되는 희생층(1121)이 식각된 공간(1124) 및 제2 블록(1130)에 포함되는 희생층(1131)이 식각된 공간(1134)을 확보할 수 있다.
그 후, 제조 시스템은 단계(S1060)에서 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160)에 적어도 하나의 중간 배선층으로 사용될 전극층(1170, 1180)과, 제1 블록(1120)에 포함되는 희생층(1121)이 식각된 공간(1124) 및 제2 블록(1130)에 포함되는 희생층(1131)이 식각된 공간(1134)에 워드라인으로 사용될 전극층(1125, 1135)을 형성한다. 예를 들어, 제조 시스템은 도 11f와 같이 증착 방식을 이용하여 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160), 제1 블록(1120)에 포함되는 희생층(1121)이 식각된 공간(1124) 및 제2 블록(1130)에 포함되는 희생층(1131)이 식각된 공간(1134)에 금속 물질(일례로, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 어느 하나)로 전극층(1170, 1180, 1125, 1135)을 형성할 수 있다. 이 때, 적어도 하나의 희생막(1145, 1146)이 식각된 공간(1150, 1160)에 형성되는 전극층(1170, 1180)은 적어도 하나의 중간 배선층으로 사용되며, 제1 블록(1120)에 포함되는 희생층(1121)이 식각된 공간(1124) 및 제2 블록(1130)에 포함되는 희생층(1131)이 식각된 공간(1134)에 형성되는 전극층(1125, 1135)은 워드라인으로 사용되게 된다.
여기서, 적어도 하나의 중간 배선층은 스트링(1123, 1133)에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 배선층으로서, 일례로, 3차원 플래시 메모리에 포함되는 상부 배선층(미도시)이 소스 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(1170, 1180)은, 드레인 전극으로 사용될 수 있으며, 상부 배선층이 드레인 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 적어도 하나의 중간 배선층(1170, 1180)은 소스 전극으로 사용될 수 있다.
위의 단계들(S1010 내지 S1060)을 통해 제조 완료된 3차원 플래시 메모리의 상면도(3차원 플래시 메모리에서 적어도 하나의 중간 배선층(1170, 1180)을 기준으로 잘린 단면도)는 도 11g와 같다.
이처럼 제조 시스템은, 적어도 하나의 중간 배선층(1170, 1180)을 제조하는 공정을 스트링(1123, 1133)을 모두 형성한 이후에 수행하는 것을 특징으로 하며(즉, 후단 공정을 이용하여 적어도 하나의 중간 배선층(1170, 1180)을 제조함), 상기 특징을 통해 기존의 제조 기술이 갖는 물질 열화의 문제점과 공정 Cost가 높은 단점을 극복할 수 있다.
더욱이, 제조 시스템은 적어도 하나의 중간 배선층(1170, 1180)을 제조하는 공정과 워드라인을 제조하는 공정을 통합하여 진행하기 때문에, 공정 Cost를 더욱 낮출 수 있는 효과를 도모할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 제1 블록-상기 제1 블록은 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-에 하부 스트링을 형성하는 단계;
    상기 하부 스트링이 형성된 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계;
    상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계;
    상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 제2 블록-상기 제2 블록은 상기 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층을 포함함-을 생성하는 단계;
    상기 제2 블록에 상부 스트링을 형성하는 단계;
    상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및
    상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  2. 제1항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및
    상기 나머지 적어도 일부분이 식각된 공간에 적어도 하나의 채널 연결부-상기 적어도 하나의 채널 연결부는 상기 상부 스트링의 채널층과 상기 하부 스트링의 채널층을 연결시킴-를 형성하는 단계
    를 더 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  3. 제2항에 있어서,
    상기 나머지 적어도 일부분을 식각하는 단계는,
    상기 나머지 적어도 일부분이 식각된 공간에 형성될 상기 적어도 하나의 채널 연결부가 상기 상부 스트링의 채널층의 적어도 일부분 및 상기 하부 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 나머지 적어도 일부분을 식각하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  4. 제1항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계
    를 더 포함하고,
    상기 제2 블록에 상부 스트링을 형성하는 단계는,
    상기 나머지 적어도 일부분이 식각된 공간에 연결 스트링을 형성하는 단계
    를 더 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  5. 제1항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 적어도 하나의 희생막이 식각된 공간에 형성될 상기 적어도 하나의 중간 배선층이 상기 상부 스트링의 채널층의 적어도 일부분 및 상기 하부 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 적어도 일부분을 식각하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  6. 제1항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막의 적어도 일부분을 상기 제1 방향과 직교하는 제2 방향으로 식각하는 단계; 및
    상기 적어도 일부분이 상기 제2 방향으로 식각된 공간에 상기 적어도 하나의 희생막을 형성하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  7. 제1항에 있어서,
    상기 적어도 하나의 중간 배선층은,
    상기 하부 스트링 및 상기 상부 스트링에 대한 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한, 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  8. 제1 방향으로 연장 형성되어 교대로 적층된 희생층과 절연층에 상기 제1 방향과 수직되는 방향으로 형성된 스트링을 각기 포함하는 두 개의 블록들을 준비하는 단계;
    상기 두 개의 블록들 중 제1 블록의 상부 영역에 스트링 간 절연막을 생성하는 단계;
    상기 스트링 간 절연막의 적어도 일부분을 식각하여, 상기 적어도 일부분이 식각된 공간에 적어도 하나의 희생막을 형성하는 단계;
    상기 적어도 하나의 희생막이 형성된 스트링 간 절연막의 상부 영역에 상기 두 개의 블록들 중 상기 제1 블록을 제외한 제2 블록을 적층하는 단계;
    상기 제1 블록에 포함되는 희생층, 상기 적어도 하나의 희생막 및 상기 제2 블록에 포함되는 희생층을 식각하는 단계; 및
    상기 적어도 하나의 희생막이 식각된 공간에 적어도 하나의 중간 배선층으로 사용될 전극층과, 상기 제1 블록에 포함되는 희생층이 식각된 공간 및 상기 제2 블록에 포함되는 희생층이 식각된 공간에 워드라인으로 사용될 전극층을 형성하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  9. 제8항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및
    상기 나머지 적어도 일부분이 식각된 공간에 적어도 하나의 채널 연결부-상기 적어도 하나의 채널 연결부는 상기 제1 블록에 포함되는 스트링의 채널층과 상기 제2 블록에 포함되는 스트링의 채널층을 연결시킴-를 형성하는 단계
    를 더 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  10. 제9항에 있어서,
    상기 나머지 적어도 일부분을 식각하는 단계는,
    상기 나머지 적어도 일부분이 식각된 공간에 형성될 상기 적어도 하나의 채널 연결부가 상기 제1 블록에 포함되는 스트링의 채널층의 적어도 일부분 및 상기 제2 블록에 포함되는 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 나머지 적어도 일부분을 식각하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  11. 제8항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 스트링 간 절연막 중 상기 적어도 하나의 희생막이 형성된 부분을 제외한 나머지 적어도 일부분을 식각하는 단계; 및
    상기 나머지 적어도 일부분이 식각된 공간에 연결 스트링을 형성하는 단계
    를 더 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
  12. 제8항에 있어서,
    상기 적어도 하나의 희생막을 형성하는 단계는,
    상기 적어도 하나의 희생막이 식각된 공간에 형성될 상기 적어도 하나의 중간 배선층이 상기 제1 블록에 포함되는 스트링의 채널층의 적어도 일부분 및 상기 제2 블록에 포함되는 스트링의 채널층의 적어도 일부분과 맞닿도록 상기 적어도 일부분을 식각하는 단계
    를 포함하는 후단 공정을 이용한 3차원 플래시 메모리 제조 방법.
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