TW201926642A

TW201926642A - 記憶體元件及其製作方法

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Publication number: TW201926642A
Application number: TW106142087A
Authority: TW
Inventors: 賴二琨; 龍翔瀾
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-12-01
Filing date: 2017-12-01
Publication date: 2019-07-01
Also published as: TWI643317B

Abstract

一種記憶體元件，包括半導體基材、底部絕緣層、第一導電層、複數個第二導電層、接觸插塞、通道層以及記憶層。底部絕緣層位於半導體基材上。第一導電層是一選擇性磊晶成長層，位於底部絕緣層之上。複數個絕緣層位於底部絕緣層之上。複數個第二導電層與絕緣層交錯堆疊，且和第一導電層電性隔離。接觸插塞穿過底部絕緣層並與半導體基材和第一導電層電性接觸。通道層位於第一貫穿開口的至少一個側壁上，並與接觸插塞電性接觸，其中第一貫穿開口穿過絕緣層和第二導電層，而將接觸插塞暴露於外。記憶層位於通道層與第二導電層之間。

Description

記憶體元件及其製作方法

本揭露書是有關於一種非揮發性記憶體(Non-Volatile Memory，NVM)元件及其製作方法。特別是有關於一種垂直通道記憶體元件及其製作方法。

非揮發性記憶體元件具有存入元件中的資料不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存資料的記憶體元件之一。快閃記憶體是一種典型的非揮發性記憶體技術。

製作具有垂直通道的非揮發性記憶體元件，例如垂直通道NAND快閃記憶體的方法，一般係先以複數絕緣層和多晶矽層交錯堆疊在半導體基材上形成多層堆疊結構，再於多層堆疊結構中形成貫穿開口，將基材暴露於外；並依序在貫穿開口的側壁上毯覆記憶層(例如矽-矽氧化物-氮化矽-矽氧化物-矽(SONOS)記憶層、間隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(BE-SONOS)記憶層、或電荷捕捉記憶體(charge trapping memory)以及多晶矽通道層，藉以在記憶層、通道層以及多晶矽層上定義出複數個記憶胞，並且藉由通道層使記憶胞與作為底部共用源極線的基材電性連接。其中，底部共用源極線可用來進行非揮發性記憶體元件的區塊抹除(block erase)操作。

然而，由於傳統的底部共用源極線一般係藉由離子植佈的方式形成於基材的摻雜區，阻值偏高。加上，離子植佈摻雜區與基材之間的接合介面會產生寄生電容，不僅會增加功率消耗而且會對訊號產生干擾以及時間延遲(RC delay)，進而降低記憶體元件寫入/讀取操作的可靠度以及元件速度。

因此，有需要提供一種垂直通道快閃記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本發明的一個面向是有關於一種記憶體元件，包括半導體基材、底部絕緣層、第一導電層、複數個第二導電層、接觸插塞、通道層以及記憶層。底部絕緣層位於半導體基材上。第一導電層是一選擇性磊晶成長層，位於底部絕緣層之上。複數個絕緣層位於底部絕緣層之上。複數個第二導電層與絕緣層交錯堆疊，且和第一導電層電性隔離。接觸插塞穿過底部絕緣層並與半導體基材和第一導電層電性接觸。通道層位於第一貫穿開口的至少一個側壁上，並與接觸插塞電性接觸，其中第一貫穿開口穿過絕緣層和第二導電層，而將接觸插塞暴露於外。記憶層位於通道層與第二導電層之間。

本發明的另一個面向是有關於一種記憶體元件的製作方法。此一記憶體元件的製作方法包括下述部驟：首先，提供多層堆疊結構(multilayers stack)，使多層堆疊結構具有複數個絕緣層和複數個犧牲層相互堆疊於半導體基材上，並使犧牲層和第一導電層隔離。至少一個第一貫穿開口，穿過多層堆疊結構，將半導體基材、絕緣層、和犧牲層部分地暴露於外。接著，進行選擇性沉積(selective deposition)製程，以於第一貫穿開口的底部形成接觸插塞，與第一導電層和半導體基材電性接觸。然後，於第一貫穿開口的至少一個側壁上依序形成記憶層和通道層，使記憶層夾設於通道層與剩餘犧牲層之間，並且使通道層與接觸插塞電性接觸。後續，形成至少一個第二貫穿開口，穿過多層堆疊結構，使半導體基材、絕緣層以及犧牲層部分地暴露於外。並在通過第二貫穿開口移除所有犧牲層後，於犧牲層的原來的位置上，形成一第一導電層及複數個第二導電層。這些第二導電層是位於第一導電層上，且第一導電層接觸於接觸插塞。

根據上述實施例，本發明是在提供一種記憶體元件及其製作方法。其係在半導體基材上方形成具有複數個記憶胞的多層堆疊結構，並形成至少一個穿過多層堆疊中之底部絕緣層及第一導電層且與半導體基材及第一導電層電性接觸的接觸插塞。且在導電層上以及複數個縱向穿過多層堆疊結構用來串接記憶胞以形成複數個記憶胞串列的通道層，並使每一個通道層與對應的一個接觸插塞產生電性接觸。其中，導電層和通道層之間的距離小於半導體基材和通道層之間的距離。

由於，本發明之實施例所提供的記憶體元件係採用獨立的導電層，而非半導體基材，來作為不同記憶胞串列的底部共用源極線。因此用來進行讀取/寫入操作的電流，其流經導電層路徑，比習知技術所提供的記憶體元件流經半導體基材的電流路徑要短，因此記憶體元件的操作電流路徑，可降低記憶體元件的操作電阻。加上，本發明之實施例所提供的記憶體元件並不會在底部共用源極線中形成具有p-n接面的摻雜區，可避免寄生電容的形成，可增進記憶體元件的操作可靠度，解決習知技術所面臨的問題。

本發明是提供一種半導體元件及其製作方法，可改善習知半導體元件接觸電阻偏高的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一具有記憶體單元、邏輯單元和高壓單元的嵌入式記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1圖至第14圖，第1圖至第14圖係根據本發明的一實施例所繪示的記憶體元件100的製程結構剖面示意圖。在本實施例之中，記憶體元件100係一種垂直通道NAND快閃記憶體元件。製作記憶體元件100的方法包括下述部驟：

首先，在半導體基材101上提供一多層堆疊結構110 (如第1圖所繪示)。在本發明的一些實施例中，半導體基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成。在本實施例中，半導體基材101可由p型摻雜的多晶矽所構成。

多層堆疊結構110包括形成於半導體基材101上的複數個絕緣層121-127以及複數個犧牲層111-116。絕緣層121-127與犧牲層111-116係相互平行，並且沿著Z軸方向彼此交錯堆疊於半導體基材101上，如第1圖所示。在本實施例之中，絕緣層121及絕緣層127分別是位於多層堆疊結構110的頂層以及位於多層堆疊結構110的最底層，而底部絕緣層121是與半導體基材101直接接觸，藉以使犧牲層111-116和半導體基材101電性隔離。在本發明的一些實施例中，絕緣層122的厚度可大於底部絕緣層121及絕緣層123-127的厚度。底部絕緣層121的厚度可小於或類似於絕緣層123-127的厚度。在本實施例中，絕緣層122的厚度可介於100埃(Angstrom，Å)至1500埃之間，較佳為200埃至400埃。絕緣層121的厚度可介於100埃至1200埃之間，較佳為100埃至400埃。底部絕緣層121的厚度可等於或小於絕緣層123-127的厚度。絕緣層123-127可具有相同的厚度。絕緣層122的厚度可大於絕緣層123-127的厚度，例如是2倍或3倍大之厚度。

犧牲層111-116可以由含矽氮化物(silicon-nitride compound)，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合，所構成。在本實施例中，犧牲層111-116係由氮化矽所構成。絕緣層121-127可以由介電材料，例如矽氧化物、矽氮化物、矽氮氧化物、矽酸鹽或上述之任一組合，所構成。然而，應理解的是，在本發明的實施例中，犧牲層111-116和絕緣層121-127的材料並不相同。在本實施例中，絕緣層121-127是由氧化矽所製成。在本發明的一些實施例中，犧牲層111-116和絕緣層121-127可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。

接著，對多層堆疊結構110進行蝕刻製程，以形成複數個第一貫穿開口110a和110b，貫穿多層堆疊結構110，藉以將一部分的半導體基材101暴露於外 (如第2圖所繪示)。在本發明的一些實施例中，形成第一貫穿開口110a和110b的蝕刻製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構110之中形成沿著Z軸方向向下延伸，且截面形狀實質為圓形的貫穿孔(第一貫穿開口110a和110b)，將位於第一貫穿開口110a和110b之底面的一部分半導體基材101，以及用來作為第一貫穿開口110a和110b之側壁的一部分絕緣層121-127、犧牲層111-116暴露出來。

之後，進行選擇性沉積(selective deposition)製程，以於第一貫穿開口110a和110b底部形成多個接觸插塞104(如第3圖繪示)。在本發明的一實施例之中，接觸插塞104可以是經由選擇性磊晶成長(Selective Epitaxial Growth，SEG)所形成的單晶或多晶矽層或上述之任一組合，可以是未摻雜或輕微P型摻雜的選擇性磊晶成長層。

另外，為了消除形成於接觸插塞104中的氣泡(void)，較佳會進行一熱退火(anneal)製程。在本實施例中，接觸插塞104的高度，由半導體基材101的底面起算，較佳高過於犧牲層111並低於犧牲層112-116。詳言之，在本實施例之中，接觸插塞104的頂面104a實質高於犧牲層111的頂面111a，但接觸插塞104的頂面104a實質低於絕緣層122的頂面122a。然而，應理解的是，接觸插塞104、絕緣層122及犧牲層111-116的配置並不限定於此。

然後，於第一貫穿開口110a和110b的側壁上依序形成記憶層107和通道層108，並將記憶層107夾設於通道層108與剩餘的犧牲層112-116之間，且使通道層108與接觸插塞104的頂面104a電性接觸(如第4圖所繪示)。在本發明的一些實施中，記憶層107的形成包括下述部驟：首先形成具有，例如氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO) 結構的複合層(但不以此為限)，共形毯覆於多層堆疊結構110的表面以及第一貫穿開口110a和110b的側壁及底部。之後，以蝕刻製程移除位於第一貫穿開口110a和110b底部的一部分氧化矽-氮化矽-氧化矽、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽結構，將接觸插塞104的一部分頂面104a暴露於外。

在本揭露中，是以沉積製程形成通道層108的第一層，通道層108的第一層是共形毯覆於記憶層107。接著，進行蝕刻製程以移除位於多層堆疊結構110之頂面上、位於第一貫穿開口110a及110b的底部上的部分的記憶層107及部分的通道層108之第一層，以暴露出部分的接觸插塞104之頂表面104a。此後，進行沉積製程以形成通道層108之第二層，以覆蓋記憶層107、通道層108之第一層及接觸插塞104之頂面104a的暴露部分，以便於形成連接第一層及第二層的通道層108。

通道層108可由半導體材料所構成，例如是矽、鍺或其他摻雜或無摻雜之半導體材質。在本實施例中，通道層108係由無摻雜的多晶矽所構成。

形成通道層108之後，再以絕緣材料109，例如二氧化矽、氮化矽或其他合適的介電材料，填充第一貫穿開口110a和110b，並在第一貫穿開口110a和110b中形成至少一空氣間隙(air gap)130。在回蝕絕緣材料109之後，於絕緣材料109上方形成銲墊131(N+多晶矽或N+多晶矽/金屬矽化物(salicide))，與通道層108形成一電性接觸(如第5圖所繪示)。

接著，形成覆蓋層132來覆蓋多層堆疊結構110以及銲墊131(如第6圖所繪示)。在本發明的一實施例中，覆蓋層132包括矽氧化物。

之後，進行另一個蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構110的第二貫穿開口133，並將絕緣層121-127和犧牲層111-116以及半導體基材101的暴露表面101a部分地暴露於外(如第7圖所繪示)。

此後，在半導體基材101的暴露表面101a上形成保護層128(如第8圖所示)。保護層128可藉由對於半導體基材101進行一氧化製程所形成。在本實施例中，保護層128是矽氧化物硬罩幕層，其係藉由在半導體基材101的暴露表面101a上所進行之氧化製程形成，可用來在後續製程中保護半導體基材101。由於絕緣層121-127和犧牲層111-116為氧化物及氮化物，在氧化保護層128的期間並不會被氧化。

接著，移除剩餘的犧牲層111-116。亦即是將所有的犧牲層111-116皆移除。在本實施例之中，係採用磷酸(H₃ PO₄ )溶液通過第二貫穿開口133將剩餘的犧牲層111-116予以移除，並將一部分的記憶層107暴露於外(如第9圖所繪示)。

之後，在犧牲層111原來佔據的位置上形成第一導電層103 (如第10A圖所示)。第一導電層103可以是一選擇性磊晶成長層，亦即是藉由選擇性磊晶成長之製程所形成的一單晶矽層或多晶矽層，且可以是一重摻雜層，例如是藉由選擇性磊晶成長層製程所形成的N+摻雜單晶矽或多晶矽層。較佳地，第一導電層103可以是選擇性磊晶製程所形成的單晶矽層，其相較於選擇性磊晶製程所形成的多晶矽層具有更低的電阻。第一導電層103之選擇性磊晶成長是位於接觸插塞104的側表面104s上，來自一接觸插塞104的選擇性磊晶成長層可與來自另一接觸插塞104的選擇性磊晶成長層疊匯合於第二貫穿開口133的底部以及保護層128上。因此，由第二貫穿開口133所暴露出的頂面103a可為一彎曲形狀(如第10B及10C圖所繪示)。亦即，如第10B的放大圖103b所示，位於第二貫穿開口133中的第一導電層103的中間部分可比連接於第二貫穿開口之側壁的側邊部分更厚。或者，如第10C圖的放大圖103b所示，位於第二貫穿開口133中的第一導電層103的中間部分可比連接於第二貫穿開口之側壁的側邊部分更薄。

第一導電層103是藉由保護層128與對應於第二貫穿開口133的半導體基材101分開。保護層128的上表面接觸於第一導電層103，保護層128的下表面接觸於半導體基材101。在藉由選擇性磊晶成長製程形成第一導電層103的期間，由於半導體基材101是受到保護層128的保護，半導體基材101上並不會有磊晶矽(epitaxial silicon)的成長。

由於本揭露之第一導電層103是一選擇性磊晶成長層，亦即是藉由選擇性磊晶成長製程所形成的一單晶矽層或多晶矽層，相較於第一導電層不是用選擇性磊晶成長製程所形成的多晶矽層的比較例而言，本揭露之第一導電層103具有較低之電阻。亦即，本揭露之第一導電層103相較於不是使用選擇性磊晶成長製程所形成的多晶矽層而言具備較佳的導電性。因此，本揭露之半導體元件100相較於第一導電層不是使用選擇性磊晶成長製程所形成的多晶矽層的比較例而言，例如是讀取(read)或寫入(program)的操作速度可以更為快速。

再者，由於本揭露之第一導電層103是在形成記憶層107之後才形成，記憶層107之製程(例如是熱氧化製程)並不會影響第一導電層103。因此，相較於第一導電層是形成於記憶體層之製程之前的比較例而言，本揭露之第一導電層103可具有較佳的電性及結構特性。

此外，由於本揭露之第一導電層103是在形成接觸插塞104之後才形成，在接觸插塞104形成的期間，第一導電層103並不會形成一多晶矽介面去影響磊晶矽的成長。因此，相較於第一導電層是在接觸插塞形成之前所形成而由第一導電層產生多晶矽介面的比較例而言，本揭露之接觸插塞較容易成長。

接下來，形成複數個第二導電層105填充於被移除之剩餘犧牲層111-116原來的位置上，進而在每一個第二導電層105與記憶層107和通道層108重疊的區域形成一個記憶胞137，並在多層堆疊結構110中形成記憶體陣列(如第11圖所繪示)。在本發明的一些實施例中，第二導電層105可以是由多晶矽、金屬或其他合適的導電材質，及高介電常數材料(high k material)所構成。在本實施例之中，第二導電層105是由一金屬層，例如氮化鈦/鎢(TiN/W)、氮化鉭/鎢(TaN/W)、氮化鉭/銅(TaN/Cu)以及其他可能的材料，以及高介電常數材料，例如氧化鋁(Al₂ O₃ )、二氧化鉿(HfO2)、二氧化鋯(ZrO₂ )以及其他材料所構成。

在形成第二導電層105之後，於第二貫穿開口133的至少一個側壁上形成間隙壁介電層(dielectric spacer)129(如第12圖所繪示)。

接著，於第二貫穿開口133中形成金屬插塞134，與第一導電層103電性接觸，且藉由該間隙壁介電層129與第二導電層105電性隔離(如第13圖所繪示)。

後續，在覆蓋層132上方形成層間介電層135；再於層間介電層135上形成複數條位元線136，使位元線136經由內連線139與銲墊131電性接觸。之後，經由一連串後段製程(未繪示)，完成記憶體元件100的製備(如第14圖所繪示)。在本發明的一些實施例中，第一導電層103可作為記憶體元件100的底部共用源極線。而位於記憶體陣列中由第二導電層105與記憶層107和通道層108所形成的記憶胞137，可經由位元線136耦接至解碼器，例如行解碼器或列解碼器或(未繪示)。

來自位元線136的電流C可以經過通道層108、接觸插塞104、第一導電層103(作為底部共用源極線)和金屬插塞134而接地。換句話說，用來進行讀取/寫入操作的電流並不會流經過半導體基材101。和習知技術相比，不僅電流路徑縮短，且不會在第一導電層103和基材101之間形成具有p-n接面的摻雜區，可避免寄生電容的形成，可大幅降低記憶體元件100的操作電阻，並解決習知技術因為在底部共用源極線和基材之間產生寄生電容所導致的訊號干擾以及時間延遲問題，進而增進憶體元件的操作可靠度以及元件速度。此外，由於本揭露之第一導電層103為選擇性磊晶成長層，相較於比較例中的第一導電層(並非是藉由選擇性磊晶製程所形成的多晶矽層所製成)而言，本揭露之第一導電層103具有較低的電阻，故相較於比較例中的第一導電層而言，本揭露的第一導電層103具有較佳的導電性。

根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。其係在半導體基材上方形成具有複數個記憶胞的多層堆疊結構，穿過多層堆疊形成至少一接觸插塞以電性接觸半導體基材及第一導電層，其中第一導電層是選擇性磊晶成長層，以及複數個縱向穿過多層堆疊結構用來串接記憶胞以形成複數個記憶胞串列的通道層，並使每一個通道層與對應的一個接觸插塞產生電性接觸。其中，導電層和通道層之間的距離小於半導體基材和通道層之間的距離。

由於，本發明之實施例所提供的記憶體元件係採用獨立的導電層，而非半導體基材，來作為不同記憶胞串列的底部共用源極線。因此用來進讀取/寫入操作的電流，其流經導電層路徑，比習知技術所提供的記憶體元件流經半導體基材的電流路徑要短，因此記憶體元件的操作電流路徑，可降低記憶體元件的操作電阻。加上，本發明之實施例所提供的記憶體元件並不會在底部共用源極線和基材之間形成具有p-n接面的摻雜區，可避免寄生電容的形成，進而可增進記憶體元件的操作可靠度以及元件速度，解決習知技術所面臨的問題。此外，由於本揭露之第一半導體層是選擇性磊晶成長層，相較於使用多晶矽層作為底部共用源極線的習知技術而言，使用選擇性磊晶成長層作為底部共用源極線具有較低的電阻，本揭露之第一導電層具有較佳的導電性。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體元件

101‧‧‧半導體基材

101a‧‧‧暴露表面

103‧‧‧第一導電層

103a、111a、122a‧‧‧頂面

103b‧‧‧放大圖

104‧‧‧接觸插塞

104s‧‧‧側表面

105‧‧‧第二導電層

107‧‧‧記憶層

108‧‧‧通道層

109‧‧‧絕緣材料

110‧‧‧多層堆疊結構

110a、110b‧‧‧第一貫穿開口

111-116‧‧‧犧牲層

121-127‧‧‧絕緣層

128‧‧‧保護層

129‧‧‧間隙壁介電層

130‧‧‧空氣間隙

131‧‧‧銲墊

132‧‧‧覆蓋層

133‧‧‧第二貫穿開口

134‧‧‧金屬插塞

135‧‧‧層間介電層

136‧‧‧位元線

137‧‧‧記憶胞

139‧‧‧內連線

C‧‧‧電流

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下: 第1圖至第14圖係根據本發明的一實施例所繪示的製作記憶體元件的製程結構剖面示意圖。

Claims

一種記憶體元件，包括: 一半導體基材；一底部絕緣層，位於該半導體基材上；一第一導電層，位於該底部絕緣層上，其中該第一導電層是一選擇性磊晶成長層；複數個絕緣層，位於該第一導電層之上；複數個第二導電層，與該些絕緣層交錯堆疊，且和該第一導電層電性隔離；一接觸插塞，穿過該底部絕緣層且與該第一導電層和該半導體基材電性接觸；一通道層，位於一第一貫穿開口的至少一側壁上，並與該接觸插塞電性接觸，其中該第一貫穿開口穿過該些絕緣層和該些第二導電層，而將該接觸插塞暴露於外；以及一記憶層，位於該通道層與該些第二導電層之間。
如申請專利範圍第1項所述之記憶體元件，其中該第一導電層具有暴露於一第二貫穿開口的一頂面，該頂面為一彎曲形狀，其中該第二貫穿開口穿過該些絕緣層及該些第二導電層。
如申請專利範圍第1項所述之記憶體元件，更包括一保護層，該保護層配置於該半導體基材的一暴露表面，該暴露表面是暴露於一第二貫穿開口，其中該第二貫穿開口穿過該些絕緣層及該些第二導電層，且該保護層是配置於該半導體基材與該第一導電層之間。
如申請專利範圍第1項所述之記憶體元件，其中該記憶層包括一氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)結構，且位於該第一貫穿開口的該側壁上，並且夾設於該通道層與該些第二導電層之間。
如申請專利範圍第1項所述之記憶體元件，更包括：一間隙壁介電層(dielectric spacer)，位於一第二貫穿開口的至少一側壁上，其中該第二貫穿開口穿過該些絕緣層和該些第二導電層，將該第一導電層暴露於外；以及一金屬插塞，位於該第二貫穿開口中，與該第一導電層電性接觸，且藉由該間隙壁介電層與該些第二導電層電性隔離。
如申請專利範圍第1項所述之記憶體元件，其中該接觸插塞具有高於該第一導電層的一頂面。
一種記憶體元件的製作方法，包括: 提供一多層堆疊結構(multi-layer stacks)，使該多層堆疊結構具有複數個絕緣層和複數個犧牲層相互堆疊於一半導體基材上；形成至少一第一貫穿開口，穿過該多層堆疊結構，將該半導體基材、該些絕緣層和該些犧牲層部分地暴露於外；進行一選擇性沉積(selective deposition)製程，以於該第一貫穿開口之一底部形成一接觸插塞，與該半導體基材電性接觸；於該第一貫穿開口的至少一側壁上依序形成一記憶層和一通道層，使該記憶層夾設於該通道層與剩餘的該些犧牲層之間，並且使該通道層與該接觸插塞電性接觸；形成至少一第二貫穿開口，穿過該多層堆疊結構，使該半導體基材、該些絕緣層以及該些犧牲層部分地暴露於外；通過該第二貫穿開口移除所有的該些犧牲層；以及於該些犧牲層原來佔據的位置上，形成一第一導電層及複數個第二導電層，其中該些第二導電層是位於該第一導電層之上，且該第一導電層接觸於該接觸插塞。
如申請專利範圍第7項所述之記憶體元件的製作方法，其中該第一導電層是藉由一選擇性磊晶成長製程所形成。
如申請專利範圍第7項所述之記憶體元件的製作方法，更包括：　　在移除所有的該些犧牲層之前形成一保護層於該半導體基材的一暴露表面上，其中該暴露表面是暴露於該第二貫穿開口，且該保護層是配置於該半導體基材與該第一導電層之間。
如申請專利範圍第9項所述之記憶體元件的製作方法，其中該保護層是藉由對該半導體基材進行一氧化製程所形成。