CN110875326A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够提升可靠性的半导体存储装置。实施方式的半导体存储装置包含第1配线层(46)、与第1配线层相邻地配置的第2配线层(46)、设置在第1配线层与第2配线层之间的第1半导体层(31_2)、设置在第1配线层与第2配线层之间的第2半导体层(31_3)、设置在第1半导体层与第2半导体层之间且与第1半导体层及第2半导体层分别相接的第1绝缘层(30)、设置在第1及第2半导体层以及第1绝缘层上的第3半导体层(31B)、设置在第1配线层与第2配线层之间且与第1绝缘层相接的第2绝缘层(49)、设置在第1配线层与第1半导体层之间的第1电荷储存层(33)以及设置在第2配线层与第2半导体层之间的第2电荷储存层(33)。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-163544号(申请日：2018年8月31日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not AND，与非)型闪存。
发明内容
实施方式提供一种能够提升可靠性的半导体存储装置。
实施方式的半导体存储装置包含：半导体衬底；第1配线层，设置在半导体衬底的上方，且在与半导体衬底平行的第1方向上延伸；第2配线层，在与半导体衬底平行且与第1方向交叉的第2方向上，与第1配线层相邻地配置，且在第1方向上延伸；第1半导体层，设置在第1配线层与第2配线层之间，在与半导体衬底垂直的第3方向上延伸；第2半导体层，设置在第1配线层与第2配线层之间，在第3方向上延伸；第1绝缘层，设置在第1半导体层与第2半导体层之间，与第1半导体层及第2半导体层分别相接，且在第3方向上延伸；第3半导体层，设置在第1及第2半导体层以及第1绝缘层上；第2绝缘层，设置在第1配线层与第2配线层之间，与第1绝缘层相接，且在第2方向上延伸；第1电荷储存层，设置在第1配线层与第1半导体层之间；以及第2电荷储存层，设置在第2配线层与第2半导体层之间。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图4是沿图3中的B1-B2线的剖视图。
图5是沿图3中的A1-A2线的剖视图。
图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图7是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图8是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图9是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图10是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图11是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图12是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图13是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图14是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图15是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图16是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图17是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图18是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图19是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图20是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图21是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图22是第2实施方式的半导体存储装置所具备的存储单元阵列的B1-B2剖视图。
图23是第2实施方式的半导体存储装置所具备的存储单元阵列的A1-A2剖视图。
图24是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图25是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图26是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图27是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图28是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图29是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图30是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图31是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图32是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图33是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图34是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图35是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图36是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图37是第3实施方式的半导体存储装置所具备的存储单元阵列的B1-B2剖视图。
图38是第3实施方式的半导体存储装置所具备的存储单元阵列的A1-A2剖视图。
图39是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图40是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图41是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图42是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图43是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图44是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图45是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图46是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图47是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图48是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图49是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图50是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图51是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图52是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图53是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图54是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图55是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有大致相同功能及构成的构成要素标注同一符号，且仅于有必要时进行重复说明。另外，以下所示的各实施方式例示用于将该实施方式的技术思想具体化的装置及方法，实施方式的技术思想并不将构成零件的材质、形状、构造、配置等限定于下述实施方式。实施方式的技术思想能够在权利要求书中施加各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，以在半导体衬底上方三维地积层着存储单元晶体管的三维积层型NAND型闪存为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本整体构成的框图的一例。此外，在图1中，用箭头线表示各区块的连接的一部分，但区块间的连接并不限定于这些。
如图1所示，半导体存储装置1大致包含存储器核心部10及周边电路部20。
存储器核心部10包含存储单元阵列11、行解码器12及感测放大器13。
存储单元阵列11具备多个区块BLK。在图1的例子中，表示了3个区块BLK0～BLK2，但其数量并无限定。区块BLK包含与行及列建立关联而三维地积层的多个存储单元晶体管。
行解码器12对从未图示的外部控制器接收的行地址进行解码。然后，行解码器12基于解码结果来选择存储单元阵列11的行方向。更具体来说，行解码器12对用来选择行方向的各种配线赋予电压。
感测放大器13在读出数据时，感测从任一区块BLK读出的数据。另外，感测放大器13在写入数据时，对存储单元阵列11赋予与写入数据相应的电压。
周边电路部20包含序列发生器21及电压产生电路22。
序列发生器21控制半导体存储装置1整体的动作。更具体来说，序列发生器21在写入动作、读出动作及删除动作时，控制电压产生电路22、行解码器12及感测放大器13等。
电压产生电路22产生写入动作、读出动作及删除动作所需的电压，并供给至行解码器12及感测放大器13等。
1.1.2存储单元阵列的电路构成
其次，使用图2对存储单元阵列11的电路构成进行说明。图2表示1个区块BLK中的存储单元阵列11的电路图。
如图2所示，区块BLK包含多个串组件SU(SU0、SU1、…)。另外，各个串组件SU包含多个存储器组MG。存储器组MG各自包含两个存储器串MSa及MSb以及选择晶体管ST0。以下，在不分别限定存储器串MSa及MSb的情况下，表述为存储器串MS。
存储器串MSa例如包含8个存储单元晶体管MCa0～MCa7以及选择晶体管STa1及STa2。同样地，存储器串MSb例如包含8个存储单元晶体管MCb0～MCb7以及选择晶体管STb1及STb2。以下，在不分别限定存储单元晶体管MCa0～MCa7及MCb0～MCb7的情况下，表述为存储单元晶体管MC。另外，在不分别限定选择晶体管STa1及STb1的情况下，表述为选择晶体管ST1，在不分别限定选择晶体管STa2及STb2的情况下，表述为选择晶体管ST2。
存储单元晶体管MC具备控制栅极及电荷储存层，非易失地保存数据。此外，存储单元晶体管MC可以是将绝缘层用作电荷储存层的MONOS(Metal Oxide NitrideOxideSilicon，金属氧氮氧化硅)型，也可以是将导电层用作电荷储存层的FG(FloatingGate，浮动栅极)型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储器串MS各自所包含的存储单元晶体管MC的个数可以是16个、32个、48个、64个、96个或128个等，其数量并无限定。进而，存储器串MS各自所包含的选择晶体管ST1及ST2的个数任意，分别为1个以上即可。
存储器串MS所包含的存储单元晶体管MC以及选择晶体管ST1及ST2分别串联连接。更具体来说，在存储器串MSa中，按照选择晶体管STa2、存储单元晶体管MCa0～MCa7及选择晶体管STa1的顺序将各自的电流路径串联连接。在存储器串MSb中也同样地，按照选择晶体管STb2、存储单元晶体管MCb0～MCb7及选择晶体管STb1的顺序将各自的电流路径串联连接。而且，1个存储器组MG所包含的选择晶体管STa1的漏极与选择晶体管STb1的漏极共通地连接于多条位线BL(BL0、…、BL(N-1)，其中(N-1)为2以上的整数)中的任一条。多条位线BL是利用感测放大器13独立地控制。另外，1个存储器组MG所包含的选择晶体管STa2的源极与选择晶体管STb2的源极共通地连接于选择晶体管ST0的漏极。选择晶体管ST0的源极连接于源极线SL。
串组件SU内的多个选择晶体管STa1的栅极共通地连接于选择栅极线SGDa，多个选择晶体管STb1的栅极共通地连接于选择栅极线SGDb。多个选择晶体管STa2的栅极共通地连接于选择栅极线SGSa，多个选择晶体管STb2的栅极共通地连接于选择栅极线SGSb。而且，多个选择晶体管ST0的栅极共通地连接于选择栅极线GSG。
更具体来说，串组件SU0内的多个选择晶体管STa1的栅极共通地连接于选择栅极线SGDa0。多个选择晶体管STb1的栅极共通地连接于选择栅极线SGDb0。多个选择晶体管STa2的栅极共通地连接于选择栅极线SGSa0。多个选择晶体管STb2的栅极共通地连接于选择栅极线SGSb0。另外，多个选择晶体管ST0的栅极共通地连接于选择栅极线GSG0。
同样地，串组件SU1内的多个选择晶体管STa1的栅极共通地连接于选择栅极线SGDa1。多个选择晶体管STb1的栅极共通地连接于选择栅极线SGDb1。多个选择晶体管STa2的栅极共通地连接于选择栅极线SGSa1。多个选择晶体管STb2的栅极共通地连接于选择栅极线SGSb1。另外，多个选择晶体管ST0的栅极共通地连接于选择栅极线GSG1。
以下，在不分别限定选择栅极线SGDa(SGDa0、SGDa1、…)及SGDb(SGDb0、SGDb1、…)的情况下，表述为选择栅极线SGD，在不分别限定选择栅极线SGSa(SGSa0、SGSa1、…)及SGSb(SGSb0、SGSb1、…)的情况下，表述为选择栅极线SGS。在不分别限定选择栅极线GSG0、GSG1、…的情况下，表述为选择栅极线GSG。此外，选择栅极线GSG0、GSG1、…也可以共通地连接。各选择栅极线SGD、SGS及GSG是利用行解码器12独立地控制。
同一区块BLK内的多个存储单元晶体管MCa0～MCa7及MCb0～MCb7的控制栅极分别共通地连接于设置在每个区块BLK的字线WLa0～WLa7及WLb0～WLb7。字线WLa0～WLa7及WLb0～WLb7是利用行解码器12而独立地控制。以下，在不分别限定字线WLa及WLb的情况下，表述为字线WL。
区块BLK例如是数据的删除单位，同一区块BLK内所包含的存储单元晶体管MC所保存的数据被一起删除。另外，写入动作及读出动作是对共通地连接于1个串组件SU的1条字线WL的多个存储单元晶体管MC一起进行。
在存储单元阵列11内，配置在同一列的多个存储器组MG共通地连接于任一条位线BL。也就是说，位线BL在多个区块BLK的多个串组件SU间将各串组件SU的1个存储器组MG共通地连接。串组件SU包含连接于不同的位线BL且连接于同一选择栅极线SGD的多个存储器组MG。另外，区块BLK包含共用字线WL的多个串组件SU。而且，存储单元阵列11包含共用位线BL的多个区块BLK。在存储单元阵列11内，通过将选择栅极线GSG、选择栅极线SGS、字线WL及选择栅极线SGD积层在半导体衬底上方而将存储单元晶体管MC三维地积层。
1.1.3存储单元阵列的平面构成
其次，使用图3对存储单元阵列11的平面构成进行说明。图3的例子表示字线WLa0及WLb0的平面布局。
如图3所示，在与半导体衬底平行的Y方向上延伸的多条字线WLa0及WLb0是以沿与半导体衬底平行且与Y方向正交的X方向邻接的方式交替地配置。各字线WL利用以绝缘材料嵌埋的存储器沟槽MT而在X方向上相互隔开。另外，在字线WL之间，沿Y方向配置着多个存储器柱MP。配置在字线WLa0及WLb0之间的多个存储器柱MP是以相互呈错位排列的方式配置。在存储器柱MP的侧面的一部分，依次形成着阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31，存储器柱MP的内部是以核心层30嵌埋。换句话说，阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31利用存储器沟槽MT而在X方向上分离为两个。而且，存储器沟槽MT利用核心层30而在Y方向上分离为多个。
例如，在设置在字线WLa0及WLb0之间的存储器柱MP中，包含字线WLa0、利用存储器沟槽MT而分离到字线WLa0侧的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、及半导体层31、以及核心层30的一部分的区域作为存储单元晶体管MCa0、即1个存储部而发挥功能。同样地，包含字线WLb0、利用存储器沟槽MT而分离到字线WLb0侧的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、及半导体层31、以及核心层30的一部分的区域作为存储单元晶体管MCb0而发挥功能。
其它存储单元晶体管MC及选择晶体管ST1及ST2也同样。例如，包含选择栅极线SGDa0、利用存储器沟槽MT而分离到SGDa0侧的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、及半导体层31、以及核心层30的一部分的区域作为串组件SU0的选择晶体管STa1而发挥功能。同样地，包含选择栅极线SGDb0、利用存储器沟槽MT而分离到SGDb0侧的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、及半导体层31、以及核心层30的一部分的区域作为串组件SU0的选择晶体管STb1而发挥功能。
1.1.4存储单元阵列的截面构成
其次，使用图4及图5对存储单元阵列11的截面构成进行说明。图4是沿图3的B1-B2线的存储单元阵列11的剖视图。图5是沿图3的A1-A2线的存储单元阵列11的剖视图。以下，作为一例，对形成8层字线WL、两层选择栅极线SGS及3层的选择栅极线SGD的情况进行说明。此外，字线WL的层数并不限定于8层。另外，选择栅极线SGS及SGD的层数并无限定。选择栅极线SGS及SGD为1层以上即可。
如图4所示，在半导体衬底40上，形成着绝缘层41。绝缘层41例如使用氧化硅膜(SiO2)。在绝缘层41上，形成着作为源极线SL而发挥功能的配线层42。配线层42包含导电材料，例如使用添加了杂质的n型半导体或金属材料。另外，例如配线层42也可以是半导体层与金属层的积层构造。以下，对配线层42使用掺杂了磷(P)等的多晶硅(polysilicon)的情况进行说明。
此外，在形成着绝缘层41的区域、即半导体衬底40与配线层42之间，也可以设置着行解码器12及感测放大器13等电路。
在配线层42上形成着绝缘层43，在绝缘层43上形成着作为选择栅极线GSG而发挥功能的配线层44。绝缘层43例如使用SiO2。配线层44包含导电材料，例如使用掺杂了磷(P)等的多晶硅，配线层44在下述存储单元阵列的制造方法中，也作为形成存储器沟槽MT时的蚀刻终止层而发挥功能。在配线层44的上方，介置绝缘层43而积层着作为选择栅极线SGS发挥功能的例如两层配线层45。在配线层45的上方，以相互在与半导体衬底40垂直的Z方向上隔开的方式介置多个绝缘层43而依次积层作为字线WL发挥功能的多个配线层46与作为选择栅极线SGD发挥功能的多个配线层47。也就是说，在配线层44上，交替地积层着多个绝缘层43与多个配线层46，在最上层的配线层46上，交替地积层着例如3层绝缘层43与3层配线层47。
配线层45～47包含导电材料，例如使用添加了杂质的n型半导体或p型半导体、或者金属材料。以下，对配线层45～47使用钨(W)及氮化钛(TiN)的情况进行说明。TiN例如在通过CVD(Chemical Vapor Deposition，化学气相沉积)而将W成膜时，具有作为用来防止W与SiO2的反应的阻障层或用来提升W的密接性的密接层的功能。
在最上层的配线层47上积层着绝缘层43及绝缘层50。绝缘层50例如使用SiO2。
以贯通配线层45～47及多层绝缘层43且底面与配线层44相接的方式形成着在Y方向上延伸的存储器沟槽MT。存储器沟槽MT在X方向上将设置在两个存储器柱MP之间的配线层45～47分离。存储器沟槽MT内以绝缘层49嵌埋。绝缘层49例如使用SiO2。以下，在本实施方式中，对使用嵌埋性优异的SOG(spin on glass，旋涂玻璃)作为用于绝缘层49的SiO2的情况进行说明。此外，作为SOG的涂布材料，也可以使用包含聚硅氮烷的材料。
多个存储器柱MP在X方向上与存储器沟槽MT交替地配置。1个存储器柱MP作为1个存储器组MG而发挥功能。存储器柱MP包含核心层30、半导体层31、盖层31B、隧道绝缘膜32、电荷储存层33、阻挡绝缘膜34及绝缘层48。
更具体来说，以贯通配线层44～47及多层绝缘层43且底面到达配线层42内部的方式形成与存储器柱MP对应的空穴AH。在空穴AH的侧面的一部分及底面依次积层阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31。半导体层31为形成存储单元晶体管MC以及选择晶体管ST0、ST1及ST2的信道的区域。因此，半导体层31作为将选择晶体管ST0～ST2及存储单元晶体管MC的电流路径连接的信号线而发挥功能。
进而，半导体层31大致包含半导体层31_1～半导体层31_3这3个部位。半导体层31_1包含半导体层31的底部至配线层44的上表面的高度、即比存储器沟槽MT的底面更下方的区域。半导体层31_1位于比存储器沟槽MT的底面更下方，所以半导体层31未被存储器沟槽MT分离。因此，半导体层31_1具有包围核心层30的筒型形状。半导体层31_2及半导体层31_3设置在比配线层44的上表面更高的位置、即比存储器沟槽MT的底部更高的位置。半导体层31_2及半导体层31_3被存储器沟槽MT在X方向上分离为两个。在图4的例子中，在存储器柱MP中，纸面左侧的半导体层31相当于半导体层31_2。半导体层31_2是形成存储器串MSa的信道的区域。另外，在存储器柱MP中，纸面右侧的半导体层31相当于半导体层31_3。半导体层31_3是形成存储器串MSb的信道区域。
在配线层42的内部，空穴AH侧面的阻挡绝缘膜34、电荷储存层33及隧道绝缘膜32的一部分被去除，配线层42与半导体层31的侧面的一部分相接。
以将半导体层31内嵌埋的方式设置着核心层30，在核心层30的内部形成着孔隙(或表述为空洞)VD。此外，孔隙VD的形状根据空穴AH的形状及核心层30所使用的绝缘材料的阶梯覆盖性等而不同，绝缘材料的阶梯覆盖性取决于核心层30所使用的绝缘材料的成膜方法等。在图4的例子中，在核心层30内形成着在Z方向上延伸的1个孔隙VD，例如也可以沿着Z方向散布着多个孔隙VD。进而，也可以不形成孔隙VD。在半导体层31(半导体层31_2及半导体层31_3)及核心层30上，形成着侧面与隧道绝缘膜32相接的盖层31B。在盖层31B上，形成着侧面与隧道绝缘膜32相接的绝缘层48。
核心层30、隧道绝缘膜32及阻挡绝缘膜34例如使用通过CVD形成的SiO2。电荷储存层33及绝缘层48例如使用氮化硅膜(SiN)。半导体层31及盖层31B例如使用多晶硅。
在图4的例子中，与存储器柱MP的纸面左侧相接的配线层45作为选择栅极线SGSa而发挥功能，例如8层配线层46从下层起作为字线WLa0～WLa7而发挥功能，配线层47作为选择栅极线SGDa而发挥功能。同样地，与存储器柱MP的纸面右侧相接的配线层45作为选择栅极线SGSb而发挥功能，例如8层配线层46从下层起作为字线WLb0～WLb7而发挥功能，配线层47作为选择栅极线SGDb0而发挥功能。
因此，利用存储器柱MP及设置在存储器柱MP的纸面左侧的作为字线WLa0～WLa7而发挥功能的配线层46，而分别构成存储单元晶体管MCa0～MCa7。同样地，利用存储器柱MP及设置在存储器柱MP的纸面左侧的配线层47，而构成选择晶体管STa1。利用存储器柱MP及设置在存储器柱MP的纸面左侧的配线层44及45，而构成选择晶体管STa2。
利用存储器柱MP及设置在存储器柱MP的纸面右侧的作为字线WLb0～WLb7而发挥功能的配线层46，而分别构成存储单元晶体管MCb0～MCb7。同样地，利用存储器柱MP及设置在存储器柱MP的纸面右侧的配线层47，而构成选择晶体管STb1。利用存储器柱MP及设置在存储器柱MP的纸面右侧的配线层44及45，而构成选择晶体管STb2。
另外，利用存储器柱MP及作为选择栅极线GSG而发挥功能的配线层44，而构成选择晶体管ST0。在选择晶体管ST0中，阻挡绝缘膜34、电荷储存层33及隧道绝缘膜32的积层膜作为栅极绝缘膜而发挥功能。
如图5所示，在存储器沟槽MT内、即从配线层44的上表面起的上方，阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31被去除，存储器沟槽MT内以绝缘层49嵌埋。由此，与配线层45～47相接的空穴AH的侧面的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31在X方向上被存储器沟槽MT分离为两个。此外，与配线层44相接的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31未被分离为两个。
1.2存储单元阵列的制造方法
其次，使用图6～图21对存储单元阵列11的制造方法进行说明。图6～图21分别表示制造步骤中的存储单元阵列的平面、沿A1-A2线的截面(A1-A2截面)及沿B1-B2线的截面(B1-B2截面)。此外，在图6～图21的例子中，为了简化说明而省略形成在核心层30内的孔隙VD。另外，在本实施方式中，对使用如下方法的情况进行说明：以绝缘层56形成相当于配线层45～47的构造后，将绝缘层56去除，之后嵌埋导电材料而形成配线层45～47(以下称为“替换”)。以下，对使用SiN作为绝缘层56、且使用W及TiN作为配线层45～47的导电材料的情况进行说明。此外，绝缘层56并不限定于SiN。例如也可以是氮氧化硅膜(SiON)，只要是能充分获得与绝缘层43的蚀刻选择比的材料即可。
如图6所示，在半导体衬底40上，依次积层绝缘层41、半导体层51、绝缘层52、半导体层53、绝缘层54、半导体层55、绝缘层43及配线层44。半导体层51、53、55例如使用非晶硅。绝缘层52及54例如使用SiO2。然后，在配线层44上，在各个层间介置绝缘层43，形成分别对应于配线层45～47的多个绝缘层56。进而，在最上层的绝缘层56上形成绝缘层43。
如图7所示，加工底面到达配线层44的存储器沟槽MT。
如图8所示，在存储器沟槽MT的侧面及底面形成绝缘层57后，利用半导体层58将绝缘层57内部嵌埋。绝缘层57及半导体层58在存储单元阵列11的制造步骤中，作为将存储器沟槽MT暂时嵌埋的牺牲层而发挥功能。更具体来说，形成绝缘层57及半导体层58而将存储器沟槽MT内部嵌埋后，例如通过CMP(Chemical Mechanical Polishing，化学机械抛光)等而去除绝缘层43上的绝缘层57及半导体层58。绝缘层57例如使用SiO2。半导体层58例如使用非晶硅。
如图9所示，加工底面到达配线层44的空穴AH。这时，选择半导体层58的蚀刻速率相对于绝缘层43、56及57足够慢的条件来加工空穴AH。由此，如B1-B2截面所示，成为空穴AH的半导体层58的一部分未被蚀刻而保留的状态。结果为，如A1-A2截面所示，空穴AH内的半导体层58的上表面的高度位置变得低于空穴AH外的半导体层58的上表面的高度位置。
如图10所示，例如通过利用干式蚀刻的各向同性蚀刻(例如CDE；chemicaldryetching，化学干式蚀刻)来将空穴AH内的半导体层58去除。这时，存储器沟槽MT内的半导体层58的侧面没有露出，因此几乎未被蚀刻。然而，当空穴AH内的半导体层58被去除时，在空穴AH与存储器沟槽MT相接的区域，存储器沟槽MT内的半导体层58的侧面露出，所以半导体层58从露出的侧面被蚀刻。因此，两个空穴AH间的半导体层58的长度变得短于空穴AH间的距离及绝缘层57的长度。
如图11所示，以底面到达半导体层51的方式进行空穴AH的追加加工。这时，半导体层58的表面也被略微蚀刻，所以存储器沟槽MT内的半导体层58的上表面的高度位置变得低于最上层的绝缘层43及绝缘层57的上表面的高度位置。
如图12所示，形成绝缘层59而被覆整个面。这时，绝缘层59设为不将存储器沟槽MT嵌埋的膜厚。绝缘层59例如使用SiO2。
如图13所示，在空穴AH内形成阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、半导体层31、核心层30及盖层31B。更具体来说，例如依次积层阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、半导体层31、核心层30。这时，在核心层30内形成孔隙VD。其次，通过干式蚀刻等而将绝缘层43上剩余的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、半导体层31及核心层30去除。这时，半导体层31及核心层30是以低于绝缘层43的上表面的方式进行加工。然后，形成盖层31B。
如图14所示，在盖层31B上形成绝缘层48。更具体来说，成膜绝缘层48后，利用CMP等而将绝缘层43上剩余的绝缘层48去除。这时，在存储器沟槽MT，露出半导体层58的上表面。
如图15所示，例如通过湿式蚀刻而将存储器沟槽MT内的半导体层58去除。
如图16所示，例如通过利用干式蚀刻或湿式蚀刻的各向同性蚀刻，而将存储器沟槽MT内的绝缘层57以及在存储器沟槽MT内露出侧面的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31去除。这时，绝缘层48作为用来防止盖层31B及核心层30从上表面被蚀刻的蚀刻终止层而发挥功能。结果为，在存储器沟槽MT内，核心层30、盖层31B、绝缘层48的一部分未被蚀刻而保留。而且，在配线层44的上方，阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31在B1-B2截面方向(X方向)上被分离为两个。
如图17所示，在存储器沟槽MT内形成绝缘层49。例如，在使用SOG作为绝缘层49的情况下，形成SOG后，通过CMP等而去除绝缘层43上剩余的SOG。
如图18所示，以被覆存储器柱MP及存储器沟槽MT的上表面的方式形成绝缘层43。其次，形成到达半导体层51的狭缝(未图示)后，通过湿式蚀刻而将绝缘层52、半导体层53及绝缘层54去除，形成空隙GP。这时，通过湿式蚀刻而将在空隙GP内露出的阻挡绝缘膜34、电荷储存层33及隧道绝缘膜32的一部分也去除。
如图19所示，在空隙GP内，例如通过形成掺杂了P的多晶硅而形成配线层42。这时，P也扩散到半导体层51及55，包含于配线层42的一部分。更具体来说，以掺杂了P的非晶硅将空隙GP内嵌埋，进行用于结晶化的热处理，由此使P也扩散到半导体层51及55。然后，将狭缝内及绝缘层43上剩余的多晶硅去除并以绝缘层43将狭缝内嵌埋，由此，配线层42的形成结束。
如图20所示，替换绝缘层56，形成配线层45～47。更具体来说，形成贯通多个绝缘层56的狭缝(未图示)。其次，通过湿式蚀刻而从狭缝侧将绝缘层56去除。然后，以TiN及W将去除绝缘层56而形成的空隙内嵌埋。将狭缝内及绝缘层43上剩余的TiN及W去除，并以绝缘层43将狭缝嵌埋，由此，替换步骤结束。
如图21所示，在最上层的绝缘层43上形成绝缘层50后，形成接触插塞CH。更具体来说，形成绝缘层50后，加工底面到达盖层31B的接触插塞CH。然后，依次形成Ti、TiN及W而嵌埋接触插塞CH后，通过CMP等而将绝缘层50上剩余的Ti、TiN及W去除。
1.3本实施方式的效果
如果是本实施方式的构成，便能够提升可靠性。对本效果进行详细叙述。
例如，在1个存储器柱MP中，存在形成在同一平面内的两个存储单元晶体管MC的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31未被存储器沟槽MT分离的情况。也就是说，存在两个存储单元晶体管MC共用半导体层31且信道共通的情况。在这种情况下，例如在读出动作时，即便所选择的存储单元晶体管MC为断开状态，由于所选择的存储单元晶体管MC的区域外的寄生晶体管成为接通状态，所以仍然存在电流流入信道而导致产生误读出的可能性。
与此相对，如果是本实施方式的构成，那么便能够在1个存储器柱MP中，利用存储器沟槽MT将阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31分离。也就是说，能够使形成在同一平面内的两个存储单元晶体管MC的信道分离。由此，能够降低电流流入所选择的存储单元晶体管MC的区域外的信道而导致产生误读出的可能性。另外，能够抑制两个存储单元晶体管MC相互干扰。因此，能够提升半导体存储装置的可靠性。
进而，如果是本实施方式的构成，那么核心层30未被存储器沟槽MT分离。通过在存储器柱MP内保留核心层30，而在存储单元阵列的制造步骤中，在将存储器沟槽MT内的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31去除时，能够抑制成为空隙的存储器沟槽MT的变形。
进而，如果是本实施方式的构成，那么作为选择栅极线GSG而发挥功能的配线层44未被存储器沟槽MT分离。也就是说，在配线层44内，以包围核心层30的方式形成着与选择栅极线GSG相接的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31。由此，能够抑制选择栅极线GSG与半导体层31之间的绝缘耐性的劣化。
进而，如果是本实施方式的构成，那么能够在盖层31B上形成绝缘层48。由此，在加工绝缘层43而形成接触插塞形成时，能够将绝缘层48用作蚀刻终止层。由此，能够减少对盖层31B的加工损伤，从而能够降低接触插塞CH与存储器柱MP的连接不良。因此，能够提升半导体存储装置的可靠性。
2.第2实施方式
其次，对第2实施方式进行说明。在第2实施方式中，对在存储器沟槽MT内形成气隙的情况进行说明。以下，以与第1实施方式的不同点为中心进行说明。
2.1存储单元阵列的截面构成
首先，使用图22及图23对存储单元阵列11的截面构成进行说明。此外，以下，与第1实施方式同样地，对形成2层选择栅极线SGS及3层选择栅极线SGD的情况进行说明。
如图22所示，配线层42、44～47的构成与第1实施方式的图4相同。
本实施方式的存储器柱MP包含核心层30、半导体层31、盖层31B、隧道绝缘膜32、电荷储存层33、阻挡绝缘膜34及绝缘层70。与以第1实施方式的图3说明的存储器柱MP不同，舍去形成在盖层31B上的绝缘层48。另外，在隧道绝缘膜32及阻挡绝缘膜34的上部形成着绝缘层70。
存储器沟槽MT包含绝缘层70、71及73，且形成着气隙AG。更具体来说，在存储器沟槽MT的除上部以外的侧面及底面，形成着绝缘层71。以与存储器沟槽MT的上部侧面及绝缘层71的上表面、侧面及底面相接的方式形成着绝缘层70。进而，以与存储器沟槽MT内的绝缘层70的侧面及底面相接的方式形成着绝缘层73。而且，在绝缘层73内形成着气隙AG。
绝缘层70例如使用SiN。绝缘层71及73例如使用SiO2。
如图23所示，在存储器沟槽MT内，在绝缘层73内形成着气隙AG。另外，在存储器柱MP上部，在盖层31B的侧面形成着绝缘层70、电荷储存层33及绝缘层70的三层构造。
2.2存储单元阵列的制造方法
其次，使用图24～图36对存储单元阵列11的制造方法进行说明。图24～图36分别表示制造步骤中的存储单元阵列的平面、A1-A2截面及B1-B2截面。此外，在图24～图36的例子中，为了简化说明而省略形成在核心层30内的孔隙VD。
如图24所示，在半导体衬底40上，依次积层绝缘层41、半导体层51、绝缘层52、半导体层53、绝缘层54、半导体层55、绝缘层43及配线层44。然后，在配线层44上，交替地积层多个绝缘层43及与配线层45～47对应的多个绝缘层56。进而，在最上层的绝缘层56上依次形成绝缘层43及绝缘层70。
如图25所示，加工底面到达配线层44的存储器沟槽MT，将存储器沟槽MT内部以绝缘层70～72嵌埋。更具体来说，依次积层绝缘层71、绝缘层70及绝缘层72而将存储器沟槽MT内部嵌埋后，将剩余的绝缘层71、绝缘层70及绝缘层72去除。这时，在存储器沟槽MT内，使B1-B2截面方向(X方向)上的绝缘层72的膜厚大于绝缘层71的膜厚。
绝缘层72在存储单元阵列11的制造步骤中作为将存储器沟槽MT暂时嵌埋的牺牲层而发挥功能。绝缘层72例如使用SiO2(SOG)。
如图26所示，加工底面到达半导体层51的空穴AH。
如图27所示，在空穴AH内形成阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、半导体层31、核心层30及盖层31B。更具体来说，首先，积层阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、半导体层31、核心层30。这时，在核心层30内形成孔隙VD。然后，将绝缘层70上剩余的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、半导体层31、核心层30去除。这时，半导体层31及核心层30是以低于绝缘层43的上表面的方式进行加工。然后，形成盖层31B，将空穴AH内嵌埋。
如图28所示，例如通过湿式蚀刻而将存储器柱MP内的隧道绝缘膜32及阻挡绝缘膜34、以及存储器沟槽MT内的绝缘层71及72的上部蚀刻去除从而形成槽。例如，以槽的底面的高度位置成为比最上层的绝缘层56的上表面更高的位置的方式调整蚀刻量。
如图29所示，形成绝缘层70，被覆存储器柱MP及存储器沟槽MT的上表面。例如，绝缘层70的膜厚设为如下膜厚：在存储器柱MP中，将蚀刻隧道绝缘膜32及阻挡绝缘膜34而形成的槽嵌埋，在存储器沟槽MT中，将蚀刻绝缘层71而形成的槽嵌埋，蚀刻绝缘层72而形成的槽则不嵌埋。也就是说，绝缘层70的膜厚设为不将存储器沟槽MT嵌埋的膜厚。
如图30所示，对绝缘层70进行回蚀直到存储器柱MP内的盖层31B及电荷储存层33、以及存储器沟槽MT内的绝缘层72的上表面露出。这时，以在绝缘层43上保留绝缘层70的方式调整回蚀量。
如图31所示，通过湿式蚀刻而将存储器沟槽MT内的绝缘层72去除。
如图32所示，例如通过利用干式蚀刻或湿式蚀刻的各向同性蚀刻而将在存储器沟槽MT内露出侧面的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31去除。这时，存储器沟槽MT内的绝缘层70及71未被去除而保留。由此，以保留存储器柱MP的核心层30、以及存储器柱上部的盖层31B、绝缘层70、电荷储存层33及绝缘层70的构造的状态下，在配线层44的上方将阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31在B1-B2截面方向(X方向)上分离为两个。
如图33所示，以被覆存储器柱MP及存储器沟槽MT的上表面的方式形成绝缘层73。这时，存储器沟槽MT的上部(开口部)被绝缘层73封闭，在存储器沟槽MT内形成气隙AG。例如，在使用通过以TEOS(tetra ethyl ortho silicate，正硅酸四乙酯)或SiH4为原料的等离子体CVD所形成的SiO2作为绝缘层73的情况下，存在与存储器沟槽MT的侧面及底面相比，SiO2在开口部形成得更厚的倾向，所以在将存储器沟槽MT内嵌埋前，将开口部封闭，从而容易形成气隙AG。此外，也可以在形成绝缘层73后，例如通过CMP等进行平坦化。
如图34所示，通过回蚀或CMP等将绝缘层73去除直到存储器柱MP及存储器沟槽MT的上表面露出。
如图35所示，与第1实施方式的图18及图19同样地形成绝缘层43，被覆存储器柱MP及存储器沟槽MT的上表面。然后，形成到达半导体层51的狭缝(未图示)后，通过湿式蚀刻将绝缘层52、半导体层53及绝缘层54去除，形成空隙GP。这时，通过湿式蚀刻将在空隙GP内露出的阻挡绝缘膜34、电荷储存层33及隧道绝缘膜32也去除。然后，通过在空隙GP内形成例如掺杂了P的多晶硅，而形成配线层42。然后，将狭缝内及绝缘层43上剩余的多晶硅去除并将狭缝内以绝缘层43嵌埋，由此，配线层42的形成结束。
如图36所示，与第1实施方式的图20及图21同样地，替换绝缘层56，形成配线层45～47。然后，在形成绝缘层50后，形成接触插塞CH。
2.3本实施方式的效果
如果是本实施方式的构成，便能获得与第1实施方式同样的效果。
进而，如果是本实施方式的构成，便能够在存储器沟槽MT内形成气隙AG。由此，例如在1个存储器柱MP中，能够降低形成在同一平面内的两个存储单元晶体管MC间的电容，从而抑制因电容偶联产生的干扰。因此，能够提升半导体存储装置的可靠性。
进而，如果是本实施方式的构成，那么通过形成气隙AG，能够降低信道间的电容，从而能够抑制元件动作时的RC(Resistor–Capacitor，电阻-电容)延迟。
进而，如果是本实施方式的构成，那么通过形成气隙AG，能够减少从嵌埋存储器沟槽MT的材料释出的气体所导致的元件特性的劣化。
3.第3实施方式
其次，对第3实施方式进行进行说明。在第3实施方式中，对与第1及第2实施方式不同的存储器柱MP的形状进行说明。以下，仅对与第1及第2实施方式的不同点进行说明。
3.1存储单元阵列的截面构成
首先，使用图37及图38对存储单元阵列11的截面构成进行说明。此外，以下，与第1及第2实施方式同样地，作为一例，对形成8层字线WL、2层选择栅极线SGS及3层选择栅极线SGD的情况进行说明。此外，字线WL、选择栅极线SGS及SGD的层数并无限定。
如图37所示，配线层42、44～47的构成与第1实施方式的图4相同。此外，在图37的例子中，作为字线WL3而发挥功能的配线层46与作为字线WL4而发挥功能的配线层46在Z方向上的间隔与其它配线层46的间隔相比配置得较大。
在存储器沟槽MT的侧面及底面形成着绝缘层85，绝缘层85内以绝缘层49嵌埋。绝缘层85例如使用SiO2。
在本实施方式中，存储器柱MP包含下位存储器柱LMP、连接部JCT及上位存储器柱UMP。
下位存储器柱LMP贯通作为字线WL(例如字线WL0～WL3)而发挥功能的多个配线层46、作为选择栅极线SGS而发挥功能的多个配线层45、作为选择栅极线GSG而发挥功能的配线层44及多个绝缘层43，底面到达配线层42内部，上表面与连接部JCT的底面相接。
例如，在图37的例子中，连接部JCT在Z方向上设置在作为字线WL3而发挥功能的配线层46与作为字线WL4而发挥功能的配线层46的层间。此外，Z方向上的连接部JCT的配置可以任意设计。例如，连接部JCT也可以设置在作为字线WL4而发挥功能的配线层46与作为字线WL5而发挥功能的配线层46的层间。
作为光刻步骤中的下位存储器柱LMP与上位存储器柱UMP的错位对策，连接部JCT在XY平面内形成为大于下位存储器柱LMP与上位存储器柱UMP的直径。因此，连接部JCT具有相对于下位存储器柱LMP及上位存储器柱UMP在XY平面内突出的形状。因此，XY平面内的连接部JCT的面积大于下位存储器柱LMP及上位存储器柱UMP的面积。
上位存储器柱UMP贯通作为选择栅极线SGD而发挥功能的2层配线层47、作为字线WL(例如WL4～WL7)而发挥功能的多个配线层46及多个绝缘层43，其底面与连接部JCT的上表面相接。上位存储器柱UMP的上表面与接触插塞CH相接。
在下位存储器柱LMP的侧面的一部分及底面、连接部JCT的侧面以及上位存储器柱UMP的侧面，与第1实施方式的图4同样地，依次积层着阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31。而且，以将半导体层31内嵌埋的方式设置着核心层30，在核心层30的内部形成着孔隙(或表述为空洞)VD。在半导体层31及核心层30上，形成着侧面与隧道绝缘膜32相接的盖层31B。在盖层31B上，形成着侧面与隧道绝缘膜32相接的绝缘层48。
因此，核心层30在下位存储器柱LMP、连接部JCT及上位存储器柱UMP未被分离。如果将下位存储器柱LMP及上位存储器柱UMP区域中的核心层30的X方向的长度(直径)设为X1，将连接部JCT区域中的核心层30的X方向的长度设为X2，那么存在X1＜X2的关系。
如图38所示，核心层30、盖层31B及绝缘层48的侧面与绝缘层85相接。
如果将下位存储器柱LMP及上位存储器柱UMP区域中的核心层30的Y方向的长度(直径)设为Y1，将连接部JCT区域中的核心层30的X方向的长度设为Y2，那么存在Y1＜Y2的关系。因此，核心层30是包含向XY平面突出的突出部的构造。
3.2存储单元阵列的制造方法
其次，使用图39～图55对存储单元阵列11的制造方法进行说明。图39～图55分别表示制造步骤中的存储单元阵列的平面、A1-A2截面及B1-B2截面。此外，在图39～图55的例子中，为了简化说明而省略形成在核心层30内的孔隙VD。
如图39所示，首先，与第1实施方式的图6同样地，在半导体衬底40上依次积层绝缘层41、半导体层51、绝缘层52、半导体层53、绝缘层54、半导体层55、绝缘层43及配线层44。然后，在配线层44上，交替地积层多个绝缘层43与分别对应于配线层45及47的多个绝缘层56。进而，在最上层的绝缘层56上形成绝缘层43。
其次，同时加工底面到达配线层44的下位存储器沟槽LMT及下位空穴LAH。下位存储器沟槽LMT是将存储器沟槽MT在Z方向上分割为两个时的下位部。下位空穴LAH对应于下位存储器柱LMP。其次，形成绝缘层80。绝缘层80的膜厚设为不将下位存储器沟槽LMT及下位空穴LAH嵌埋的膜厚。绝缘层80例如使用SiN。
如图40所示，形成半导体层81。半导体层81设为将下位存储器沟槽LMT嵌埋且不将下位空穴LAH嵌埋的膜厚。半导体层81在存储单元阵列11的制造步骤中作为将存储器沟槽MT暂时嵌埋的牺牲层而发挥功能。半导体层81例如使用非晶硅。
如图41所示，例如通过利用干式蚀刻或湿式蚀刻的各向同性蚀刻而将下位空穴LAH内的半导体层81去除。这时，存储器沟槽MT内的半导体层81的侧面未露出，因此几乎未被蚀刻。其次，以底面到达半导体层51的方式进行下位空穴LAH的追加加工。这时，半导体层81的上表面也被蚀刻，所以在存储器沟槽MT内，半导体层81的上表面的高度位置变得低于绝缘层80的上表面的高度位置。另外，在下位空穴LAH的追加加工时，绝缘层43上的绝缘层80被去除，但在下位空穴LAH侧面保留绝缘层80。
如图42所示，形成绝缘层80后，形成半导体层82，将存储器沟槽MT的上部及下位空穴LAH内嵌埋。半导体层82在存储单元阵列11的制造步骤中作为将存储器沟槽MT暂时嵌埋的牺牲层而发挥功能。半导体层82例如使用非晶硅。
如图43所示，在半导体层82上形成绝缘层83。绝缘层83例如使用SiN。其次，加工绝缘层83及半导体层82，在下位空穴LAH(下位存储器柱LMP)上形成连接部JCT。这时，也加工半导体层82下层的绝缘层80，使绝缘层43露出。此外，如果将A1-A2截面方向(Y方向)上的下位空穴LAH的长度(直径)设为Wya，将连接部JCT的长度设为Wyb，那么存在Wya＜Wyb的关系。另外，如果将B1-B2方向(X方向)上的下位空穴LAH的长度(直径)设为Wxa，将连接部JCT的长度设为Wxb，那么存在Wxa＜Wxb的关系。此外，连接部JCT的形状并不限定于四角柱。例如连接部JCT也可以是圆柱形状。
如图44所示，形成绝缘层43，将连接部JCT间嵌埋。其次，通过CMP而对绝缘层43进行研磨、平坦化，直到露出连接部JCT、即绝缘层83。
如图45所示，例如通过干式蚀刻而将绝缘层83去除。其次，交替地积层多个绝缘层43与分别对应于配线层46及47的多个绝缘层56。进而，在最上层的绝缘层56上形成绝缘层43。
如图46所示，同时加工底面到达下位存储器沟槽LMT的上位存储器沟槽UMT及底面与连接部JCT的半导体层82相接的上位空穴UAH。上位存储器沟槽UMT是将存储器沟槽MT在Z方向上分割为两个时的上位部。上位空穴UAH对应于上位存储器柱UMP。
如图47所示，形成绝缘层80及半导体层84。绝缘层80的膜厚设为不将上位存储器沟槽UMT嵌埋的膜厚。绝缘层80例如使用SiN。半导体层84设为将上位存储器沟槽UMT嵌埋且不将上位空穴UAH嵌埋的膜厚。半导体层84在存储单元阵列11的制造步骤中作为将存储器沟槽MT暂时嵌埋的牺牲层而发挥功能。半导体层84例如使用非晶硅。
如图48所示，例如通过利用干式蚀刻或湿式蚀刻的各向同性蚀刻而将上位空穴UAH内的半导体层84去除。这时，以不将上位存储器沟槽UMT内的半导体层84去除的方式调整蚀刻量。其次，形成绝缘层80及绝缘层43。这时，绝缘层43的膜厚设为不使上位空穴UAH开口部封闭的膜厚。
如图49所示，例如通过干式蚀刻而将上位空穴UAH底部的绝缘层43及绝缘层80去除后，通过湿式蚀刻，将嵌埋连接部JCT及下位空穴LAH的半导体层82去除。
如图50所示，例如通过湿式蚀刻而将上表面的绝缘层43及绝缘层80去除。其次，与第1实施方式的图13同样地，在空穴AH内形成阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、半导体层31、核心层30及盖层31B。
如图51所示，与第1实施方式的图14同样地，在盖层31B上形成绝缘层48。其次，将存储器沟槽MT内的半导体层81及84去除。更具体来说，首先，将上位存储器沟槽UMT内的半导体层84去除。然后，将形成在上位存储器沟槽UMT的底部的绝缘层80去除后，将下位存储器沟槽LMT内的半导体层81去除。
如图52所示，与第1实施方式的图16同样地，例如通过利用干式蚀刻或湿式蚀刻的各向同性蚀刻而将存储器沟槽MT内的绝缘层80以及在存储器沟槽MT内露出侧面的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31去除。结果为，在配线层44的上方，阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32及半导体层31在B1-B2截面方向(X方向)上分离为两个。
如图53所示，将存储器沟槽MT内以绝缘层85及绝缘层49嵌埋后，形成绝缘层43。
如图54所示，与第1实施方式的图18及图19同样地，形成配线层42。
如图55所示，与第1实施方式的图20同样地，替换绝缘层56，形成配线层45～47。其次，与第1实施方式的图21同样地，在最上层的绝缘层43上形成绝缘层50后，形成接触插塞CH。
3.3本实施方式的效果
如果是本实施方式的构成，便能获得与第1实施方式同样的效果。
进而，如果是本实施方式的构成，便能够在使多个存储器柱MP积层于半导体衬底的垂直方向时，在两个存储器柱MP间形成连接部JCT。进而，能够使连接部JCT的大小(与半导体衬底平行的平面内的面积)大于存储器柱MP的直径。由此，在光刻步骤中，即便在产生存储器柱MP与连接部JCT的对位偏差的的情况下，也能够抑制产生存储器柱MP的加工不良或嵌埋不良等。因此，能够提升半导体存储装置的可靠性。
此外，也可以将第2实施方式与第3实施方式组合。也就是说，在第3实施方式中，也可以在存储器沟槽MT内形成气隙AG。
进而，如果是本实施方式的构成，便能够同时加工空穴AH与存储器沟槽MT。由此，能够抑制制造步骤的增加。
4.变化例等
所述实施方式的半导体存储装置包含：半导体衬底(40)；第1配线层(46；WLa0)，设置在半导体衬底的上方，且在与半导体衬底平行的第1方向(Y方向)上延伸；第2配线层(46；WLb0)，在与半导体衬底平行且与第1方向交叉的第2方向(X方向)上与第1配线层相邻地配置，且在第1方向上延伸；第1半导体层(31_2)，设置在第1配线层与第2配线层之间，且在与半导体衬底垂直的第3方向(Z方向)上延伸；第2半导体层(31_3)，设置在第1配线层与第2配线层之间，且在第3方向上延伸；第1绝缘层(30；核心层)，设置在第1半导体层与第2半导体层之间，与第1半导体层及第2半导体层分别相接，且在第3方向上延伸；第3半导体层(31B；盖)，设置在第1及第2半导体层以及第1绝缘层上；第2绝缘层(49(MT))，设置在第1配线层与第2配线层之间，与第1绝缘层相接，且在第2方向上延伸；第1电荷储存层(33)，设置在第1配线层与第1半导体层之间；以及第2电荷储存层(33)，设置在第2配线层与第2半导体层之间。
通过应用所述实施方式，能够提供一种能提升可靠性的半导体存储装置。
此外，实施方式并不限定于所述说明的形态，能够进行各种变化。
另外，所述实施方式中的“连接”也包含在中间介置例如晶体管或电阻等某种其它部件而间接连接的状态。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及它们的变化包含在发明的范围及主旨内，且包含在权利要求书所记载的发明及与其均等的范围内。
[符号的说明]
1 半导体存储装置
10 存储器核心部
11 存储单元阵列
12 行解码器
13 感测放大器
20 周边电路部
21 序列发生器
22 电压产生电路
30 核心层
31、31_1～31_3 半导体层
31B 盖层
32 隧道绝缘膜
33 电荷储存层
34 阻挡绝缘膜
40 半导体衬底
41、43、48～50、52、54、56、57、59、70～73、80、83、85 绝缘层
42、44～47 配线层
51、53、55、58、81、82、84 半导体层

Claims (6)

1.一种半导体存储装置，具备：
半导体衬底；
第1配线层，设置在所述半导体衬底的上方，且在与所述半导体衬底平行的第1方向上延伸；
第2配线层，在与所述半导体衬底平行且与所述第1方向交叉的第2方向上与所述第1配线层相邻地配置，且在所述第1方向上延伸；
第1半导体层，设置在所述第1配线层与所述第2配线层之间，且在与所述半导体衬底垂直的第3方向上延伸；
第2半导体层，设置在所述第1配线层与所述第2配线层之间，且在所述第3方向上延伸；
第1绝缘层，设置在所述第1半导体层与第2半导体层之间，与所述第1半导体层及第2半导体层分别相接，且在所述第3方向上延伸；
第3半导体层，设置在所述第1及第2半导体层以及所述第1绝缘层上；
第2绝缘层，设置在所述第1配线层与所述第2配线层之间，与所述第1绝缘层相接，且在所述第2方向上延伸；
第1电荷储存层，设置在所述第1配线层与所述第1半导体层之间；以及
第2电荷储存层，设置在所述第2配线层与所述第2半导体层之间。
2.根据权利要求1所述的半导体存储装置，其中所述第1电荷储存层在所述第2方向上与所述第1配线层对向，且所述第2电荷储存层在所述第2方向上与所述第2配线层对向。
3.根据权利要求1或2所述的半导体存储装置，其还具备：
第3配线层，设置在所述半导体衬底的上方且所述第1及第2配线层以及所述第2绝缘层的下方；
第4半导体层，在所述第3配线层内包围所述第1绝缘层，且上表面与所述第1及第2半导体层相接；以及
栅极绝缘膜，设置在所述第3配线层与所述第4半导体层之间；且
所述栅极绝缘膜包含与所述第1及第2电荷储存层相同的材料。
4.根据权利要求1或2所述的半导体存储装置，其中
在所述第2绝缘层内设置着气隙。
5.根据权利要求1或2所述的半导体存储装置，其还具备：
第1存储单元，包含所述第1配线层的一部分及所述第1半导体层的一部分；以及
第2存储单元，包含所述第2配线层的一部分及所述第2半导体层的一部分。
6.根据权利要求1或2所述的半导体存储装置，其还具备：
第4配线层，设置在所述第1配线层的上方，且在所述第1方向上延伸；
第5配线层，设置在所述第2配线层的上方，在所述第2方向上与所述第4配线层相邻地配置，且在所述第1方向上延伸；
第3电荷储存层，设置在所述第4配线层与所述第1半导体层之间；以及
第4电荷储存层，设置在所述第5配线层与所述第2半导体层之间；且
所述第1绝缘层在所述第1配线层的上方且所述第4配线层的下方具有向所述第1及第2方向突出的突出部。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394223A (zh) * 2020-03-11 2021-09-14 铠侠股份有限公司 半导体存储装置
CN113497048A (zh) * 2020-03-19 2021-10-12 铠侠股份有限公司 半导体存储装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020155450A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2021150573A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2021150564A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2022047770A (ja) * 2020-09-14 2022-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2022050076A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置及びその製造方法
KR102578390B1 (ko) * 2020-11-17 2023-09-14 한양대학교 산학협력단 에어 갭을 포함하는 3차원 플래시 메모리 및 그 제조 방법
JP2022120425A (ja) * 2021-02-05 2022-08-18 キオクシア株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207194A1 (en) * 2009-02-17 2010-08-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing same
US20160071876A1 (en) * 2014-09-05 2016-03-10 SanDisk Technologies, Inc. Multi-charge region memory cells for a vertical nand device
CN107534046A (zh) * 2015-03-02 2018-01-02 东芝存储器株式会社 半导体存储装置及其制造方法
US20180019134A1 (en) * 2016-07-13 2018-01-18 SK Hynix Inc. Non-volatile memory device and method of fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012094694A (ja) 2010-10-27 2012-05-17 Toshiba Corp 不揮発性半導体記憶装置
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207194A1 (en) * 2009-02-17 2010-08-19 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing same
US20160071876A1 (en) * 2014-09-05 2016-03-10 SanDisk Technologies, Inc. Multi-charge region memory cells for a vertical nand device
CN107534046A (zh) * 2015-03-02 2018-01-02 东芝存储器株式会社 半导体存储装置及其制造方法
US20180019134A1 (en) * 2016-07-13 2018-01-18 SK Hynix Inc. Non-volatile memory device and method of fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113394223A (zh) * 2020-03-11 2021-09-14 铠侠股份有限公司 半导体存储装置
CN113497048A (zh) * 2020-03-19 2021-10-12 铠侠股份有限公司 半导体存储装置
CN113497048B (zh) * 2020-03-19 2023-08-08 铠侠股份有限公司 半导体存储装置

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