CN113497048A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置包含：第1半导体层、分别与第1半导体层相接的第1及第2绝缘层、与第1绝缘层相接的第2半导体层、与第2绝缘层相接的第3半导体层、第1导电体、与第1导电体相接的第3绝缘层、设置在第2半导体层与第3绝缘层之间的第4绝缘层、设置在第2半导体层与第4绝缘层之间的第1电荷储存层、以及设置在第2半导体层与第1电荷储存层之间且与第2半导体层及第1电荷储存层相接的第5绝缘层。第2半导体层的一部分、第1导电体的一部分、第3绝缘层的一部分、第4绝缘层、第1电荷储存层、及第5绝缘层作为第1存储单元发挥功能。

Description

半导体存储装置
相关申请
本申请享有以日本专利申请2020-48786号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。
发明内容
实施方式提供一种能够提高可靠性的半导体存储装置。
实施方式的半导体存储装置具备：第1半导体层，沿着与衬底平行的第1方向延伸；第1绝缘层，沿着第1方向延伸，且与第1半导体层的朝向与第1方向交叉的第2方向的第1主面相接；第2绝缘层，沿着第1方向延伸，且与第1半导体层的朝向第2方向的第2主面相接；第2半导体层，沿着第1方向延伸，且与第1绝缘层的朝向第2方向的第3主面相接；第3半导体层，沿着第1方向延伸，且与第2绝缘层的朝向第2方向的第4主面相接；第1导电体，沿着与第1及第2方向交叉的第3方向延伸；第3绝缘层，与第1导电体的第5主面相接；第4绝缘层，设置在第2半导体层与第3绝缘层之间；第1电荷储存层，设置在第2半导体层与第4绝缘层之间；以及第5绝缘层，设置在第2半导体层与第1电荷储存层之间，且与第2半导体层及第1电荷储存层相接。第2半导体层的一部分、第1导电体的一部分、第3绝缘层的一部分、第4绝缘层、第1电荷储存层、及第5绝缘层作为第1存储单元发挥功能。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的立体图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图5是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图6～19是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图20及21是表示第2实施方式的第1例的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图22是第2实施方式的第2例的半导体存储装置所具备的存储单元阵列的剖视图。
图23～28是表示第2实施方式的第2例的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图29(a)及(b)是说明第2实施方式的第2例的半导体存储装置中的半导体层33的结晶粒径的图。
图30是第2实施方式的第3例的半导体存储装置所具备的存储单元阵列的剖视图。
图31～37是表示第2实施方式的第3例的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图38是第3实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图39是第3实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图40～42是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
图43是第4实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图44是第4实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图45是表示第4实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号，只在必要时进行重复说明。另外，以下所示的各实施方式是例示用来使该实施方式的技术思想具体化的装置或方法，实施方式的技术思想并不将构成零件的材质、形状、结构、配置等特定为下述内容。实施方式的技术思想能够在权利要求书中添加各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举将存储单元晶体管在半导体衬底上方三维地积层而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。
如图1所示，半导体存储装置1包含存储器芯部10及周边电路部20。
存储器芯部10包含存储单元阵列11、行解码器12、及感测放大器13。
存储单元阵列11具备包含与行及列建立对应的多个非易失性的存储单元晶体管(以下，也表述为“存储单元”)的多个区块BLK(BLK0～BLK3)。此外，存储单元阵列11内的区块BLK的个数为任意。关于存储单元阵列11的详细情况将在下文叙述。
行解码器12将从未图示的外部控制器接收的行地址解码。而且，行解码器12基于解码结果选择存储单元阵列11的行方向。更具体来说，行解码器12对用来选择行方向的各种配线(字线及选择栅极线)施加电压。
感测放大器13在读出数据时，从任一个区块BLK的存储单元晶体管读出数据。另外，感测放大器13在写入数据时，将与写入数据对应的电压施加至存储单元阵列11。
周边电路部20包含定序器21及电压产生电路22。
定序器21控制半导体存储装置1整体的动作。更具体来说，定序器21在写入动作、读出动作、及抹除动作时，控制电压产生电路22、行解码器12、及感测放大器13等。
电压产生电路22产生写入动作、读出动作、及抹除动作所需要的电压，并供给至行解码器12及感测放大器13等。
1.1.2存储单元阵列的整体构成
接下来，使用图2对存储单元阵列11的整体构成进行说明。图2是存储单元阵列11的立体图。此外，在图2的例子中，省略了绝缘层的一部分。
如图2所示，存储单元阵列11包含多个有源区区域AA、多个字线柱WLP、多条字线WL、多条选择栅极线SGD及SGS、多个接触插塞CSGD及CSGS、多条局部选择栅极线SGDL及SGSL、多条全域选择栅极线GSGDL、多个接触插塞CBL、多条位线BL、多个接触插塞CSL、及源极线SL。
有源区区域AA与下述1个存储器组MG对应。有源区区域AA作为供形成多个存储单元晶体管及选择晶体管的通道层的有源区发挥功能。有源区区域AA沿着与半导体衬底平行的X方向延伸。多个有源区区域AA在与半导体衬底垂直的Z方向隔开(介隔未图示的绝缘层)而积层。另外，在Z方向上的各层中，多个有源区区域AA沿着与半导体衬底平行且与X方向交叉的Y方向排列。
在配置在Y方向的多个有源区区域AA之间，沿着Z方向延伸的多个字线柱WLP沿着X方向配置。换句话说，沿着X方向配置的多个字线柱WLP与在Z方向积层的多个有源区区域AA沿着Y方向交替地配置。在字线柱WLP的上方，设置着沿着Y方向延伸的字线WL。在有源区区域AA的同层中，在字线柱WLP与有源区区域AA之间，设置着阻挡绝缘膜、电荷储存层、及隧道绝缘膜。
在1个字线柱WLP与有源区区域AA交叉的位置，设置着1个存储单元晶体管。沿着X方向配置的多个存储单元晶体管连接于1个有源区区域AA。
在积层在Z方向的多个有源区区域AA的X方向上的一端的附近区域，设置着贯通这些多个有源区区域AA的接触插塞CBL。接触插塞CBL沿着Z方向延伸。接触插塞CBL连接于积层在Z方向的多个有源区区域AA。与沿着Y方向配置的多个有源区区域AA对应地设置着多个接触插塞CBL。在各接触插塞CBL上，设置着沿着X方向延伸的位线BL。多个接触插塞CBL分别连接于不同的位线BL。
在积层在Z方向的多个有源区区域AA的X方向上的另一端的附近区域，设置着贯通这些多个有源区区域AA的接触插塞CSL。接触插塞CSL沿着Z方向延伸。接触插塞CSL连接于积层在Z方向的多个有源区区域AA。与沿着Y方向配置的多个有源区区域AA对应地设置着多个接触插塞CSL。在多个接触插塞CSL上，设置着沿着Y方向延伸的源极线SL。多个接触插塞CSL共通连接于源极线SL。
附近区域配置着接触插塞CBL的有源区区域AA的一端介隔绝缘层，与针对每个有源区区域AA设置的选择栅极线SGD相接。与配置在Y方向的相同层的多个有源区区域AA对应的多条选择栅极线SGD共通连接于沿着Y方向延伸的1条局部选择栅极线SGDL。有源区区域AA与局部选择栅极线SGDL并不电连接。以与积层在Z方向的有源区区域AA对应的方式，将多条局部选择栅极线SGDL在Z方向隔开积层。
附近区域配置着接触插塞CSL的有源区区域AA的另一端介隔绝缘层，与针对每个有源区区域AA设置的选择栅极线SGS相接。与配置在Y方向的相同层的多个有源区区域AA对应的多条选择栅极线SGS共通连接于沿着Y方向延伸的1条局部选择栅极线SGSL。有源区区域AA与局部选择栅极线SGSL并不电连接。以与积层在Z方向的有源区区域AA对应的方式，将多条局部选择栅极线SGSL在Z方向隔开积层。
在积层在Z方向的多个有源区区域AA与多条局部选择栅极线SGDL的下方，沿着XY平面，形成着多条全域选择栅极线GSGDL。
接触插塞CSGD设置在全域选择栅极线GSGDL之上，且具有与多条局部选择栅极线SGDL的任一条电连接的连接部。例如，多个接触插塞CSGD沿着Y方向配置。在图2的例子中，沿着Y方向配置的多个接触插塞CSGD的连接部分别连接于各层的局部选择栅极线SGDL。
在积层在Z方向的多个有源区区域AA与局部选择栅极线SGSL的下方，沿着XY平面，形成着多条全域选择栅极线(未图示)。
接触插塞CSGS与接触插塞CSGD同样地，设置在全域选择栅极线之上，且具有与多条局部选择栅极线SGSL的任一条电连接的连接部。例如，多个接触插塞CSGS沿着Y方向配置。沿着Y方向配置的多个接触插塞CSGS的连接部分别连接于各层的局部选择栅极线SGSL。
1个存储器组MG包含连接于1个有源区区域AA的多个存储单元晶体管。而且，1个存储器单元MU包含连接于1条局部选择栅极线SGDL的多个存储器组MG(有源区区域AA)。另外，1个区块BLK包含有在Z方向隔开配置且共有字线柱WLP的多个存储器单元MU。
此外，关于存储单元阵列11的构成，也可以为其它构成。也就是说，关于存储单元阵列11的构成，例如，记载在题为“半导体存储装置(SEMICONDUCTOR MEMORY DEVICE)”的在2019年9月5日提出申请的美国专利申请16/562,372号中。该专利申请的整体通过参照引用在本申请的说明书中。
1.1.3存储单元阵列的电路构成
接下来，使用图3对存储单元阵列11的电路构成进行说明。图3是存储单元阵列11的电路图。此外，图3的例子表示了积层在Z方向且与共通连接于1个接触插塞CBL的多个有源区区域AA对应的多个存储器组MG。以下，将与最下层的有源区区域AA(存储器组MG)对应的局部选择栅极线表述为SGDL0及SGSL0，将与最上层的有源区区域AA(存储器组MG)对应的局部选择栅极线表述为SGDLk(k为1以上的整数)及SGSLk。
如图3所示，存储器组MG分别包含2个存储器串MSa及MSb、以及选择晶体管ST1及ST2。以下，在不限定存储器串MSa及MSb的情况下，表述为存储器串MS。
存储器串MSa例如包含4个存储单元晶体管MCa0～MCa3。同样地，存储器串MSb例如包含4个存储单元晶体管MCb0～MCb3。以下，在不限定存储单元晶体管MCa0～MCa3及MCb0～MCb3的情况下，表述为存储单元晶体管MC。
存储单元晶体管MC具备控制栅极及电荷储存层，且非易失地保存数据。此外，存储单元晶体管MC既可以为电荷储存层使用介电膜的MONOS型，也可以为电荷储存层使用导电膜的浮游栅极(FG)型。以下，对存储单元晶体管MC为FG型的情况进行说明。另外，1个存储器串MS中所包含的存储单元晶体管MC的个数也可以为8个或16个、32个、48个、64个、96个、128个等，其数量并不受限定。
存储器串MSa中所包含的存储单元晶体管MCa0～MCa3的电流路径串联地连接。同样地，存储器串MSb中所包含的存储单元晶体管MCb0～MCb3的电流路径串联地连接。存储单元晶体管MCa0及MCb0的漏极共通连接于选择晶体管ST1的源极。存储单元晶体管MCa3及MCb3的源极共通连接于选择晶体管ST2的漏极。此外，存储器组MG中所包含的选择晶体管ST1及ST2的个数为任意，只要分别为1个以上即可。
沿着Z方向配置的多个存储器组MG的存储单元晶体管MC的栅极经由字线柱WLP而共通连接于1条字线WL。更具体来说，例如，沿着Z方向配置的多个存储单元晶体管MCa0的栅极共通连接于字线WLa0。同样地，存储单元晶体管MCa1、MCa2、及MCa3的栅极分别连接于字线WLa1、WLa2、及WLa3。存储单元晶体管MCb0～MCb3的栅极分别连接于字线WLb0～WLb3。
沿着Z方向配置的多个存储器组MG的选择晶体管ST1的漏极经由接触插塞CBL共通连接于1条位线BL。另外，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的栅极分别连接于不同的局部选择栅极线SGDL。更具体来说，例如，与配置在最下层的存储器组MG对应的选择晶体管ST1的栅极连接于局部选择栅极线SGDL0。与配置在最上层的存储器组MG对应的选择晶体管ST1的栅极连接于局部选择栅极线SGDLk。
沿着Z方向配置的多个存储器组MG的选择晶体管ST2的源极经由接触插塞CSL共通连接于1条源极线SL。另外，沿着Z方向配置的多个存储器组MG的选择晶体管ST2的栅极分别连接于不同的局部选择栅极线SGSL。更具体来说，例如，与配置在最下层的存储器组MG对应的选择晶体管ST2的栅极连接于局部选择栅极线SGSL0，与配置在最上层的存储器组MG对应的选择晶体管ST2的栅极连接于局部选择栅极线SGSLk。
1.1.4存储单元阵列的平面构成
接下来，使用图4对存储单元阵列11的平面构成的一例进行说明。图4是存储单元阵列11中的有源区区域AA及字线柱WLP的平面图。
如图4所示，沿着X方向延伸的多个有源区区域AA沿着Y方向配置。有源区区域AA包含半导体层31及33、以及绝缘层32及34。更具体来说，有源区区域AA例如包含半导体层31、2个绝缘层32、2个半导体层33、及2个绝缘层34。
在有源区区域AA的中心部设置着沿着X方向延伸的半导体层31。半导体层31例如使用多晶硅。
2个绝缘层32沿着X方向延伸，且与半导体层31的朝向Y方向的2个侧面S1及S2分别相接。绝缘层32例如使用氧化硅(SiO2)。另外，绝缘层32具有半导体层31与半导体层33能够电连接的膜厚。
2个半导体层33沿着X方向延伸，且分别与一个绝缘层32的和侧面S1对向的侧面S3、及另一个绝缘层32的和侧面S2对向的侧面S4相接。在半导体层33，形成存储单元晶体管MC的通道。半导体层33例如使用多晶硅、金属硫化物、利用金属诱发结晶(MIC：MetalInduced Crystallization)法形成的多晶硅、或利用外延生长的单晶硅。
以下，在本实施方式中，对半导体层33例如使用多晶硅的情况进行说明。
2个绝缘层34沿着X方向延伸，且分别与一个半导体层33的和侧面S3对向的侧面S5、及另一个半导体层33的和侧面S4对向的侧面S6相接。绝缘层34例如使用氮化硅(SiN)。绝缘层34作为形成下述绝缘层45(隧道绝缘膜)及电荷储存层44时的蚀刻终止层发挥功能。
也就是说，有源区区域AA具有如下结构：从半导体层31向朝Y方向的侧面S7或S8，绝缘层32、半导体层33、及绝缘层34成为层状。
在沿着Y方向配置的2个有源区区域AA之间，设置着存储器沟槽MT。存储器沟槽MT由绝缘层35填埋。绝缘层35例如使用SiO2。
另外，在2个有源区区域AA之间，以将绝缘层35分离的方式，沿着X方向设置着多个字线柱WLP。多个字线柱WLP在Y方向上以成为锯齿排列的方式配置。字线柱WLP包含沿着Z方向延伸的导电体41及以包围导电体41的侧面的方式设置的绝缘层42。
导电体41使用导电材料。导电材料例如既可以为金属材料，也可以为添加着杂质的半导体材料。例如，导电材料使用包含W及氮化钛(TiN)的积层结构。TiN作为W的密接层或阻挡层发挥功能。
绝缘层42与下述绝缘层43一起作为存储单元晶体管MC的阻挡绝缘膜发挥功能。
在Y方向上，在字线柱WLP与有源区区域AA之间，以将绝缘层34分离的方式设置着绝缘层43、电荷储存层44、及绝缘层45。绝缘层45作为存储单元晶体管MC的隧道绝缘膜发挥功能。更具体来说，绝缘层43设置在绝缘层42与电荷储存层44之间。例如，绝缘层43的X方向上的长度比字线柱WLP的X方向的长度长。电荷储存层44以将绝缘层34在X方向分离的方式设置在字线柱WLP与有源区区域AA的半导体层33之间。绝缘层45在Y方向上，设置在电荷储存层44与有源区区域AA的半导体层33之间。由于设置着绝缘层45，所以电荷储存层44不与半导体层33相接。例如，电荷储存层44的X方向的长度比绝缘层43的X方向上的长度长。
因此，在导电体41与半导体层33之间，从导电体41的与半导体层33相对的面朝向半导体层33的侧面S5(或侧面S6)依次设置着绝缘层42、绝缘层43、电荷储存层44、及绝缘层45。包含半导体层33的一部分、导电体41的一部分、绝缘层42的一部分、绝缘层43、电荷储存层44、及绝缘层45的区域(也表述为半导体层33与字线柱WLP的交叉区域)作为存储单元晶体管MC发挥功能。
绝缘层42及43使用绝缘材料。绝缘材料例如使用Al、Hf、Ti、Zr、及镧(La)等的氧化物或氮化物之类的高介电常数膜、或氧化硅或氮氧化硅等高耐压膜、或它们的混合物或积层膜等。以下，对绝缘层42及43使用SiO2的情况进行说明。在FG型的存储单元晶体管MC的情况下，电荷储存层44例如使用多晶硅。绝缘层45例如使用SiO2、SiN、或氮氧化硅(SiON)的混合物或积层膜等。在本实施方式中，对绝缘层45使用SiO2的情况进行说明。
1.1.5存储单元阵列的截面构成
接下来，对存储单元阵列11的截面构成的一例进行说明。图5表示了沿着图4中的A1-A2线的剖视图。
如图5所示，在半导体衬底50上设置着绝缘层51。绝缘层51例如使用SiO2。例如，在绝缘层51内，也可以包含形成在半导体衬底50上的晶体管(未图示)或多个配线层(未图示)。
在绝缘层51上设置着绝缘层52。绝缘层52作为加工存储器沟槽MT、或用于各种接触插塞等的孔时的蚀刻终止层发挥功能。绝缘层52只要为可获得相对于形成在上层的绝缘层53充分的蚀刻选择比的绝缘材料即可，例如，使用SiN或氧化铝(AlO)等。
在绝缘层52上，以在各层间介置绝缘层53的方式例如配置5层有源区区域AA。也就是说，在绝缘层52上，例如，5层有源区区域AA与5层绝缘层53交替地配置。此外，有源区区域AA的积层数量为任意。
在最上层的绝缘层53上设置着绝缘层54。绝缘层54作为蚀刻终止层发挥功能。绝缘层54例如只要为可获得相对于半导体层31以及绝缘层34及53等充分的蚀刻选择比的绝缘材料即可。绝缘层54例如使用AlO。
设置着字线柱WLP，所述字线柱WLP贯通绝缘层54以及交替地配置的5层绝缘层53及5层有源区区域AA，且底面到达至绝缘层52。在字线柱WLP的内部，设置着侧面与绝缘层53及54以及有源区区域AA相接的绝缘层42、侧面与绝缘层42相接且底面与绝缘层52相接的导电体41。
在半导体层31与绝缘层42之间，从半导体层31朝向绝缘层42，依次设置着绝缘层32、半导体层33、绝缘层45、电荷储存层44、及绝缘层43。
另外，设置着存储器沟槽MT，所述存储器沟槽MT贯通绝缘层54以及交替地积层的5层绝缘层53及5层有源区区域AA，且底面到达至绝缘层52。存储器沟槽MT内的内部由绝缘层35填埋。
在半导体层31与绝缘层35之间，从半导体层31朝向绝缘层35，依次设置着绝缘层32、半导体层33、及绝缘层34。
以导电体41的上表面露出的方式，在绝缘层35及绝缘层54的一部分区域之上设置着绝缘层55。绝缘层55例如使用SiO2。
在绝缘层55之上，设置着底面的一部分与导电体41的上表面相接的导电体层56。导电体层56作为字线WL发挥功能。导电体层56使用导电材料。导电材料例如既可以为金属材料，也可以为添加着杂质的半导体材料。例如，导电材料使用包含Cu的金属材料。
1.2存储单元阵列的制造方法
接下来，使用图6～图19对存储单元阵列11的制造方法进行说明。图6～图19分别表示存储单元阵列11的制造步骤中的最上层的有源区区域AA的上表面(AA上表面)与沿着A1-A2线的截面(A1-A2截面)。
如图6所示，首先，在半导体衬底50上形成绝缘层51及52。在该状态下，在绝缘层52上，例如，将5层半导体层31及5层绝缘层53交替地积层。而且，在最上层的绝缘层53上，形成绝缘层54。
如图7所示，利用干式蚀刻而形成存储器沟槽MT，所述存储器沟槽MT贯通绝缘层54、5层绝缘层53、及5层半导体层31，且底面到达至绝缘层52。
如图8所示，例如，利用湿式蚀刻，从存储器沟槽MT的侧面加工半导体层31，形成凹槽区域RS1。
如图9所示，在半导体层31的侧面形成绝缘层32。例如，既可以利用半导体层31的氧化处理形成绝缘层32，也可以利用选择CVD(Chemical Vapor Deposition，化学气相沉积)等在半导体层31的表面形成绝缘层32。
如图10所示，以填埋凹槽区域RS1且覆盖绝缘层52～54的方式形成半导体层33。例如，在半导体层33为多晶硅的情况下，利用CVD形成非晶硅之后，利用热处理形成多晶硅。
如图11所示，例如，利用湿式蚀刻或CDE(Chemical Dry Etching，化学干式蚀刻)等，以在凹槽区域RS1内残留半导体层33的方式，去除与绝缘层52及54的上表面以及绝缘层53的侧面相接的半导体层33。
如图12所示，例如，利用湿式蚀刻或CDE，以残留与绝缘层32相接的半导体层33的方式，从侧面加工半导体层33的一部分，形成凹槽区域RS2。接下来，以填埋凹槽区域RS2的方式，例如利用CVD形成绝缘层34。接下来，以在凹槽区域RS2残留绝缘层34的方式，去除与绝缘层52及54的上表面以及绝缘层53的侧面相接的绝缘层34。
如图13所示，利用绝缘层35填埋存储器沟槽MT内。例如，作为用于绝缘层35的SiO2，也可以使用填埋性优异的SOG(spin on glass，旋涂玻璃)。在该情况下，也可以使用包含聚硅氮烷的材料作为SOG的涂布材料。
如图14所示，例如，利用RIE加工绝缘层35，形成与字线柱WLP对应的孔WH。
如图15所示，例如，利用湿式蚀刻或CDE，从孔WH的侧面加工绝缘层34直至半导体层33露出为止，形成凹槽区域RS3。
如图16所示，在露出的半导体层33的表面，例如利用选择CVD形成绝缘层45。
如图17所示，在凹槽区域RS3形成电荷储存层44。更具体来说，例如，在电荷储存层44为多晶硅的情况下，与图10及图11中所说明的顺序同样地，以填埋凹槽区域RS3的方式利用CVD形成非晶硅。接下来，利用热处理形成多晶硅。然后，例如利用湿式蚀刻或CDE去除形成在绝缘层35、52、及54的上表面、以及绝缘层53的侧面的多晶硅。
如图18所示，以残留与绝缘层45相接的电荷储存层44的方式，例如利用湿式蚀刻，从孔WH的侧面加工电荷储存层44的一部分，形成凹槽区域。接下来，以填埋凹槽区域的方式，例如利用CVD形成绝缘层43。接下来，以在凹槽区域残留绝缘层43的方式，去除与绝缘层35、52、及54的上表面以及绝缘层53的侧面相接的绝缘层45。
如图19所示，利用绝缘层42及导电体41填埋孔WH内。更具体来说，例如，利用CVD形成绝缘层42。接下来，利用RIE，去除与绝缘层35、52、及54的上表面相接的绝缘层42。接下来，例如，在导电体41为TiN与W的积层结构的情况下，首先，利用CVD形成TiN。接下来，利用CVD形成W并填埋孔WH内。接下来，利用CMP(Chemical Mechanical Polishing，化学机械抛光)去除与绝缘层35及54的上表面相接的TiN及W。
1.3本实施方式的效果
根据本实施方式的构成，能够提高半导体存储装置的可靠性。以下，对本效果进行详细叙述。
例如，在有源区区域AA中，未设置绝缘层32及半导体层33的情况下，绝缘层45(也就是隧道绝缘膜)与半导体层31相接。而且，半导体层31作为存储单元晶体管MC的通道发挥功能。例如，在使用多晶硅作为半导体层31的情况下，由于多晶硅的粒径相对较小，所以载流子的迁移率变低。或者，由于Y方向上的多晶硅的膜厚较厚，所以存在存储单元晶体管MC的S值(表示次临界区域中的电流的上升特性的系数)劣化，而存储单元晶体管MC的单元特性变差的情况。进而，例如，由于Z方向上的每层中多晶硅(通道)的面方位不均，所以存在存储单元晶体管MC的单元电流产生不均的情况。
对此，根据本实施方式的构成，能够在有源区区域AA设置绝缘层32及半导体层33，形成薄膜的半导体层33。由此，能够在存储单元晶体管MC中形成薄膜的通道。结果，能够改善S值。由此，能够提高存储单元晶体管MC的晶体管特性。因此，能够提高半导体存储装置的可靠性。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，关于半导体层33使用与第1实施方式中所说明的多晶硅不同的材料或不同的制造方法的情况，列举3个例子进行说明。以下，以与第1实施方式的不同点为中心进行说明。
2.1第1例
首先，对第1例进行说明。在第1例中，对半导体层33使用金属硫化物的情况进行说明。半导体层33使用金属硫化物的情况下的存储单元阵列11的截面构成与第1实施方式的图5相同。
用于金属硫化物的金属例如为钨(W)、钼(Mo)、铪(Hf)、锆(Zr)的任一种。使用这些金属的金属硫化物能够根据形成条件形成具有C轴配向性的金属硫化物的结晶。此外，金属硫化物既可以为层状结晶，也可以为金属二硫化物。具有C轴配向性的金属硫化物是即便为极薄膜(例如1nm以下)而带隙也有1eV～2eV，且其迁移率可达到几百～几千cm2/Vs的物质。因此，金属硫化物作为极薄膜高迁移率通道材料能够应用于半导体层33。
接下来，使用图20及图21对存储单元阵列11的制造方法进行说明。图20及图21分别表示存储单元阵列11的制造步骤中的最上层的有源区区域AA的上表面与沿着A1-A2线的截面。
直至形成绝缘层32为止的步骤与第1实施方式的图6～图9相同。
如图20所示，在形成绝缘层32之后，以填埋凹槽区域RS1且覆盖绝缘层52～54的方式形成富含S的非晶质金属硫化物60。例如，在金属硫化物为WS2的情况下，作为非晶质金属硫化物60，形成富含S的非晶质WSX(X为大于2的数字)。更具体来说，例如，非晶质WSX是利用将六氟化钨(WF6)及硫化氢(H2S)作为来源气体、且成膜温度为25℃～300℃的等离子体CVD来形成。此外，非晶质金属硫化物60的成膜方法并不限定为CVD。
如图21所示，利用热处理，使非晶质金属硫化物60结晶化而形成金属硫化物(半导体层33)。此外，金属硫化物既可以为层状结晶，也可以为金属二硫化物。通过利用热处理进行结晶化，能够形成表面粗糙度相对较小的金属硫化物。例如，热处理在300℃～1150℃的氮气(N2)氛围中进行。利用该热处理，多余的S脱离，而形成具有C轴配向性的金属硫化物。以后的制造方法与第1实施方式的图11～图19相同。关于金属硫化物所包含的金属材料，能够利用TEM(Transmission Electron Microscopy，穿透式电子显微镜)的EDX(EnergyDispersive X-Ray Spectroscopy，能量色散X射线光谱仪)分析等来确认。例如，在金属硫化物为层状结晶的情况下，例如能够利用TEM的观察来确认。另外，关于C轴配向，能够通过使用TEM的旋进电子衍射(PED：Precession Electron Diffraction)等来确认。
此外，对使用WF6及H2S作为形成非晶质金属硫化物60的CVD的来源气体的情况进行了说明，但并不限定于此。例如，在用于金属硫化物的金属为W、Mo、Hf、Zr的任一种的情况下，也能以包含作为原料的MoCl5、MVCXOYHZ(V、X、Y、Z为整数，M为W、Mo、Hf、Zr的任一种)、H2S、S、CXHYSZ(X、Y、Z为整数)的任一种以上的组合进行CVD。另外，热处理的氛围并不限定为N2。例如，也可以在包含N2、氧气(O2)、氩气(Ar)、氦气(He)、氢气(H2)、H2S的至少一种的氛围中执行热处理。
2.2第2例
接下来，对第2例进行说明。在第2例中，对半导体层33使用利用金属诱发结晶(MIC：Metal Induced Crystallization)法形成的多晶硅的情况进行说明。
使用MIC法的多晶硅包含成为4E17个/cm3以下的金属原子。金属原子例如优选为包含金(Au)、铝(Al)、铜(Cu)、银(Ag)、钯(Pd)、镍(Ni)、及铂(Pt)的至少任一个原子。或者，金属原子也可以包含锰(Mn)、铑(Rh)、钴(Co)、铁(Fe)、铬(Cr)、钛(Ti)、铌(Nb)、铱(Ir)、钽(Ta)、铼(Re)、Mo、钒(V)、Hf、钌(Ru)、Zr、及W的至少1个原子。利用这些金属，能够使硅(半导体层33)以更低温结晶化，与不使用MIC法的情况相比能够使晶粒的粒径变大。
2.2.1存储单元阵列的截面构成
首先，使用图22对存储单元阵列11的截面构成的详细情况进行说明。图22是第1实施方式的图5中的区域R1的放大图。
如图22所示，利用MIC法形成的半导体层33包含达到4.0×1017atoms/cm3以下的金属原子66。进而，利用MIC法形成的半导体层33例如朝向垂直于绝缘层32的方向(Y方向)，具有(100)配向性。关于半导体层33的结晶配向性，例如，能够通过使用TEM的PED等来确认。其它构成与第1实施方式相同。
2.2.2存储单元阵列的制造方法
接下来，使用图23～图28对存储单元阵列11的制造方法进行说明。图23～图28分别表示存储单元阵列11的制造步骤中的最上层的有源区区域AA的上表面与沿着A1-A2线的截面。
直至形成绝缘层32为止的步骤与第1实施方式的图6～图9相同。
如图23所示，在形成绝缘层32之后，以填埋凹槽区域RS1且覆盖绝缘层52～54的方式形成非晶质半导体层65(例如，非晶硅)。
如图24所示，使金属原子66附着在非晶质半导体层65的侧面。例如，将包含金属原子66的液体供给至非晶质半导体层65的表面。例如，在金属原子66为Ni的情况下，将Ni水溶液供给至非晶质半导体层65的表面。此时，非晶质半导体层65的表面中的金属原子66的面浓度例如成为1.0×1015atoms/cm2以下。
如图25所示，例如，以温度为500℃～1000℃且压力为100Pa～常压的方式进行热处理。由此，金属原子66扩散至非晶质半导体层65的内部，非晶质半导体层65(例如，非晶硅)被结晶化而形成半导体层33(例如，多晶硅)。此外，热处理也可以在包含H2、氘(D2)、N2、及稀有气体的至少一种的氛围中进行。更具体来说，例如，半导体层33以半导体层33内的金属原子66的浓度成为5.0×1017atoms/cm3以上的方式在500℃～1000℃的温度下被结晶化。由此，能够以半导体层33内的结晶粒径成为80nm以上且1600nm以下的方式，将半导体层33结晶化。另外，也可以在将半导体层33结晶化之后，再次进行热处理。由此，能够提高半导体层33的结晶性。
如图26所示，以被覆半导体层33的方式形成吸气剂层67。吸气剂层67是为了从半导体层33取出金属原子66而设置。吸气剂层67使用非晶质半导体材料。吸气剂层67例如使用非晶硅、或非晶锗。在本例中，对吸气剂层67使用非晶硅的情况进行说明。此外，吸气剂层67也可以在与半导体层33之间介置SiO2或SiN等绝缘层而形成。吸气剂层67的膜厚例如设定为3～30nm。另外，吸气剂层67既可以包含O、N、碳(C)等，也可以包含硼(B)、磷(P)、砷(As)等。通过包含这些，吸气剂层67能够将非晶状态维持至相对高温为止。本例的吸气剂层67(非晶硅)例如包含浓度为1.0×1019atoms/cm3至1.0×1022atoms/cm3的P、或浓度为1.0×1016atoms/cm3至1.0×1022atoms/cm3的B。
形成吸气剂层67之后，以500℃以上的温度进行热处理。由此，半导体层33内的金属原子66的一部分移动至吸气剂层67，而半导体层33内的金属原子66的浓度降低。结果，能够使半导体层33内的金属原子66的浓度降低至4.0×1017atoms/cm3以下。此外，该情况下的热处理既可以在包含H2、D2、N2、及稀有气体的至少一种的氛围中进行，也可以在包含O2、H2O、O自由基、或氨(NH3)的氧化性氛围或还原性氛围中进行。
如图27所示，例如，利用湿式蚀刻或CDE，以使半导体层33残留的方式去除吸气剂层67。此外，也可以将图26及图27中所说明的步骤重复多次。通过重复多次，能够使半导体层33内的金属原子66的浓度更低。
如图28所示，与第1实施方式的图11同样地，例如，利用湿式蚀刻或CDE等，以在凹槽区域RS1内残留半导体层33的方式，去除与绝缘层52及54的上表面以及绝缘层53的侧面相接的半导体层33。使用MIC法形成的凹槽区域RS1内的半导体层33朝向垂直于绝缘层32的方向具有(100)配向性。此外，半导体层33的膜厚越薄，则具有(100)配向性晶粒在半导体层33内的所有晶粒中所占的比率越高。例如，在半导体层33的膜厚为15nm以下的情况下，具有(100)配向性的晶粒在半导体层33内的所有晶粒中所占的比率成为大致接近100％的值。
以后的步骤与第1实施方式的图12～图19相同。
此外，在本例中，形成吸气剂层67，去除金属原子66的一部分之后，进行图28中所说明的半导体层33的加工，但可在进行半导体层33的加工之后，形成吸气剂层67。进而，也可以省略吸气剂层67的形成。
进而，关于使用MIC法的半导体层33，也可以为其它构成及形成方法。也就是说，关于使用MIC法的半导体的构成及形成方法，例如，记载在题为“半导体存储装置及其制造方法(SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”的2020年3月5日提出申请的美国专利申请16/809,887号中。该专利申请的整体通过参照引用在本申请的说明书中。
2.2.3半导体层33的结晶粒径
接下来，使用图29对使用MIC法形成的半导体层33(多晶硅)的结晶粒径进行说明。图29是用来说明因有无MIC法所致的半导体层33的结晶粒径的差异的图。更具体来说，图29(a)是表示不使用MIC法而形成的多晶硅(例如，半导体层31)与导电体41的配置的立体图。图29(b)是表示使用MIC法形成的多晶硅(半导体层33)与导电体41的配置的立体图。此外，在图29(a)及图29(b)的例子中，为了简化说明，省略了多晶硅(半导体层31或33)与导电体41以外的材料。另外，图29(a)及图29(b)的例子表示了与导电体41相对的侧面中的多晶硅(半导体层31或33)的结晶晶界GB。
如图29(a)所示，在像半导体层31一样不使用MIC法形成多晶硅的情况下，它的结晶粒径相对较小。例如，半导体层31在有源区区域AA的Z方向的宽度之中，包含3个以上的晶粒。另外，例如，如果将半导体层31与导电体41相对的区域设为RA，那么在区域RA内包含多数个结晶晶界GB。也就是说，在区域RA内，包含至少3个以上的多数个晶粒。电荷储存层44使用多晶硅的情况下也相同。
如图29(b)所示，在像本例中的半导体层33一样使用MIC法形成多晶硅的情况下，它的结晶粒径相对较大。例如，使用MIC法的半导体层33在有源区区域AA的Z方向的宽度之中，包含2个以下的晶粒。另外，例如，如果将使用MIC法的半导体层33与导电体41相对的区域设为RB，那么由于晶粒相对较大，所以在区域RB内包含1个以下的结晶晶界GB。也就是说，在区域RB内包含1个或2个晶粒。换句话说，在区域RB内不存在晶界，或者仅存在2个结晶物之间的晶界。此外，在本例中，晶粒具有(100)配向性。
2.3第3例
接下来，对第3例进行说明。在第3例中，对半导体层33使用利用外延生长形成的单晶硅的情况进行说明。
2.3.1存储单元阵列的截面构成
首先，使用图30对存储单元阵列11的截面构成进行说明。图30是存储单元阵列11的剖视图。
如图30所示，在本例中，设置着存储器沟槽MT，所述存储器沟槽MT贯通绝缘层54、交替地配置的5层绝缘层53及5层有源区区域AA、绝缘层52、及绝缘层51，且底面到达至半导体衬底50。存储器沟槽MT内的内部由绝缘层35填埋。
另外，字线柱WLP例如以底面的高度位置比绝缘层52的上表面低的方式设置。也就是说，以底面的高度位置比最下层的有源区区域AA的底面低的方式设置。在图30的例中，贯通绝缘层54、交替地配置的5层绝缘层53及5层有源区区域AA、及绝缘层52。而且，字线柱WLP的底部与绝缘层35相接。此外，字线柱WLP只要不与半导体衬底50电连接，那么底面也可以到达至半导体衬底50。在该情况下，例如，在字线柱WLP的侧面及底面设置着绝缘层42。另外，在绝缘层42的内部，以侧面及底面与绝缘层42相接的方式设置着导电体41。
其它结构与第1实施方式的图5相同。
2.3.2存储单元阵列的制造方法
接下来，使用图31～图37对存储单元阵列11的制造方法进行说明。
图31～图37分别表示存储单元阵列11的制造步骤中的最上层的有源区区域AA的上表面与沿着A1-A2线的截面。
如图31所示，与第1实施方式的图6同样地形成绝缘层54之后，利用干式蚀刻形成存储器沟槽MT，所述存储器沟槽MT贯通绝缘层54、5层绝缘层53、5层半导体层31、绝缘层52、及绝缘层51，且底面到达至半导体衬底50。
如图32所示，例如，利用湿式蚀刻，从存储器沟槽MT的侧面加工半导体层31，形成凹槽区域RS1。
如图33所示，在半导体层31的侧面形成绝缘层32。例如，既可以利用半导体层31的氧化处理形成绝缘层32，也可以利用选择CVD等在半导体层31的表面形成绝缘层32。例如，当也在半导体衬底50上形成着绝缘层32的情况下，利用RIE等，去除半导体衬底50上的绝缘层32。
如图34所示，在进行用来去除露出的半导体衬底50的表面的自然氧化膜等的预处理之后，利用外延生长从半导体衬底50的表面朝向上方形成单晶的半导体层33。此外，在本例中，对利用外延生长形成半导体层33的情况进行了说明，但并不限定于此。例如，也可以使用将半导体衬底50设为晶种的硅的固相生长。
如图35所示，利用RIE等，例如，将绝缘层54作为掩模，形成存储器沟槽MT。
如图36所示，与第1实施方式的图12及图13的说明同样地，在形成半导体层33及绝缘层34之后，利用绝缘层35填埋存储器沟槽MT内。
如图37所示，例如，利用RIE加工绝缘层35，形成与字线柱WLP对应的孔WH。此时，使孔WH不贯通绝缘层35。更具体来说，以孔的底面的高度位置处于比绝缘层52的上表面低且比半导体衬底50的上表面高的位置的方式，调整绝缘层35的蚀刻量。
以后的步骤与第1实施方式的图15～图19相同。
2.4本实施方式的效果
根据本实施方式的构成，获得与第1实施方式相同的效果。
进而，根据本实施方式的第1例的构成，能够将具有C轴配向的经结晶化的金属硫化物用于半导体层33。也就是说，能够将金属硫化物用作存储单元晶体管MC的通道层。由此，能够形成使用载流子的迁移率相对较高的金属硫化物的通道层。
进而，通过将富含S的非晶质金属硫化物热处理而形成金属硫化物，能够形成表面粗糙度相对较小的金属硫化物。
进而，根据本实施方式的第2例的构成，使用MIC法的半导体层33能够形成具有朝向绝缘层32(隧道绝缘膜)的垂直方向的(100)配向性的晶粒。由此，能够降低隧道绝缘膜(绝缘层32)与通道(半导体层33)的界面能阶密度。另外，能够提高半导体层33的S值与载流子的迁移率。由此，能够提高存储单元晶体管MC的单元特性。进而，使用MIC法的半导体层33与不使用MIC的情况相比能够使结晶粒径变大。也就是说，能够形成结晶粒界相对较少的半导体层33。
进而，根据本实施方式的第3例的构成，能够使半导体层33为单晶。由此，能够提高半导体层33的载流子的迁移率。
3.第3实施方式
接下来，对第3实施方式进行说明。在第3实施方式中，对将第1及第2实施方式中所说明的半导体层31替换为绝缘层的情况进行说明。以下，以与第1及第2实施方式不同的方面为中心进行说明。
3.1存储单元阵列的平面构成
首先，使用图38对存储单元阵列11的平面构成的一例进行说明。图38是存储单元阵列11中的有源区区域AA及字线柱WLP的平面图。
如图38所示，在X方向上延伸的多个有源区区域AA沿着Y方向配置。有源区区域AA例如包含绝缘层71、2个半导体层33、及2个绝缘层34。
在有源区区域AA的中心部，设置着沿着X方向延伸的绝缘层71。绝缘层71例如使用SiN。
2个半导体层33沿着X方向延伸，且与绝缘层71的朝向Y方向的2个侧面S3及S4分别相接。
其它构成与第1实施方式的图4相同。
3.2存储单元阵列的截面构成
接下来，对存储单元阵列11的截面构成的一例进行说明。图39表示了沿着图38中的A1-A2线的剖视图。
如图39所示，在绝缘层52上，以在各层间介置绝缘层53的方式例如积层着有源区区域AA。也就是说，在绝缘层52上，例如，5层有源区区域AA与5层绝缘层53交替地设置。此外，有源区区域AA的积层数量为任意。
在绝缘层71与绝缘层42之间，从绝缘层71朝向绝缘层42依次设置着半导体层33、绝缘层45、电荷储存层44、及绝缘层43。也就是说，本实施方式的存储单元阵列11是将第1实施方式的图5中所说明的半导体层31及绝缘层32替换为绝缘层71的构成。
其它构成与第1实施方式的图5相同。
3.3存储单元阵列的制造方法
接下来，使用图40～图42对存储单元阵列11的制造方法进行说明。图40～图43分别表示存储单元阵列11的制造步骤中的最上层的有源区区域AA的上表面与沿着A1-A2线的截面。
如图40所示，首先，在半导体衬底50上形成着绝缘层51及52。在该状态下，在绝缘层52上，例如，5层绝缘层71及5层绝缘层53交替地积层。而且，在最上层的绝缘层53上，形成绝缘层54。
如图41所示，利用干式蚀刻形成存储器沟槽MT，所述存储器沟槽MT贯通绝缘层54、5层绝缘层53、及5层绝缘层71，且底面到达至绝缘层52的。
如图42所示，例如，利用湿式蚀刻，从存储器沟槽MT的侧面加工绝缘层71，形成凹槽区域RS1。
以后的步骤与第1实施方式的图10～图19相同。
3.4本实施方式的效果
根据本实施方式的构成，能够与第1实施方式同样地形成薄膜的半导体层33。因此，根据本实施方式的构成，可获得与第1实施方式相同的效果。
此外，也可以将第3实施方式与第2实施方式的第1至第3例组合。也就是说，半导体层33也可以为金属二硫化物、使用MIC法形成的半导体(包含金属原子的半导体、或具有(100)配向的半导体)、及单晶半导体的任一种。
4.第4实施方式
接下来，对第4实施方式进行说明。在第4实施方式中，对在第3实施方式中所说明的有源区区域AA的构成中在绝缘层71与半导体层33之间设置与绝缘层71不同的绝缘层72的情况进行说明。以下，以与第1至第3实施方式不同的方面为中心进行说明。
4.1存储单元阵列的平面构成
首先，使用图43对存储单元阵列11的平面构成的一例进行说明。图43是存储单元阵列11中的有源区区域AA及字线柱WLP的平面图。
如图43所示，在X方向上延伸的多个有源区区域AA沿着Y方向配置。有源区区域AA例如包含绝缘层71、2个绝缘层72、2个半导体层33、及2个绝缘层34。
绝缘层72设置在绝缘层71与半导体层33之间。2个绝缘层72沿着X方向延伸，且与绝缘层71的朝向Y方向的2个侧面S1及S2分别相接。绝缘层72例如使用SiON。此外，绝缘层72既可以为SiO2，也可以为SiON/SiO2积层结构。
其它构成与第3实施方式的图38相同。
4.2存储单元阵列的截面构成
接下来，对存储单元阵列11的截面构成的一例进行说明。图44表示了沿着图43中的A1-A2线的剖视图。
如图44所示，在绝缘层52上，以在各层间介置绝缘层53的方式例如积层着有源区区域AA。也就是说，在绝缘层52上，例如，5层有源区区域AA与5层绝缘层53交替地设置。此外，有源区区域AA的积层数量为任意。
在绝缘层71与绝缘层42之间，从绝缘层71朝向绝缘层42依次设置着绝缘层72、半导体层33、绝缘层45、电荷储存层44、及绝缘层43。也就是说，本实施方式的存储单元阵列11是在第3实施方式的图39中所说明的绝缘层71与半导体层33之间设置绝缘层72的构成。
其它构成与第3实施方式的图39相同。
4.3存储单元阵列的制造方法
接下来，使用图45对存储单元阵列11的制造方法进行说明。图45分别表示存储单元阵列11的制造步骤中的最上层的有源区区域AA的上表面与沿着A1-A2线的截面。
加工绝缘层71而形成凹槽区域RS1为止的步骤与第3实施方式的图40～图42相同。
如图45所示，例如，利用氧化处理，在绝缘层71的侧面形成绝缘层72。例如，在绝缘层71为SiN的情况下，通过氧化处理的条件形成SiON、SiO2、或SiO2与SiON的积层结构作为绝缘层72。
以后的步骤与第1实施方式的图10～图19相同。
4.4本实施方式的效果
根据本实施方式的构成，能够提高半导体存储装置的可靠性。以下，对本效果进行详细叙述。
例如，存在如下情况：在有源区区域AA中，不设置绝缘层72，而绝缘层71(例如SiN)与半导体层33相接。SiN由于界面能阶相对较多，所以也就是说俘获相对较多。因此，例如，存在如下情况：在存储单元晶体管MC的抹除动作时，也就是说在从电荷储存层44抽出电荷时，电荷被SiN俘获。于是，存在存储单元晶体管MC的阈值电压变动，而成为阈值电压不均的原因之一的情况。
相对于此，根据本实施方式的构成，在绝缘层71与半导体层33之间，也就是说，在通道的与和俘获绝缘膜相接的面对向的面(以下，也表述为“通道的背面侧”)，能够形成俘获比绝缘层71少的绝缘层72(例如，SiON、SiO2、或SiON与SiO2的积层结构)。由此，能够抑制在抹除动作时因向通道的背面侧的写入(电荷俘获)所致的阈值电压偏移。因此，能够抑制存储单元晶体管MC的阈值电压的不均。因此，能够提高半导体存储装置的可靠性。
此外，也可以将第4实施方式与第2实施方式的第1至第3例组合。也就是说，半导体层33也可以为金属二硫化物、使用MIC法形成的半导体(包含金属原子的半导体、或具有(100)配向的半导体)、及单晶半导体的任一种。
5.变化例等
根据所述实施方式，半导体存储装置包含：第1半导体层(31)，沿着与衬底(50)平行的第1方向(X方向)延伸；第1绝缘层(32)，沿着第1方向延伸，且与第1半导体层的朝向与第1方向交叉的第2方向(Y方向)的第1主面(S1)相接；第2绝缘层(32)，沿着第1方向延伸，且与第1半导体层的朝向第2方向的第2主面(S2)相接；第2半导体层(33)，沿着第1方向延伸，且与第1绝缘层的朝向第2方向的第3主面(S3)相接；第3半导体层(33)，沿着第1方向延伸，且与第2绝缘层的朝向第2方向的第4主面(S4)相接；第1导电体(41)，沿着与第1及第2方向交叉的第3方向延伸；第3绝缘层(42)，与第1导电体的第5主面相接；第4绝缘层(43)，设置在第2半导体层与第3绝缘层之间；第1电荷储存层(44)，设置在第2半导体层与第4绝缘层之间；以及第5绝缘层(45)，设置在第2半导体层与第1电荷储存层之间，且与第2半导体层及第1电荷储存层相接。第2半导体层的一部分、第1导电体的一部分、第3绝缘层的一部分、第4绝缘层、第1电荷储存层、及第5绝缘层作为第1存储单元(MC)发挥功能。
通过应用所述实施方式，能够提供提高了可靠性的半导体存储装置。
此外，实施方式并不限定于所述说明的形态，能够进行各种变化。
例如，所述实施方式只要可能便能够进行组合。
另外，所述实施方式中所谓的“连接”，也包含在之间介置例如晶体管或电阻等其它某些元件而间接地连接的状态。
已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。

Claims (20)

1.一种半导体存储装置，具备：
第1半导体层，沿着与衬底平行的第1方向延伸；
第1绝缘层，沿着所述第1方向延伸，且与所述第1半导体层的朝向与所述第1方向交叉的第2方向的第1主面相接；
第2绝缘层，沿着所述第1方向延伸，且与所述第1半导体层的朝向所述第2方向的第2主面相接；
第2半导体层，沿着所述第1方向延伸，且与所述第1绝缘层的朝向所述第2方向的第3主面相接；
第3半导体层，沿着所述第1方向延伸，且与所述第2绝缘层的朝向所述第2方向的第4主面相接；
第1导电体，沿着与所述第1及第2方向交叉的第3方向延伸；
第3绝缘层，与所述第1导电体的第5主面相接；
第4绝缘层，设置在所述第2半导体层与所述第3绝缘层之间；
第1电荷储存层，设置在所述第2半导体层与所述第4绝缘层之间；以及
第5绝缘层，设置在所述第2半导体层与所述第1电荷储存层之间，且与所述第2半导体层及所述第1电荷储存层相接；
所述第2半导体层的一部分、所述第1导电体的一部分、所述第3绝缘层的一部分、所述第4绝缘层、所述第1电荷储存层、及所述第5绝缘层作为第1存储单元发挥功能。
2.根据权利要求1所述的半导体存储装置，还具备：
第2导电体，沿着所述第3方向延伸；
第6绝缘层，与所述第2导电体的第6主面相接；
第7绝缘层，设置在所述第3半导体层与所述第6绝缘层之间；
第2电荷储存层，设置在所述第3半导体层与所述第7绝缘层之间；以及
第8绝缘层，设置在所述第3半导体层与所述第2电荷储存层之间，且与所述第3半导体层及所述第2电荷储存层相接；
所述第3半导体层的一部分、所述第2导电体的一部分、所述第6绝缘层的一部分、所述第7绝缘层、所述第2电荷储存层、及所述第8绝缘层作为第2存储单元发挥功能。
3.根据权利要求1所述的半导体存储装置，其中所述第2半导体层为金属硫化物。
4.根据权利要求3所述的半导体存储装置，其中所述金属硫化物包含W、Mo、Hf、Zr的至少一种。
5.根据权利要求3所述的半导体存储装置，其中所述金属硫化物为层状结晶。
6.根据权利要求1所述的半导体存储装置，其中所述第2半导体层在所述第2半导体层的与所述第1导电体相对的区域中，具有2个以下的晶粒。
7.根据权利要求1所述的半导体存储装置，其中所述第2半导体层具有(100)配向性。
8.根据权利要求1所述的半导体存储装置，其中所述第2半导体层为单晶硅。
9.根据权利要求1所述的半导体存储装置，还具备：
第3导电体，沿着所述第3方向延伸；
第9绝缘层，与所述第3导电体的第7主面相接；
第10绝缘层，设置在所述第2半导体层与所述第9绝缘层之间；
第3电荷储存层，设置在所述第2半导体层与所述第10绝缘层之间；以及
第11绝缘层，设置在所述第2半导体层与所述第3电荷储存层之间，且与所述第2半导体层及所述第3电荷储存层相接；
所述第2半导体层的一部分、所述第3导电体的一部分、所述第9绝缘层的一部分、所述第10绝缘层、所述第3电荷储存层、及所述第11绝缘层作为第3存储单元发挥功能，
所述第1存储单元与所述3存储单元在所述第1方向排列设置。
10.根据权利要求1所述的半导体存储装置，还具备：
第4半导体层，设置在所述第1半导体层的上方，且沿着所述第1方向延伸；
第12绝缘层，设置在所述第1绝缘层的上方，且沿着所述第1方向延伸，与所述第4半导体层的朝向所述第2方向的第8主面相接；
第13绝缘层，设置在所述第2绝缘层的上方，且沿着所述第1方向延伸，与所述第4半导体层的朝向所述第2方向的第9主面相接；
第5半导体层，设置在所述第2半导体层的上方，且沿着所述第1方向延伸，与所述第12绝缘层的朝向所述第2方向的第10主面相接；
第6半导体层，设置在所述第3半导体层的上方，且沿着所述第1方向延伸，与所述第13绝缘层的朝向所述第2方向的第11主面相接；
第14绝缘层，在所述第4绝缘层的上方，设置在所述第5半导体层与所述第3绝缘层之间；
第4电荷储存层，在所述第1电荷储存层的上方，设置在所述第5半导体层与所述第14绝缘层之间；以及
第15绝缘层，在所述第5绝缘层的上方，设置在所述第5半导体层与所述第4电荷储存层之间，且与所述第5半导体层及所述第4电荷储存层相接；
所述第5半导体层的一部分、所述第1导电体的一部分、所述第3绝缘层的一部分、所述第14绝缘层、所述第4电荷储存层、及所述第15绝缘层作为第4存储单元发挥功能。
11.根据权利要求1所述的半导体存储装置，还具备第12绝缘层，所述第12绝缘层设置在所述第1～第3半导体层、所述第1、第2、第4、第5绝缘层、以及第1电荷储存层之上，且沿着所述第1方向延伸。
12.根据权利要求1所述的半导体存储装置，其中所述第1电荷储存层的所述第1方向的长度比所述第1导电体的所述第1方向的长度长。
13.一种半导体存储装置，具备：
第1绝缘层，沿着与衬底平行的第1方向延伸；
第2绝缘层，沿着所述第1方向延伸，且与所述第1绝缘层的朝向与所述第1方向交叉的第2方向的第1主面相接；
第3绝缘层，沿着所述第1方向延伸，且与所述第1绝缘层的朝向所述第2方向的第2主面相接；
第1半导体层，沿着所述第1方向延伸，且与所述第2绝缘层的朝向所述第2方向的第3主面相接；
第2半导体层，沿着所述第1方向延伸，且与所述第3绝缘层的朝向所述第2方向的第4主面相接；
第1导电体，沿着与所述第1及第2方向交叉的第3方向延伸；
第4绝缘层，与所述第1导电体的第5主面相接；
第5绝缘层，设置在所述第1半导体层与所述第4绝缘层之间；
第1电荷储存层，设置在所述第1半导体层与所述第5绝缘层之间；
第6绝缘层，设置在所述第1半导体层与所述第1电荷储存层之间，且与所述第1半导体层及所述第1电荷储存层相接；
所述第1半导体层的一部分、所述第1导电体的一部分、所述第4绝缘层的一部分、所述第5绝缘层、所述第1电荷储存层、及所述第6绝缘层作为第1存储单元发挥功能。
14.根据权利要求13所述的半导体存储装置，还具备：
第2导电体，沿着所述第3方向延伸；
第7绝缘层，与所述第2导电体的第6主面相接；
第8绝缘层，设置在所述第2半导体层与所述第7绝缘层之间；
第2电荷储存层，设置在所述第2半导体层与所述第8绝缘层之间；以及
第9绝缘层，设置在所述第2半导体层与所述第2电荷储存层之间，且与所述第2半导体层及所述第2电荷储存层相接；
所述第2半导体层的一部分、所述第2导电体的一部分、所述第7绝缘层的一部分、所述第8绝缘层、所述第2电荷储存层、及所述第9绝缘层作为第2存储单元发挥功能。
15.根据权利要求13所述的半导体存储装置，其中所述第1绝缘层包含氮化硅。
16.根据权利要求15所述的半导体存储装置，其中所述第2绝缘层包含氮氧化硅或氧化硅的至少一种。
17.根据权利要求13所述的半导体存储装置，还具备：
第3导电体，沿着所述第3方向延伸；
第10绝缘层，与所述第3导电体的第7主面相接；
第11绝缘层，设置在所述第1半导体层与所述第10绝缘层之间；
第3电荷储存层，设置在所述第1半导体层与所述第11绝缘层之间；以及
第12绝缘层，设置在所述第1半导体层与所述第3电荷储存层之间，且与所述第1半导体层及所述第3电荷储存层相接；
所述第1半导体层的一部分、所述第3导电体的一部分、所述第10绝缘层的一部分、所述第11绝缘层、所述第3电荷储存层、及所述第12绝缘层作为第3存储单元发挥功能，
所述第1存储单元与所述3存储单元在所述第1方向排列设置。
18.根据权利要求13所述的半导体存储装置，还具备：
第13绝缘层，设置在所述第1绝缘层的上方，且沿着所述第1方向延伸；
第14绝缘层，设置在第2绝缘层的上方，且沿着所述第1方向延伸，与所述第13绝缘层的朝向所述第2方向的第8主面相接；
第15绝缘层，设置在所述第3绝缘层的上方，且沿着所述第1方向延伸，与所述第13绝缘层的朝向所述第2方向的第9主面相接；
第3半导体层，设置在所述第1半导体层的上方，且沿着所述第1方向延伸，与所述第14绝缘层的朝向所述第2方向的第10主面相接；
第4半导体层，设置在所述第2半导体层的上方，且沿着所述第1方向延伸，与所述第15绝缘层的朝向所述第2方向的第11主面相接；
第14绝缘层，在所述第5绝缘层的上方，设置在所述第3半导体层与所述第4绝缘层之间；
第4电荷储存层，在所述第1电荷储存层的上方，设置在所述第3半导体层与所述第14绝缘层之间；以及
第15绝缘层，在所述第6绝缘层的上方，设置在所述第3半导体层与所述第4电荷储存层之间，且与所述第3半导体层及所述第4电荷储存层相接；
所述第3半导体层的一部分、所述第1导电体的一部分、所述第4绝缘层的一部分、所述第14绝缘层、所述第4电荷储存层、及所述第15绝缘层作为第4存储单元发挥功能。
19.根据权利要求13所述的半导体存储装置，其中所述第1电荷储存层的所述第1方向的长度比所述第1导电体的所述第1方向的长度长。
20.一种半导体存储装置，具备：
第1绝缘层，沿着与衬底平行的第1方向延伸；
第1半导体层，沿着所述第1方向延伸，且与所述第1绝缘层的朝向与所述第1方向交叉的第2方向的第1主面相接；
第2半导体层，沿着所述第1方向延伸，且与所述第1绝缘层的朝向所述第2方向的第2主面相接；
第1导电体，沿着与所述衬底垂直且与所述第1及第2方向交叉的第3方向延伸；
第2绝缘层，与所述第1导电体的第3主面相接；
第3绝缘层，设置在所述第1半导体层与所述第2绝缘层之间；
第1电荷储存层，设置在所述第1半导体层与所述第3绝缘层之间；以及
第4绝缘层，设置在所述第1半导体层与所述第1电荷储存层之间，且与所述第1半导体层及所述第1电荷储存层相接；
所述第1半导体层的一部分、所述第1导电体的一部分、所述第2绝缘层的一部分、所述第3绝缘层、所述第1电荷储存层、及所述第4绝缘层作为第1存储单元发挥功能。
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