CN110223984A - 半导体存储装置和其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体存储装置和其制造方法，所述半导体存储装置包含：半导体衬底；及多个第一布线层，其在垂直于所述半导体衬底的第一方向上堆叠在所述半导体衬底上方，并在与所述第一方向交叉且平行于所述半导体衬底的第二方向上延伸。所述装置进一步包含第一存储器柱，其包含：半导体层和第一绝缘层，其在所述第一方向上延伸，所述第一绝缘层设置在所述多个第一布线层与所述半导体层之间以接触所述半导体层；及电荷存储层，其分别设置在所述多个第一布线层与所述第一绝缘层之间。所述电荷存储层中的一或多者接触所述第一绝缘层。多个第二绝缘层设置在所述多个第一布线层中的每一者与所述电荷存储层中的每一者之间。

Description

半导体存储装置和其制造方法
相关申请案的交叉参考
本申请案是基于并主张2018年3月1日申请的第2018-036309号日本专利申请案的优先权，所述专利申请案的全部内容以引用的方式并入本文中。
技术领域
本文描述的实例大体涉及半导体存储装置。
背景技术
作为半导体存储装置，NAND类型的快闪存储器是已知的。
发明内容
实施例提供一种半导体存储装置和一种能够减小芯片面积的半导体存储装置制造方法。
实施例提供，
一种半导体存储装置，其包括：
半导体衬底；
多个第一布线层，其在垂直于所述半导体衬底的第一方向上堆叠在所述半导体衬底上方，并在与所述第一方向交叉且平行于所述半导体衬底的第二方向上延伸；
第一存储器柱，其包含：半导体层，其在所述第一方向上延伸；第一绝缘层，其在所述第一方向上延伸且设置在所述多个第一布线层与所述半导体层之间以接触所述半导体层；及多个电荷存储层，其分别设置在所述多个第一布线层与所述第一绝缘层之间，使得所述多个电荷存储层中的一或多者接触所述第一绝缘层；及
多个第二绝缘层，其分别设置在所述多个第一布线层中的每一者与所述多个电荷存储层中的每一者之间。
此外，实施例提供，
一种半导体装置，其包括：
半导体衬底；
第一存储器柱，其包含：半导体层，其在第一方向上延伸；第一绝缘层，其在所述第一方向上延伸且经放置以接触所述半导体层；及多个电荷存储层，其经布置以接触所述第一绝缘层；
多个第一布线层，其在垂直于所述半导体衬底的所述第一方向上堆叠在所述半导体衬底上方；
感测放大器，其设置在所述半导体衬底与所述第一存储器柱之间；及
多个第二绝缘层，其分别设置在所述多个第一布线层中的一或多者与所述多个电荷存储层中的一或多者之间。
此外，实施例提供，
一种制造半导体存储装置的方法，所述半导体存储装置包括：
半导体衬底；
多个第一布线层，其在垂直于所述半导体衬底的第一方向上堆叠在所述半导体衬底上方，并在与所述第一方向交叉且平行于所述半导体衬底的第二方向上延伸；
第一存储器柱，其包含：半导体层，其在所述第一方向上延伸；第一绝缘层，其在所述第一方向上延伸且设置在所述多个第一布线层与所述半导体层之间以接触所述半导体层；及多个电荷存储层，其分别设置在所述多个第一布线层与所述第一绝缘层之间，使得所述多个电荷存储层中的一或多者接触所述第一绝缘层；及
多个第二绝缘层，其分别设置在所述多个第一布线层中的每一者与所述多个电荷存储层中的每一者之间，所述方法包括：
在所述半导体衬底上以绝缘层之间相隔某一距离的方式依序堆叠绝缘层，其中层间绝缘膜插入在其间；
使所述绝缘层的侧表面氧化以形成所述第一绝缘层；
移除所述绝缘层且使用所述多个第一布线层来回填所述绝缘层；
在存储器孔的侧表面上形成所述多个电荷存储层；
使用所述半导体层和核心层来填充所述存储器孔的内侧；
移除所述层间绝缘膜上的所述半导体层和所述核心层的过剩部分；及
使所述电荷存储层氧化。
附图说明
图1是根据第一实施例的半导体存储装置的框图。
图2是根据第一实施例的半导体存储装置中的存储器单元阵列的电路图。
图3是根据第一实施例的半导体存储装置中的存储器单元阵列的透视图。
图4是根据第一实施例的半导体存储装置中的存储器单元阵列的平面图。
图5是沿着图4中的线A1-A2取得的存储器单元阵列的横截面视图。
图6是沿着图5中的线B1-B2取得的存储器单元晶体管的横截面视图。
图7是图5中的区域RA的放大视图。
图8是说明根据第一实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图9是说明根据第一实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图10是说明根据第一实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图11是说明根据第一实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图12是说明根据第一实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图13是说明根据第一实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图14是说明根据第一实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图15是说明根据第一实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图16是根据第二实施例的半导体存储装置中的存储器单元阵列中的区域RA的横截面视图。
图17是说明根据第三实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图18是说明根据第三实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图19是说明根据第三实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图20是说明根据第四实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图21是说明根据第四实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图22是说明根据第四实施例的半导体存储装置中的存储器单元阵列的制造工艺的视图。
图23是根据第五实施例的半导体存储装置中的存储器单元阵列的电路图。
图24是根据第五实施例的半导体存储装置中的存储器单元阵列的平面图。
图25是平行于根据第五实施例的半导体存储装置中的半导体衬底的平面中的存储器单元晶体管的横截面视图。
图26是根据第六实施例的第一实例的半导体存储装置中的存储器单元阵列的平面图。
图27是根据第六实施例的第二实例的半导体存储装置中的存储器单元阵列的平面图。
具体实施方式
根据一些实施例，提供一种能够减小芯片面积的半导体存储装置。
一般来说，根据至少一个实施例，一种半导体存储装置包含：半导体衬底；多个第一布线层，其在垂直于所述半导体衬底的第一方向上堆叠在所述半导体衬底上方，并在与所述第一方向交叉且平行于所述半导体衬底的第二方向上延伸；第一存储器柱，其包含：半导体层，其在所述第一方向上延伸；第一绝缘层，其在所述第一方向上延伸且设置在所述多个第一布线层与所述半导体层之间以接触所述半导体层；及多个电荷存储层，其分别设置在所述多个第一布线层与所述第一绝缘层之间，使得所述多个电荷存储层中的每一者接触所述第一绝缘层；及多个第二绝缘层，其分别设置在所述多个第一布线层中的每一者与所述多个电荷存储层中的每一者之间。
在下文中，将参考附图描述实施例。另外，在以下描述，具有实质上相同功能和配置的组成元件由相同元件符号表示，且仅在必要时给出冗余的描述。另外，下文描述的实施例中的每一者例示实施一或多个实施例的技术方面的设备或方法，且实施例的技术方面不将(例如)组成元件的材料、形状、结构和布置限于下列材料、形状、结构和布置。实施例的技术方面可在权利要求书的范围内以各种方式进行修改。
1.第一实施例
将描述根据第一实施例的半导体存储装置。在下文中，作为半导体存储装置，将通过实例描述其中存储器单元晶体管三维地堆叠在半导体衬底上方的三维堆叠式NAND型快闪存储器。
1.1配置
1.1.1半导体存储装置的总体配置
首先，将参考图1描述半导体存储装置的总体配置。图1是说明半导体存储装置的基础总体配置的框图的实例。
如在图1中说明，半导体存储装置1包含存储器单元阵列2、行解码器3和感测放大器4。
存储器单元阵列2包含多个块BLK。在图1的实例中，仅说明三个块BLK0到BLK2，但其数量不受限制。每一块BLK可包含多个三维堆叠式存储器单元晶体管，其与行及列相关联。
行解码器3解码从外侧接收的行地址。接着，行解码器3基于解码结果选择存储器单元阵列2的行方向。更具体来说，行解码器施加电压到各种布线以便选择行方向。
感测放大器4在读取数据时感测从块BLK中的一者读取的数据。另外，在写入数据时，感测放大器将取决于所写入数据的电压施加到存储器单元阵列2。
1.1.2存储器单元阵列的电路配置
接着，将参考图2描述存储器单元阵列2的电路配置。图2说明一个块BLK中的存储器单元阵列2的电路图。
如在图2中说明，块BLK包含多个存储器组MG(MG0、MG1、MG2、MG3、...)。另外，每一存储器组MG包含多个NAND串NS。在下文中，偶数编号存储器组MGe(MG0、MG2、...)的NAND串将被称为NAND串NSe，且奇数编号存储器组MGo(MG1、MG3、...)的NAND串将被称为NAND串NSo。
NAND串NS中的每一者包含(例如)八个存储器单元晶体管MT(MT0到MT7)和选择晶体管ST1和ST2。每一存储器单元晶体管MT包含控制栅极和电荷存储层，并将数据保持在非易失状态中。
另外，存储器单元晶体管MT可为针对电荷存储层使用绝缘膜的MONOS类型，或可为针对电荷存储层使用导电层的FG类型。在下文中，在本实施例中，将通过实例描述FG类型。另外，存储器单元晶体管MT的数量不限于八个，且可(例如)为16、32、64或128个，且其数量不受限制。另外，自由设置选择晶体管ST1和ST2的数量，且可存在一或多个此类晶体管。
存储器单元晶体管MT在选择晶体管ST1的源极与选择晶体管ST2的漏极之间串联连接。更具体来说，存储器单元晶体管MT0到MT7的电流路径经串联连接。接着，存储器单元晶体管MT7的漏极经连接到选择晶体管ST1的源极，且存储器单元晶体管MT0的源极经连接到选择晶体管ST2的漏极。
每一存储器组MG中的选择晶体管ST1的栅极经连接到选择栅极线SGD(SGD0、SGD1、...)中的对应一者。每一选择栅极线SGD由行解码器3独立控制。另外，偶数编号存储器组MGe(MG0、MG2、...)中的每一者中的选择晶体管ST2的栅极共同连接到(例如)选择栅极线SGSe，且奇数编号存储器组MGo(MG1、MG3、...)中的每一者中的选择晶体管ST2的栅极共同连接到(例如)选择栅极线SGSo。例如，选择栅极线SGSe和SGSo可共同连接，或可经独立控制。
相同块BLK中的存储器组MGe中的存储器单元晶体管MT0到MT7的控制栅极分别共同连接到字线WLe0到WLe7。另外，相同块BLK中的存储器组MGo中的存储器单元晶体管MT0到MT7的控制栅极分别共同连接到字线WLo0到WLo7。字线WLe和WLo由行解码器3独立控制。
块BLK可(例如)为数据的擦除单元，且共同擦除保持在相同块BLK中的存储器单元晶体管MT中的数据。
在存储器单元阵列2中，相同列中的NAND串NS中的每一者中的选择晶体管ST1的漏极经共同连接到位线BL(BL0到BL(N-1)，其中(N-1)是2或2以上的整数)。即，位线BL在多个存储器组MG之间共同连接NAND串NS。另外，多个选择晶体管ST2的源极经共同连接到源极线SL。
即，每一存储器组MG包含多个NAND串NS，其分别连接到不同位线BL且还连接到相同选择栅极线SGD。另外，块BLK包含多个存储器组MG，其共享字线WL。接着，存储器单元阵列2包含多个块BLK，其共享位线BL。接着，在存储器单元阵列2中，选择栅极线SGS、字线WL和选择栅极线SGD堆叠在半导体衬底上方，由此三维地堆叠存储器单元晶体管MT。
1.1.3存储器单元阵列2的总体配置
接着，将参考图3描述存储器单元阵列2的总体配置。图3是对应于存储器单元阵列2的一个块BLK的透视图。在图3的实例中，省略层间绝缘膜。
如在图3中说明，在半导体衬底100上方形成绝缘层101。在平行于半导体衬底100的第一方向D1上延伸的导电层102、布线层103和导电层104依序堆叠在绝缘层101上。导电层102、布线层103和导电层104充当源极线SL。沿着垂直于半导体衬底100的第三方向D3在导电层104上形成充当NAND串NS的存储器柱MP。多个存储器柱MP沿着第一方向D1和垂直于第一方向D1的第二方向D2布置成矩阵形状，且多个存储器柱MP经连接到一个导电层104。每一存储器柱MP包含电荷存储层113、绝缘层111、半导体层110和核心层109。将在稍后详细描述存储器柱MP的结构。
另外，充当字线WL和选择栅极线SGS和SGD的多个布线层106经堆叠在导电层104上方，其中层间绝缘膜(未说明)插入其间。每一存储器柱MP经放置在两个布线层106之间，布线层106沿着第二方向D2布置。即，由两个布线层106和夹置在其间的存储器柱MP组成的集合沿着第二方向D2重复布置。更具体来说，在图3的实例中，布线层106、存储器柱MP、布线层106、布线层106、存储器柱MP和布线层106沿着第二方向D2依序布置。接着，在布线层106与存储器柱MP直径之间形成绝缘层108。
经堆叠布线层106沿着第一方向D1延伸，且其端部逐步拉出(下文称为“成阶地”)。接触插塞C4分别形成于这些阶梯上，以电连接到多个布线层116，布线层116沿着第一方向D1延伸。
布线层114形成在沿着第二方向D2布置的两个存储器柱MP的上表面上，以在第二方向D2上延伸。即，两个存储器柱MP经由布线层114彼此电连接。例如，布线层114在一个块BLK的多个存储器组MG之间共同互连NAND串NS。沿着第一方向D1布置的多个存储器柱MP分别连接到不同布线层114。布线层115在每一布线层114上方形成以在第二方向D2上延伸。布线层115充当位线BL。接触插塞CP在布线层114上形成。布线层114经由接触插塞CP电连接到布线层115。
另外，在本实施例中，在第二方向D2上彼此相邻的两个存储器柱MP经由布线层114电连接到布线层115，但每一存储器柱MP可经电连接到布线层114。
1.1.4存储器单元阵列的平面配置
接着，将参考图4描述存储器单元阵列2的平面配置。图4说明在平行于某一块BLK的半导体衬底的平面中的选择栅极线SGD的平面布局。在此实例中，将描述其中一个块BLK包含四个存储器组MG(即，四个选择栅极线SGD)的情况。在图4的实例中，省略层间绝缘膜。
如在图4中说明，选择栅极线SGD0到SGD3沿着第二方向D2布置以在第一方向D1上延伸。在选择栅极线SGD0到SGD3中的每一者的一个端上形成接触插塞C4(未说明)。
选择栅极线SGD0到SDG1通过层间绝缘膜(未说明)彼此分离。接着，多个存储器柱MP(MP0、MP2、MP4、...)在选择栅极线SGD0与SDG1之间沿着第一方向D1设置以在第三方向D3上延伸。类似地，多个存储器柱MP(MP1、MP3、MP5、...)在选择栅极线SGD2与SDG3之间沿着第一方向D1设置。举例来说，包含存储器柱MP1的部分和选择栅极线SGD2的区域充当存储器组MG2中的选择晶体管ST1，且包含存储器柱MP1的部分和选择栅极线SGD3的区域充当存储器组MG3中的选择晶体管ST1。其它存储器柱MP与选择栅极线SGD之间的关系也是如此。
另外，选择栅极线SGD1和SDG2通过层间绝缘膜(未说明)分离，但选择栅极线SGD1与SDG2之间不设置存储器柱MP。在下文中，当存储器柱MP设置在两个选择栅极线SGD之间时，两个选择栅极线SGD之间的凹槽区域称为“存储器沟槽MTR”，且当在两个选择栅极线SGD之间不设置存储器柱MP时，凹槽区域仅称为“沟槽TR”。另外，存储器柱MP可设置在选择栅极线SGD1与SDG2之间。
沿着第二方向D2布置的存储器柱MP0和MP1经连接到一个布线层114，且经由布线层114连接到充当位线BL0的布线层115。类似地，存储器柱MP2和MP3经连接到一个布线层114，且经由布线层114连接到充当位线BL1的布线层115。存储器柱MP4和MP5经连接到一个布线层114，且经由布线层114连接到充当位线BL2的布线层115。其它存储器柱MP与位线BL之间的关系也可为如此。
1.1.5存储器单元阵列的横截面配置
接着，将参考图5描述存储器单元阵列2的横截面配置。图5是沿着图4中的线A1-A2取得的存储器单元阵列2的横截面视图。
如在图5中说明，在半导体衬底100上方形成绝缘层101。充当源极线的导电层102、布线层103和导电层104堆叠在绝缘层101上。举例来说，电路(例如，感测放大器4)可设置在绝缘层101的区域中，即，在半导体衬底100与导电层102之间。
例如，二氧化硅(SiO2)可用于绝缘层101。进一步通过实例，多晶硅可用于导电层102和104。布线层103由导电材料形成，且例如，可使用钨(W)。
充当选择栅极线SGSe、字线WLe0到WLe7和选择栅极线SGD0的布线层106在导电层104上方以它们之间相隔某一距离的方式依序堆叠，其中层间绝缘膜105插入其间。类似地，充当选择栅极线SGSo、字线WLo0到WLo7和选择栅极线SGD1的布线层106以它们之间相隔某一距离的方式依序堆叠，其中层间绝缘膜105插入其间。布线层106分别在第一方向D1上延伸。例如，SiO2可用于层间绝缘膜105。布线层106由导电材料形成，且例如，可使用钨(W)。在下文中，将描述其中W用于布线层106且氮化钛(TiN)和氧化铝(AlOX)的堆叠膜用作W的势垒层(未说明)的情况。
形成绝缘层107以覆盖每一布线层106(和势垒层)的上表面、底部表面和侧表面的部分。例如，SiO2可用于绝缘层107。
多个绝缘层108经设置以与绝缘层107的侧表面和存储器柱MP(电荷存储层113)的侧表面接触以对应于相应布线层106。例如，氮氧化硅(SiON)可用于绝缘层108。设置在布线层106与电荷存储层113之间的绝缘层107和绝缘层108充当存储器单元晶体管MT和选择晶体管ST1和ST2的块绝缘膜。
在第二方向D2上在充当选择栅极线SGSe、字线WLe0到WLe7和选择栅极线SGD0的布线层106与充当选择栅极线SGSo、字线WLo0到WLo7和选择栅极线SGD1的布线层106之间形成存储器孔MH。存储器孔MH的侧表面的部分与绝缘层108接触，且存储器孔的底部表面到达导电层104。在存储器孔MH的侧表面上，在与多个绝缘层108接触的区域中的每一者中形成电荷存储层113，且在剩余区域中形成绝缘层112。例如，SiO2用于绝缘层112。电荷存储层113充当存储器单元晶体管MT和选择晶体管ST1和ST2的电荷存储层。例如，多晶硅可用于电荷存储层113。在下文中，将描述其中电荷存储层113是多晶硅的情况。
另外，第二方向D2上的多晶硅的膜厚度可在从2nm到4nm的范围中。当多晶硅的膜厚度小于2nm时，多晶硅很难形成膜。另外，当多晶硅的膜厚度大于4nm时，多晶硅不足以形成稍后将描述的绝缘层112，且难以分离多个电荷存储层113以对应于相应布线层106。另外，当增大多晶硅的膜厚度时，存储器柱MP的直径增大且芯片面积增大。
另外，举例来说，氮化钽(TaN)、TiN、硅化钛(TiSi2)、硅化钽(TaSi2)、氮化硅钽(TaSiN)、硅化钨(WSi2)或硅化钌(RuSi2)可用于电荷存储层113。
绝缘层111在存储器孔MH中的绝缘层112和电荷存储层113的内侧表面上形成。使用半导体层110填充存储器孔MH的内侧，半导体层110的底部表面与半导体衬底100接触，且核心层109在在存储器孔MH的中心形成以在第三方向D3上延伸。绝缘层111充当存储器单元晶体管MT和选择晶体管ST1和ST2的穿隧绝缘膜。例如，SiO2用于绝缘层111。绝缘层110是其中形成存储器单元晶体管MT和选择晶体管ST1和ST2的沟道的区域。举例来说，多晶硅可用于半导体层110，且SiO2可用于核心层109。
在第二方向D2上延伸的布线层114设置在存储器柱MP上以与半导体层110接触。布线层114由导电材料形成，且举例来说，使用掺杂有(例如)磷(P)的多晶硅或金属材料(例如W)。接着，在布线层114上设置接触插塞CP。接触插塞CP由导电材料形成，且举例来说，使用掺杂有(例如)磷(P)的多晶硅或金属材料(例如W)。
在接触插塞CP上形成在第二方向D2上延伸的布线层115。布线层115充当位线BL。布线层115由导电材料形成，且举例来说，使用金属材料(例如W)。
1.1.6存储器单元晶体管的平面配置
接着，将参考图6详细描述存储器单元晶体管MT的平面配置。图6是沿着平行于图5中的半导体衬底的线B1-B2取得的充当字线WLe0和WLo0的布线层106和存储器柱MP的横截面视图。
如在图6中说明，存储器沟槽MTR设置在充当字线WLe0的布线层106与充当字线WLo0的布线层106之间。另外，在两个布线层106之间形成存储器柱MP。
在存储器柱MP中，半导体层110经设置以围绕核心层109，且绝缘层111经进一步设置以围绕半导体层110。另外，接触存储器柱MP的侧表面的绝缘层112和电荷存储层113经设置以围绕绝缘层111。更具体来说，绝缘层112经设置于存储器柱MP的侧表面上以接触存储器沟槽MTR和绝缘层108的端部区域，且电荷存储层113经设置于存储器柱MP的侧表面上，其接触除绝缘层108的端部区域外的区。
绝缘层107经设置以围绕绝缘层108且接触存储器沟槽MTR的侧表面。另外，第二势垒层122经设置以围绕绝缘层107，且第一势垒层121经设置以围绕第二势垒层122。接着，布线层106经设置以接触第一势垒层121。另外，第一势垒层121、第二势垒层122和绝缘层107中的每一者经设置以在第一方向D1(未说明)上接触布线层106的侧表面。
第一势垒层121在形成布线层106(例如，W)时充当势垒层。例如，TiN用于第一势垒层121。在此情况中，TiN使用(例如)四氯化钛(TiCl4)通过LPCVD形成膜。第二势垒层122在形成第一势垒层121时充当势垒层。举例来说，当使用(例如)TiCl4通过LPCVD形成第一势垒层121(即，TiN膜)时，AlOx用于第二势垒层122。另外，举例来说，当使用有机源通过CVD形成TiN时，可摒弃第二势垒层122。取决于用于布线层106的导电材料酌情选择第一势垒层121和第二势垒层122的材料。
包含充当字线WLe0的布线层106和存储器柱MP的部分的区域充当存储器组MG0的存储器单元晶体管MT0，且包含充当字线WLo0的布线层106和存储器柱MP的部分的区域充当存储器组MG1的存储器单元晶体管MT0。
1.1.7存储器单元晶体管的横截面配置
接着，将参考图7详细描述存储器单元晶体管MT的横截面配置。图7是图5中的区域RA的放大视图。即，图7说明充当字线WLe0的布线层106和存储器柱MP的部分的横截面。
如在图7中说明，使用第一势垒层121覆盖布线层106的上表面和底部表面以及在朝向存储器柱MP的方向上的布线层106的侧表面。类似地，使用第二势垒层122覆盖第一势垒层121的上表面和底部表面以及在朝向存储器柱MP的方向上的第一势垒层121的侧表面，且使用绝缘层107覆盖第二势垒层122的上表面和底部表面以及在朝向存储器柱MP的方向上的第二势垒层122的侧表面。
绝缘层108的一个侧表面接触绝缘层107，且绝缘层108的相对侧表面接触存储器柱MP。更具体来说，绝缘层108在第三方向D3上的其上端和下端附近接触绝缘层112，且绝缘层108的中央部分接触电荷存储层113。因此，假设在第三方向D3上，电荷存储层113的长度为W1且绝缘层108的长度为W2，那么存在W1<W2的关系。即，绝缘层108在第三方向D3上比电荷存储层113长。
1.2存储器单元阵列的制造方法
接着，将参考图8到15描述存储器单元阵列2的制造方法。图8到15说明图5中的区域RB的放大视图。即，图8到15说明充当字线WLe0到WLe2和WLo0到WLo2的布线层106和存储器柱MP的部分的沿着第三方向D3取得的横截面视图。
首先，如在图8中说明，对应于布线层106的绝缘层120在半导体衬底100上以它们之间相隔某一距离的方式依序堆叠，其中层间绝缘膜105插入其间。绝缘层120是稍后移除的牺牲层，且由布线层106回填。例如，氮化硅(SiN)用于绝缘层120。在下文中，将描述其中绝缘层120是SiN的情况。
如在图9中说明，在打开存储器孔MH之后，使在存储器孔MH的侧表面上的绝缘层120的暴露侧表面氧化以形成绝缘层108(例如，SiON)。在使绝缘层120氧化的情况中，举例来说，使用使用氧自由基的氧化方法(下文中称为自由基氧化)。举例来说，使用氢气(H2)和氧气(O2)的原位蒸汽生成(ISSG)氧化可用作自由基氧化方法。
如在图10中说明，在存储器孔MH的侧表面上形成电荷存储层113和绝缘层111之后，形成半导体层110和核心层109以填充存储器孔MH的内侧。更具体来说，首先，形成电荷存储层113(多晶硅)，且通过干式蚀刻移除层间绝缘膜105和存储器孔MH的底部表面上的电荷存储层113。类似地，形成绝缘层111，且通过干式蚀刻移除层间绝缘膜105和存储器孔MH的底部表面上的绝缘层111。借此，电荷存储层113和绝缘层111堆叠在存储器孔MH的侧表面上。随后，在形成半导体层110和核心层109以填充存储器孔MH之后，移除层间绝缘膜105上的半导体层110和核心层109的过剩部分。
如在图11中说明，蚀刻对应于沟槽TR的层间绝缘膜105的部分以形成狭缝SLT。
如在图12中说明，移除绝缘层120以形成间隙GP。更具体来说，当绝缘层120是SiN时，使用磷酸通过湿式蚀刻移除SiN。此时，未通过蚀刻移除绝缘层108。
如在图13中说明，形成绝缘层107以覆盖狭缝SLT和间隙GP。例如，通过具有极佳台阶覆盖的CVD(例如，原子层沉积(ALD))形成绝缘层107。
如在图14中说明，通过自由基氧化使绝缘层107(SiO2)重新氧化以改进绝缘层107的膜质量，且使电荷存储层113的部分氧化以形成绝缘层112。更具体来说，氧自由基穿透绝缘层107和105以使电荷存储层113氧化，使得在间隙GP(布线层106)之间的区域中的电荷存储层113氧化以形成绝缘层112(SiO2)。此时，由于绝缘层108(SiON)很难传输氧自由基，所以由绝缘层108覆盖的区域中的电荷存储层113很难氧化。但是，通过(例如)来自电荷存储层113中的氧化区域(绝缘层112)的氧自由基渗透或氧扩散使绝缘层108的端部附近的电荷存储层113氧化。因此，在第三方向D3上的电荷存储层113的长度小于绝缘层108的长度。在第三方向D3上的电荷存储层113的长度由(例如)自由基氧化的处理温度和处理时间控制。
如在图15中说明，形成布线层106，且使用层间绝缘膜105回填狭缝SLT。更具体来说，依序形成用于第二势垒层122的AlOx和用于第一势垒层121的TiN。随后，形成用于布线层106的W以填充间隙GP的内侧。随后，移除狭缝SLT的侧表面和底部表面上及在层间绝缘膜105上的W/TiN/AlOx堆叠膜的过剩部分以形成布线层106。此后，使用层间绝缘膜105来填充狭缝SLT。另外，虽然图15的实例说明其中接触沟槽TR的侧表面的绝缘层107保留的情况，但当蚀刻W/TiN/AlOx堆叠膜时，可以类似于第一势垒层121和第二势垒层122的方式移除且分离接触沟槽TR的侧表面的绝缘层107。
在以上实施例中，使用绝缘层108(SiON)作为掩模，通过使电荷存储层113氧化而形成绝缘层112(图14)。因此，绝缘层112是自对准层。另外，形成布线层106以填充间隙GP的内侧。因此，布线层106与电荷存储层113的图案自对准(图15)。
1.3本实施例的效果
凭借根据本实施例的配置，可减小半导体存储装置的芯片面积。将详细描述此效果。
凭借根据本实施例的配置，可在存储器柱MP中的存储器单元晶体管MT之间形成多个分离的电荷存储层113。更具体来说，布线层106之间的电荷存储层113可通过自由基氧化而氧化以形成绝缘层112，使得电荷存储层113可针对每一存储器单元晶体管MT分离。因此，相邻存储器单元晶体管MT之间的间距可相较于其中电荷存储层113在存储器柱MP外侧形成的情况有所减小。因此，可防止归因于高集成度的芯片面积的增大，且可减小芯片面积。
2.第二实施例
接着，将描述第二实施例。在第二实施例中，将描述电荷存储层113的形状(其不同于第一实施例的形状)。下文将仅描述与第一实施例的差别。
2.1存储器单元晶体管的横截面配置
将参考图16详细描述存储器单元晶体管MT的横截面配置。图16说明沿着第三方向D3取得的充当字线WLe0的布线层106和存储器柱MP的部分的横截面视图，类似于第一实施例的图7。
如在图16中说明，接触绝缘层108的电荷存储层113的表面在第三方向D3上的长度W2比接触绝缘层111的电荷存储层113的表面在第三方向D3上的长度W1长。可采用此配置。
2.2本实施例的效果
凭借根据本实施例的配置，可获得与第一实施例相同的效果。
3.第三实施例
接着，将描述第三实施例。在第三实施例中，将描述存储器单元阵列2的制造方法(其不同于第一实施例的制造方法)。下文将仅描述与第一实施例的差别。
3.1存储器单元阵列的制造方法
将参考图17到19描述存储器单元阵列2的制造方法。类似于第一实施例的图8到15，图17到19说明充当字线WLe0到WLe2和WLo0到WLo2的布线层106和存储器柱MP的部分的横截面视图沿着第三方向D3布置。
在形成存储器柱MP之前，方法与第一实施例的图8到10相同。
如在图17中说明，移除层间绝缘膜105。更具体来说，例如，使用基于氢氟酸的化学液体通过湿式蚀刻而移除用于层间绝缘膜105的SiO2。同时，未通过湿式蚀刻移除绝缘层108和120。
如在图18中说明，使绝缘层120之间的暴露的电荷存储层113氧化以形成绝缘层112。氧化方法可为自由基氧化，可为快速热退火(RTA)，或可为使用氧等离子体的氧化，但不限于此。同时，由于在绝缘层108的端部附近的电荷存储层113被氧化，所以在第三方向D3上的电荷存储层113的长度小于绝缘层108的长度。
如在图19中说明，执行通过层间绝缘膜105进行的回填。更具体来说，形成层间绝缘膜105以填充存储器柱MP和绝缘层120。
以下工艺与在第一实施例的图12、13和15中描述的工艺相同。类似地，在本实施例中，由于已经形成绝缘层112，所以可省略在形成绝缘层107之后的自由基氧化。
3.2本实施例的效果
凭借根据本实施例的配置，可获得与第一实施例相同的效果。
4.第四实施例
接着，将描述第四实施例。在第四实施例中，将描述存储器单元阵列的制造方法(其不同于第一和第三实施例的制造方法)。下文将仅描述与第一和第三实施例的差别。
4.1存储器单元阵列的制造方法
将参考图20到22描述存储器单元阵列2的制造方法。图20到22说明沿着第三方向D3取得的充当字线WLe0到WLe2和WLo0到WLo2的布线层106和存储器柱MP的部分的横截面视图，类似于第一实施例的图8到15。
在移除层间绝缘膜105之前，方法与第三实施例的图17相同。
如在图20中说明，通过蚀刻移除绝缘层120之间的暴露的电荷存储层113。蚀刻方法可为干式蚀刻，可为湿式蚀刻，或可取决于电荷存储层113的材料酌情选择。举例来说，当TaN或TiN用于电荷存储层113时，可使用使用基于酸的化学液体的湿式蚀刻。同时，由于在绝缘层108的端部附近的电荷存储层113也经蚀刻，所以在第三方向D3上的电荷存储层113的长度小于绝缘层108的长度。基于蚀刻条件控制第三方向D3上的电荷存储层113的长度。
如在图21中说明，如同在第三实施例的图19的情况，执行通过层间绝缘膜105进行的回填。
如在图22中说明，以与第一实施例的图12、13和15的描述相同的方式形成布线层106。在本实施例中，如同第三实施例，所以可省略在形成绝缘层107之后的自由基氧化。
4.2本实施例的效果
凭借根据本实施例的配置，可获得与第一实施例相同的效果。
另外，在根据本实施例的配置中，电荷存储层113可通过蚀刻布线层106之间的电荷存储层113而分离。
5.第五实施例
接着，将描述第五实施例。在第五实施例中，将描述存储器单元阵列2的配置(其不同于第一实施例)。下文将仅描述与第一实施例的差别。
5.1存储器单元阵列的配置
将参考图23描述存储器单元阵列2的配置。图23说明一个块BLK中的存储器单元阵列的电路图。
如在图23中说明，每一存储器组MG的配置与第一实施例的配置相同。在本实施例中，包含于存储器组MG0到MG3中的每一者中的选择晶体管ST 2的栅极共同连接到(例如)选择栅极线SGS。另外，存储器组MG0到MG3中的每一者中的存储器单元晶体管MT0到MT7的控制栅极分别共同连接到字线WL0到WL7。
5.2存储器单元阵列的平面配置
接着，将参考图24描述存储器单元阵列2的平面配置。图24说明选择栅极线SGD的平面布局。在此实例中，其中四个存储器组MG设置在一个块BLK中的情况下。即，将描述其中设置四个选择栅极线SGD的情况。另外，在图24的实例中，省略层间绝缘膜。
如在图24中说明，在平行于半导体衬底的第一方向D1上延伸的选择栅极线SGD0到SGD3沿着平行于半导体衬底且垂直于第一方向D1的第二方向D2布置。
多个存储器柱MP(MP0、MP4、MP8、...)沿着第一方向D1设置以穿透选择栅极线SGD0，且多个存储器柱MP(MP1、MP5、MP9、...)沿着第一方向D1设置以穿透选择栅极线SGD1。另外，多个存储器柱MP(MP2、MP6、MP10、...)沿着第一方向D1设置以穿透选择栅极线SGD2，且多个存储器柱MP(MP3、MP7、MP11、...)沿着第一方向D1设置以穿透选择栅极线SGD3。
沿着第二方向D2布置的存储器柱MP0到MP3分别经由接触插塞CP连接到在第二方向D2上延伸的位线BL0。类似地，存储器柱MP4到MP7经连接到BL1，且存储器柱MP8到MP11经连接到BL2。其它存储器柱MP与位线BL之间的关系也是如此。另外，类似于第一实施例，沿着第二方向布置的四个存储器柱MP(例如，MP0、MP1、MP2和MP3)可通过布线层114共同连接，且接触插塞CP可在布线层114上形成以连接到位线BL。
5.3存储器单元晶体管的平面配置
接着，将参考图25详细描述存储器单元晶体管MT的平面配置。图25是沿着平行于半导体衬底的平面取得的充当字线WL0的布线层106和存储器柱MP的横截面视图，类似于第一实施例的图6。
如在图25中说明，存储器柱MP经形成以穿透充当字线WL0的布线层106。
在存储器柱MP中，半导体层110经设置以围绕核心层109，且绝缘层111经进一步设置以围绕半导体层110。另外，电荷存储层113经设置以围绕绝缘层111。
绝缘层108经设置以围绕存储器柱MP(即，电荷存储层113)，且绝缘层107经进一步提供以围绕绝缘层108。另外，第二势垒层122经设置以围绕绝缘层107，且第一势垒层121经进一步设置以围绕第二势垒层122。接着，布线层106经设置以接触第一势垒层121。
包含充当字线WL0的布线层106和存储器柱MP的区域充当存储器组MG0的存储器单元晶体管MT0。
5.4本实施例的效果
凭借根据本实施例的配置，可获得与第一实施例相同的效果。
另外，以根据本实施例的配置，可应用第二到第四实施例。
6.第六实施例
接着，将描述第六实施例。在第六实施例中，将描述存储器单元阵列2中的字线WL的平面配置的两个实例。下文将仅描述与第一实施例的差别。
6.1第一实例
首先，将参考图26描述第一实例。图26说明某一块BLK中的字线WL的平面布局。在本实例中，将描述其中四个存储器组MG设置在一个块BLK中的情况。另外，在图26的实例中，省略层间绝缘膜。
如在图26中说明，存储器组MG0到MG3沿着第二方向D2依序布置，且分别对应于存储器组MG0和MG2的两个字线WLe和分别对应于存储器组MG1和MG3的两个字线WLo在第一方向D1上延伸。接着，分别对应于存储器组MG0和MG2的两个字线WLe的端部彼此连接。类似地，分别对应于存储器组MG1和MG3的两个字线WLo的端部彼此连接。
更具体来说，在图26的实例中，第一布线层106和第三布线层106彼此连接，且第二布线层106和第四布线层106沿着第二方向D2彼此连接。接着，多个存储器柱MP在第一布线层106与第二布线层106之间以及第三布线层106与第四布线层106之间沿着第一方向D1布置，且第二布线层106与第三布线层106之间并不安置存储器柱MP。
6.2第二实例
接着，将参考图27描述第二实例。图27说明某一块BLK中的字线WL的平面布局。在本实例中，将描述其中四个存储器组MG设置在一个块BLK中的情况。另外，在图27的实例中，省略层间绝缘膜。下文将仅描述与第一实例的不同点。
如在图27中说明，在此实例中，存储器组MG0、MG1、MG3和MG2沿着第二方向D2依序布置。因此，在图27的实例中，第一布线层106和第四布线层106彼此连接，且第二布线层106和第三布线层106沿着第二方向D2彼此连接。接着，多个存储器柱MP在第一布线层106与第二布线层106之间以及第三布线层106与第四布线层106之间沿着第一方向D1延伸，且第二布线层106与第三布线层106之间并不放置存储器柱MP。
6.3本实施例的效果
根据本实施例的配置可适用于第一到第四实施例。
7.修改
根据上文描述的实施例的半导体存储装置包含：半导体衬底；多个第一布线层106，其在垂直于所述半导体衬底的第一方向上堆叠在所述半导体衬底上方，并在与所述第一方向交叉且平行于所述半导体衬底的第二方向上延伸；第一存储器柱，其包含：半导体层110，其在所述第一方向上延伸；第一绝缘层111，其在所述第一方向上延伸且设置在所述多个第一布线层与所述半导体层之间以接触所述半导体层；及多个电荷存储层113，其分别设置在所述多个第一布线层与所述第一绝缘层之间，使得所述多个电荷存储层中的每一者分别接触所述第一绝缘层；及多个第二绝缘层108，其分别设置在所述多个第一布线层中的每一者与所述多个电荷存储层中的每一者之间。
通过应用以上实施例，可提供能够减小芯片面积的半导体存储装置。
另外，应注意，实施例不限于上述实施例，且各种修改是可能的。
例如，在以上实施例中，存储器柱MP可不接触半导体衬底100。例如，另一电路(例如，感测放大器4)可在第三方向D3上设置在半导体衬底100与存储器单元阵列2之间。在此情况中，充当源极线SL的布线层可设置在另一电路上方，且存储器柱MP可设置在布线层上。
另外，以上实施例中的术语“连接”也包含其中两者彼此间接连接的状态，其中(例如)晶体管或电阻器插入在两者之间。
虽然已经描述某些实施例，但这些实施例仅通过实例呈现，且并不希望限制本发明的范围。实际上，本文描述的新颖实施例可以各种其它形式体现；此外，可在不脱离本发明的精神的情况下做出呈本文描述的实施例的形式的各种省略、替换和改变。所附权利要求书和其等效物希望涵盖将落入本发明的范围和精神内的此类形式或修改。

Claims (17)

1.一种半导体存储装置，其包括：
半导体衬底；
多个第一布线层，其在垂直于所述半导体衬底的第一方向上堆叠在所述半导体衬底上方，并在与所述第一方向交叉且平行于所述半导体衬底的第二方向上延伸；
第一存储器柱，其包含：半导体层，其在所述第一方向上延伸；第一绝缘层，其在所述第一方向上延伸且设置在所述多个第一布线层与所述半导体层之间以接触所述半导体层；及多个电荷存储层，其分别设置在所述多个第一布线层与所述第一绝缘层之间，使得所述多个电荷存储层中的一或多者接触所述第一绝缘层；及
多个第二绝缘层，其分别设置在所述多个第一布线层中的每一者与所述多个电荷存储层中的每一者之间。
2.根据权利要求1所述的半导体存储装置，其中在所述第一方向上的所述多个第二绝缘层中的每一者的长度比所述多个电荷存储层中的每一者的长度长。
3.根据权利要求1所述的半导体存储装置，其中所述多个电荷存储层中的每一者经配置使得在所述第一方向上，接触所述多个第二绝缘层中的一者的所述电荷存储层的表面的长度比接触所述第一绝缘层的所述第一方向上的所述电荷存储层的表面的长度长。
4.根据权利要求1所述的半导体存储装置，其中在所述第一存储器柱的轴向方向上的所述多个电荷存储层中的每一者的厚度为2nm或2nm以上及4nm或4nm以下。
5.根据权利要求3所述的半导体存储装置，其中所述多个第一布线层包括沿着所述第二方向依序布置的至少两个布线层。
6.根据权利要求1所述的半导体存储装置，其中所述第一存储器柱经电连接到设置在所述第一存储器柱上方的第二布线层。
7.根据权利要求2所述的半导体存储装置，其中在所述第一存储器柱的轴向方向上的所述多个电荷存储层中的每一者的厚度为2nm或2nm以上及4nm或4nm以下。
8.根据权利要求6所述的半导体存储装置，其进一步包括：
多个第三布线层，其在第三方向上邻近于所述多个第一布线层布置且在所述第二方向上延伸，所述第三方向与所述第一方向和所述第二方向交叉且平行于所述半导体衬底；及
多个第三绝缘层，其设置在所述多个第三布线层中的每一者与所述第一存储器柱之间，
其中所述第一存储器柱进一步包含多个电荷存储层，其设置在所述第一存储器柱的侧表面上以分别接触所述多个第三绝缘层。
9.根据权利要求8所述的半导体存储装置，其进一步包括：
多个第四布线层，其在所述第二方向上延伸且在所述第三方向上与所述多个第三布线层相邻布置；
多个第五布线层，其在所述第二方向上延伸且在所述第三方向上与所述多个第四布线层相邻布置；及
第二存储器柱，其经设置在所述多个第四布线层与所述多个第五布线层之间且在所述第一方向上延伸，
其中所述多个第三布线层及所述多个第四布线层经设置在所述第一存储器柱与所述第二存储器柱之间。
10.根据权利要求9所述的半导体存储装置，其中所述多个第一布线层经电连接到所述多个第四布线层或所述多个第五布线层中的一者，且所述多个第三布线层经电连接到所述多个第四布线层或所述多个第五布线层中的剩余一者。
11.一种半导体装置，其包括：
半导体衬底；
第一存储器柱，其包含：半导体层，其在第一方向上延伸；第一绝缘层，其在所述第一方向上延伸且经安置以接触所述半导体层；及多个电荷存储层，其经布置以接触所述第一绝缘层；
多个第一布线层，其在垂直于所述半导体衬底的所述第一方向上堆叠在所述半导体衬底上方；
感测放大器，其设置在所述半导体衬底与所述第一存储器柱之间；及
多个第二绝缘层，其分别设置在所述多个第一布线层中的一或多者与所述多个电荷存储层中的一或多者之间。
12.根据权利要求11所述的半导体装置，其中所述多个第一布线层在第二方向延伸，所述第二方向与所述第一方向交叉且平行于所述半导体衬底。
13.根据权利要求11所述的半导体装置，其中所述第一存储器柱经设置在所述感测放大器上。
14.根据权利要求12所述的半导体装置，其中所述第一存储器柱经电连接到设置在所述第一存储器柱上方的第二布线层。
15.根据权利要求14所述的半导体装置，其进一步包括：
多个第三布线层，其在第三方向上邻近于所述多个第一布线层且在所述第二方向上延伸，所述第三方向与所述第一方向和所述第二方向交叉；及
多个第三绝缘层，其设置在所述多个第三布线层中的一或多者与所述第一存储器柱之间，
其中所述第一存储器柱进一步包含多个电荷存储层，其设置在所述第一存储器柱的侧表面上。
16.根据权利要求15所述的半导体装置，其中在所述第一存储器柱的轴向方向上的所述多个电荷存储层中的每一者的厚度为2nm或2nm以上及4nm或4nm以下。
17.一种制造半导体存储装置的方法，所述半导体存储装置包括：
半导体衬底；
多个第一布线层，其在垂直于所述半导体衬底的第一方向上堆叠在所述半导体衬底上方，并在与所述第一方向交叉且平行于所述半导体衬底的第二方向上延伸；
第一存储器柱，其包含：半导体层，其在所述第一方向上延伸；第一绝缘层，其在所述第一方向上延伸且设置在所述多个第一布线层与所述半导体层之间以接触所述半导体层；及多个电荷存储层，其分别设置在所述多个第一布线层与所述第一绝缘层之间，使得所述多个电荷存储层中的一或多者接触所述第一绝缘层；及
多个第二绝缘层，其分别设置在所述多个第一布线层中的每一者与所述多个电荷存储层中的每一者之间，所述方法包括：
在所述半导体衬底上以绝缘层之间相隔某一距离的方式依序堆叠绝缘层，其中层间绝缘膜插入其间；
使所述绝缘层的侧表面氧化以形成所述第一绝缘层；
移除所述绝缘层且使用所述多个第一布线层来回填所述绝缘层；
在存储器孔的侧表面上形成所述多个电荷存储层；
使用所述半导体层和核心层来填充所述存储器孔的内侧；
移除所述层间绝缘膜上的所述半导体层和所述核心层的过剩部分；及
使所述电荷存储层氧化。
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