TW202137504A - 半導體記憶裝置 - Google Patents

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森伸二
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Abstract

實施方式之半導體記憶裝置包含：第1半導體層、分別與第1半導體層相接之第1及第2絕緣層、與第1絕緣層相接之第2半導體層、與第2絕緣層相接之第3半導體層、第1導電體、與第1導電體相接之第3絕緣層、設置於第2半導體層與第3絕緣層之間的第4絕緣層、設置於第2半導體層與第4絕緣層之間的第1電荷儲存層、以及設置於第2半導體層與第1電荷儲存層之間且與第2半導體層及第1電荷儲存層相接之第5絕緣層。第2半導體層之一部分、第1導電體之一部分、第3絕緣層之一部分、第4絕緣層、第1電荷儲存層、及第5絕緣層作為第1記憶胞發揮功能。

Description

半導體記憶裝置
實施方式主要係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not And，與非)型快閃記憶體。
實施方式提供一種能夠提高可靠性之半導體記憶裝置。
實施方式之半導體記憶裝置具備：第1半導體層，其沿著與基板平行之第1方向延伸；第1絕緣層，其沿著第1方向延伸，且與第1半導體層之朝向與第1方向交叉之第2方向之第1主面相接；第2絕緣層，其沿著第1方向延伸，且與第1半導體層之朝向第2方向之第2主面相接；第2半導體層，其沿著第1方向延伸，且與第1絕緣層之朝向第2方向之第3主面相接；第3半導體層，其沿著第1方向延伸，且與第2絕緣層之朝向第2方向之第4主面相接；第1導電體，其沿著與第1及第2方向交叉之第3方向延伸；第3絕緣層，其與第1導電體之第5主面相接；第4絕緣層，其設置於第2半導體層與第3絕緣層之間；第1電荷儲存層，其設置於第2半導體層與第4絕緣層之間；以及第5絕緣層，其設置於第2半導體層與第1電荷儲存層之間，且與第2半導體層及第1電荷儲存層相接。第2半導體層之一部分、第1導電體之一部分、第3絕緣層之一部分、第4絕緣層、第1電荷儲存層、及第5絕緣層作為第1記憶胞發揮功能。
以下，參照圖式對實施方式進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號，僅於必要時進行重複說明。又，以下所示之各實施方式係例示用以使該實施方式之技術思想具體化之裝置或方法，實施方式之技術思想並不將構成零件之材質、形狀、結構、配置等特定為下述內容。實施方式之技術思想能夠於申請專利範圍中添加各種變更。
1.第1實施方式
對第1實施方式之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉將記憶胞電晶體於半導體基板上方三維地積層而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成
1.1.1半導體記憶裝置之整體構成
首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本之整體構成之方塊圖之一例。
如圖1所示，半導體記憶裝置1包含記憶體芯部10及周邊電路部20。
記憶體芯部10包含記憶胞陣列11、列解碼器12、及感測放大器13。
記憶胞陣列11具備包含與列及行建立對應之複數個非揮發性之記憶胞電晶體(以下，亦表述為「記憶胞」)之複數個區塊BLK(BLK0～BLK3)。再者，記憶胞陣列11內之區塊BLK之個數為任意。關於記憶胞陣列11之詳細情況將於下文敍述。
列解碼器12將自未圖示之外部控制器接收之列位址解碼。而且，列解碼器12基於解碼結果選擇記憶胞陣列11之列方向。更具體而言，列解碼器12對用以選擇列方向之各種配線(字元線及選擇閘極線)施加電壓。
感測放大器13於讀出資料時，自任一個區塊BLK之記憶胞電晶體讀出資料。又，感測放大器13於寫入資料時，將與寫入資料對應之電壓施加至記憶胞陣列11。
周邊電路部20包含定序儀21及電壓產生電路22。
定序儀21控制半導體記憶裝置1整體之動作。更具體而言，定序儀21於寫入動作、讀出動作、及抹除動作時，控制電壓產生電路22、列解碼器12、及感測放大器13等。
電壓產生電路22產生寫入動作、讀出動作、及抹除動作所需要之電壓，並供給至列解碼器12及感測放大器13等。
1.1.2記憶胞陣列之整體構成
接下來，使用圖2對記憶胞陣列11之整體構成進行說明。圖2係記憶胞陣列11之立體圖。再者，於圖2之例子中，省略了絕緣層之一部分。
如圖2所示，記憶胞陣列11包含複數個有效區區域AA、複數個字元線柱WLP、複數條字元線WL、複數條選擇閘極線SGD及SGS、複數個接觸插塞CSGD及CSGS、複數條局部選擇閘極線SGDL及SGSL、複數條全域選擇閘極線GSGDL、複數個接觸插塞CBL、複數條位元線BL、複數個接觸插塞CSL、及源極線SL。
有效區區域AA與下述1個記憶體組MG對應。有效區區域AA作為供形成複數個記憶胞電晶體及選擇電晶體之通道層之有效區發揮功能。有效區區域AA沿著與半導體基板平行之X方向延伸。複數個有效區區域AA於與半導體基板垂直之Z方向隔開(介隔未圖示之絕緣層)而積層。又，於Z方向上之各層中，複數個有效區區域AA沿著與半導體基板平行且與X方向交叉之Y方向排列。
於配置於Y方向之複數個有效區區域AA之間，沿著Z方向延伸之複數個字元線柱WLP沿著X方向配置。換言之，沿著X方向配置之複數個字元線柱WLP與於Z方向積層之複數個有效區區域AA沿著Y方向交替地配置。於字元線柱WLP之上方，設置有沿著Y方向延伸之字元線WL。於有效區區域AA之同層中，於字元線柱WLP與有效區區域AA之間，設置有阻擋絕緣膜、電荷儲存層、及隧道絕緣膜。
於1個字元線柱WLP與有效區區域AA交叉之位置，設置有1個記憶胞電晶體。沿著X方向配置之複數個記憶胞電晶體連接於1個有效區區域AA。
於積層於Z方向之複數個有效區區域AA之X方向上之一端之附近區域，設置有貫通該等複數個有效區區域AA之接觸插塞CBL。接觸插塞CBL沿著Z方向延伸。接觸插塞CBL連接於積層於Z方向之複數個有效區區域AA。與沿著Y方向配置之複數個有效區區域AA對應地設置有複數個接觸插塞CBL。於各接觸插塞CBL上，設置有沿著X方向延伸之位元線BL。複數個接觸插塞CBL分別連接於不同之位元線BL。
於積層於Z方向之複數個有效區區域AA之X方向上之另一端之附近區域，設置有貫通該等複數個有效區區域AA之接觸插塞CSL。接觸插塞CSL沿著Z方向延伸。接觸插塞CSL連接於積層於Z方向之複數個有效區區域AA。與沿著Y方向配置之複數個有效區區域AA對應地設置有複數個接觸插塞CSL。於複數個接觸插塞CSL上，設置有沿著Y方向延伸之源極線SL。複數個接觸插塞CSL共通連接於源極線SL。
附近區域配置有接觸插塞CBL之有效區區域AA之一端介隔絕緣層，與針對每個有效區區域AA設置之選擇閘極線SGD相接。與配置於Y方向之相同層之複數個有效區區域AA對應之複數條選擇閘極線SGD共通連接於沿著Y方向延伸之1條局部選擇閘極線SGDL。有效區區域AA與局部選擇閘極線SGDL並不電性地連接。以與積層於Z方向之有效區區域AA對應之方式，將複數條局部選擇閘極線SGDL於Z方向隔開積層。
附近區域配置有接觸插塞CSL之有效區區域AA之另一端介隔絕緣層，與針對每個有效區區域AA設置之選擇閘極線SGS相接。與配置於Y方向之相同層之複數個有效區區域AA對應之複數條選擇閘極線SGS共通連接於沿著Y方向延伸之1條局部選擇閘極線SGSL。有效區區域AA與局部選擇閘極線SGSL並不電性地連接。以與積層於Z方向之有效區區域AA對應之方式，將複數條局部選擇閘極線SGSL於Z方向隔開積層。
於積層於Z方向之複數個有效區區域AA與複數條局部選擇閘極線SGDL之下方，沿著XY平面，形成有複數條全域選擇閘極線GSGDL。
接觸插塞CSGD設置於全域選擇閘極線GSGDL之上，且具有與複數條局部選擇閘極線SGDL之任一條電性地連接之連接部。例如，複數個接觸插塞CSGD沿著Y方向配置。於圖2之例子中，沿著Y方向配置之複數個接觸插塞CSGD之連接部分別連接於各層之局部選擇閘極線SGDL。
於積層於Z方向之複數個有效區區域AA與局部選擇閘極線SGSL之下方，沿著XY平面，形成有複數條全域選擇閘極線(未圖示)。
接觸插塞CSGS與接觸插塞CSGD同樣地，設置於全域選擇閘極線之上，且具有與複數條局部選擇閘極線SGSL之任一條電性地連接之連接部。例如，複數個接觸插塞CSGS沿著Y方向配置。沿著Y方向配置之複數個接觸插塞CSGS之連接部分別連接於各層之局部選擇閘極線SGSL。
1個記憶體組MG包含連接於1個有效區區域AA之複數個記憶胞電晶體。而且，1個記憶體單元MU包含連接於1條局部選擇閘極線SGDL之複數個記憶體組MG(有效區區域AA)。又，1個區塊BLK包含有於Z方向隔開配置且共有字元線柱WLP之複數個記憶體單元MU。
再者，關於記憶胞陣列11之構成，亦可為其他構成。即，關於記憶胞陣列11之構成，例如，記載於題為“半導體記憶裝置(SEMICONDUCTOR MEMORY DEVICE)”之於2019年9月5日提出申請之美國專利申請16/562,372號中。該專利申請之整體藉由參照引用於本申請之說明書中。
1.1.3記憶胞陣列之電路構成
接下來，使用圖3對記憶胞陣列11之電路構成進行說明。圖3係記憶胞陣列11之電路圖。再者，圖3之例子表示了積層於Z方向且與共通連接於1個接觸插塞CBL之複數個有效區區域AA對應之複數個記憶體組MG。以下，將與最下層之有效區區域AA(記憶體組MG)對應之局部選擇閘極線表述為SGDL0及SGSL0，將與最上層之有效區區域AA(記憶體組MG)對應之局部選擇閘極線表述為SGDLk(k為1以上之整數)及SGSLk。
如圖3所示，記憶體組MG分別包含2個記憶體串MSa及MSb、以及選擇電晶體ST1及ST2。以下，於不限定記憶體串MSa及MSb之情形時，表述為記憶體串MS。
記憶體串MSa例如包含4個記憶胞電晶體MCa0～MCa3。同樣地，記憶體串MSb例如包含4個記憶胞電晶體MCb0～MCb3。以下，於不限定記憶胞電晶體MCa0～MCa3及MCb0～MCb3之情形時，表述為記憶胞電晶體MC。
記憶胞電晶體MC具備控制閘極及電荷儲存層，且非揮發地保存資料。再者，記憶胞電晶體MC既可為電荷儲存層使用介電膜之MONOS型，亦可為電荷儲存層使用導電膜之浮游閘極(FG)型。以下，對記憶胞電晶體MC為FG型之情況進行說明。又，1個記憶體串MS中所包含之記憶胞電晶體MC之個數亦可為8個或16個、32個、48個、64個、96個、128個等，其數量並不受限定。
記憶體串MSa中所包含之記憶胞電晶體MCa0～MCa3之電流路徑串聯地連接。同樣地，記憶體串MSb中所包含之記憶胞電晶體MCb0～MCb3之電流路徑串聯地連接。記憶胞電晶體MCa0及MCb0之汲極共通連接於選擇電晶體ST1之源極。記憶胞電晶體MCa3及MCb3之源極共通連接於選擇電晶體ST2之汲極。再者，記憶體組MG中所包含之選擇電晶體ST1及ST2之個數為任意，只要分別為1個以上即可。
沿著Z方向配置之複數個記憶體組MG之記憶胞電晶體MC之閘極經由字元線柱WLP而共通連接於1條字元線WL。更具體而言，例如，沿著Z方向配置之複數個記憶胞電晶體MCa0之閘極共通連接於字元線WLa0。同樣地，記憶胞電晶體MCa1、MCa2、及MCa3之閘極分別連接於字元線WLa1、WLa2、及WLa3。記憶胞電晶體MCb0～MCb3之閘極分別連接於字元線WLb0～WLb3。
沿著Z方向配置之複數個記憶體組MG之選擇電晶體ST1之汲極經由接觸插塞CBL共通連接於1條位元線BL。又，沿著Z方向配置之複數個記憶體組MG之選擇電晶體ST1之閘極分別連接於不同之局部選擇閘極線SGDL。更具體而言，例如，與配置於最下層之記憶體組MG對應之選擇電晶體ST1之閘極連接於局部選擇閘極線SGDL0。與配置於最上層之記憶體組MG對應之選擇電晶體ST1之閘極連接於局部選擇閘極線SGDLk。
沿著Z方向配置之複數個記憶體組MG之選擇電晶體ST2之源極經由接觸插塞CSL共通連接於1條源極線SL。又，沿著Z方向配置之複數個記憶體組MG之選擇電晶體ST2之閘極分別連接於不同之局部選擇閘極線SGSL。更具體而言，例如，與配置於最下層之記憶體組MG對應之選擇電晶體ST2之閘極連接於局部選擇閘極線SGSL0，與配置於最上層之記憶體組MG對應之選擇電晶體ST2之閘極連接於局部選擇閘極線SGSLk。
1.1.4記憶胞陣列之平面構成
接下來，使用圖4對記憶胞陣列11之平面構成之一例進行說明。圖4係記憶胞陣列11中之有效區區域AA及字元線柱WLP之平面圖。
如圖4所示，沿著X方向延伸之複數個有效區區域AA沿著Y方向配置。有效區區域AA包含半導體層31及33、以及絕緣層32及34。更具體而言，有效區區域AA例如包含半導體層31、2個絕緣層32、2個半導體層33、及2個絕緣層34。
於有效區區域AA之中心部設置有沿著X方向延伸之半導體層31。半導體層31例如使用多晶矽。
2個絕緣層32沿著X方向延伸，且與半導體層31之朝向Y方向之2個側面S1及S2分別相接。絕緣層32例如使用氧化矽(SiO2 )。又，絕緣層32具有半導體層31與半導體層33能夠電性地連接之膜厚。
2個半導體層33沿著X方向延伸，且分別與一個絕緣層32之側面S1所對向之側面S3、及另一個絕緣層32之側面S2所對向之側面S4相接。於半導體層33形成記憶胞電晶體MC之通道。於半導體層33中例如使用多晶矽、金屬硫化物、由金屬誘發結晶(MIC：Metal Induced Crystallization)法形成之多晶矽、或利用磊晶生長之單晶矽。
以下，於本實施方式中，對半導體層33中使用例如多晶矽之情況進行說明。
2個絕緣層34沿著X方向延伸，且分別與一個半導體層33之側面S3所對向之側面S5、及另一個半導體層33之側面S4所對向之側面S6相接。絕緣層34中例如使用氮化矽(SiN)。絕緣層34作為形成下述之絕緣層45(隧道絕緣膜)及電荷儲存層44時之蝕刻終止層發揮功能。
即，有效區區域AA具有如下結構：自半導體層31向朝Y方向之側面S7或S8，絕緣層32、半導體層33、及絕緣層34呈層狀。
於沿著Y方向配置之2個有效區區域AA之間，設置有記憶體溝槽MT。記憶體溝槽MT由絕緣層35填埋。絕緣層35例如使用SiO2 。
又，於2個有效區區域AA之間，以將絕緣層35分離之方式，沿著X方向設置有複數個字元線柱WLP。複數個字元線柱WLP於Y方向上以成為錯位排列之方式配置。字元線柱WLP包含沿著Z方向延伸之導電體41及以包圍導電體41之側面之方式設置之絕緣層42。
導電體41中使用導電材料。導電材料例如可為金屬材料，亦可為添加有雜質之半導體材料。例如，導電材料中，使用包含W及氮化鈦(TiN)之積層結構。TiN作為W之密接層或阻擋層發揮功能。
絕緣層42與下述絕緣層43一起作為記憶胞電晶體MC之阻擋絕緣膜發揮功能。
於Y方向上，於字元線柱WLP與有效區區域AA之間，以將絕緣層34分離之方式設置有絕緣層43、電荷儲存層44、及絕緣層45。絕緣層45作為記憶胞電晶體MC之隧道絕緣膜發揮功能。更具體而言，絕緣層43設置於絕緣層42與電荷儲存層44之間。例如，絕緣層43之X方向上之長度較字元線柱WLP之X方向之長度長。電荷儲存層44以將絕緣層34於X方向分離之方式設置於字元線柱WLP與有效區區域AA之半導體層33之間。絕緣層45於Y方向上，設置於電荷儲存層44與有效區區域AA之半導體層33之間。由於設置有絕緣層45，故而電荷儲存層44不與半導體層33相接。例如，電荷儲存層44之X方向之長度較絕緣層43之X方向上之長度長。
因此，於導電體41與半導體層33之間，自導電體41之與半導體層33相向之面朝向半導體層33之側面S5(或側面S6)依次設置有絕緣層42、絕緣層43、電荷儲存層44、及絕緣層45。包含半導體層33之一部分、導電體41之一部分、絕緣層42之一部分、絕緣層43、電荷儲存層44、及絕緣層45之區域(亦表述為半導體層33與字元線柱WLP之交叉區域)作為記憶胞電晶體MC發揮功能。
絕緣層42及43使用絕緣材料。絕緣材料例如使用Al、Hf、Ti、Zr、及鑭(La)等之氧化物或氮化物之類之高介電常數膜、或氧化矽或氮氧化矽等高耐壓膜、或其等之混合物或積層膜等。以下，對絕緣層42及43使用SiO2 之情況進行說明。於FG型之記憶胞電晶體MC之情形時，電荷儲存層44例如使用多晶矽。絕緣層45例如使用SiO2 、SiN、或氮氧化矽(SiON)之混合物或積層膜等。於本實施方式中，對絕緣層45使用SiO2 之情況進行說明。
1.1.5記憶胞陣列之剖面構成
接下來，對記憶胞陣列11之剖面構成之一例進行說明。圖5表示了沿著圖4中之A1-A2線之剖視圖。
如圖5所示，於半導體基板50上設置有絕緣層51。絕緣層51例如使用SiO2 。例如，於絕緣層51內，亦可包含形成於半導體基板50上之電晶體(未圖示)或複數個配線層(未圖示)。
於絕緣層51上設置有絕緣層52。絕緣層52作為加工記憶體溝槽MT、或用於各種接觸插塞等之孔時之蝕刻終止層發揮功能。絕緣層52只要為可獲得相對於形成於上層之絕緣層53充分之蝕刻選擇較之絕緣材料即可，例如，使用SiN或氧化鋁(AlO)等。
於絕緣層52上，以於各層間介置絕緣層53之方式例如配置5層有效區區域AA。即，於絕緣層52上，例如，5層有效區區域AA與5層絕緣層53交替地配置。再者，有效區區域AA之積層數量為任意。
於最上層之絕緣層53上設置有絕緣層54。絕緣層54作為蝕刻終止層發揮功能。絕緣層54例如只要為可獲得相對於半導體層31以及絕緣層34及53等充分之蝕刻選擇較之絕緣材料即可。絕緣層54例如使用AlO。
設置有字元線柱WLP，上述字元線柱WLP貫通絕緣層54以及交替地配置之5層絕緣層53及5層有效區區域AA，且底面到達至絕緣層52。於字元線柱WLP之內部，設置有側面與絕緣層53及54以及有效區區域AA相接之絕緣層42、側面與絕緣層42相接且底面與絕緣層52相接之導電體41。
於半導體層31與絕緣層42之間，自半導體層31朝向絕緣層42，依次設置有絕緣層32、半導體層33、絕緣層45、電荷儲存層44、及絕緣層43。
又，設置有記憶體溝槽MT，上述記憶體溝槽MT貫通絕緣層54以及交替地積層之5層絕緣層53及5層有效區區域AA，且底面到達至絕緣層52。記憶體溝槽MT內之內部由絕緣層35填埋。
於半導體層31與絕緣層35之間，自半導體層31朝向絕緣層35，依次設置有絕緣層32、半導體層33、及絕緣層34。
以導電體41之上表面露出之方式，於絕緣層35及絕緣層54之一部分區域之上設置有絕緣層55。絕緣層55例如使用SiO2 。
於絕緣層55之上，設置有底面之一部分與導電體41之上表面相接之導電體層56。導電體層56作為字元線WL發揮功能。導電體層56使用導電材料。導電材料例如既可為金屬材料，亦可為添加有雜質之半導體材料。例如，導電材料使用包含Cu之金屬材料。
1.2記憶胞陣列之製造方法
接下來，使用圖6～圖19對記憶胞陣列11之製造方法進行說明。圖6～圖19分別表示記憶胞陣列11之製造步驟中之最上層之有效區區域AA之上表面(AA上表面)與沿著A1-A2線之剖面(A1-A2剖面)。
如圖6所示，首先，於半導體基板50上形成絕緣層51及52。於該狀態下，於絕緣層52上，例如，將5層半導體層31及5層絕緣層53交替地積層。而且，於最上層之絕緣層53上，形成絕緣層54。
如圖7所示，利用乾式蝕刻而形成記憶體溝槽MT，上述記憶體溝槽MT貫通絕緣層54、5層絕緣層53、及5層半導體層31，且底面到達至絕緣層52。
如圖8所示，例如，利用濕式蝕刻，自記憶體溝槽MT之側面加工半導體層31，形成凹槽區域RS1。
如圖9所示，於半導體層31之側面形成絕緣層32。例如，既可利用半導體層31之氧化處理形成絕緣層32，亦可利用選擇CVD(Chemical Vapor Deposition，化學氣相沈積)等於半導體層31之表面形成絕緣層32。
如圖10所示，以填埋凹槽區域RS1且覆蓋絕緣層52～54之方式形成半導體層33。例如，於半導體層33為多晶矽之情形時，利用CVD形成非晶矽之後，利用熱處理形成多晶矽。
如圖11所示，例如，利用濕式蝕刻或CDE(Chemical Dry Etching，化學乾式蝕刻)等，以於凹槽區域RS1內殘留半導體層33之方式，去除與絕緣層52及54之上表面以及絕緣層53之側面相接之半導體層33。
如圖12所示，例如，利用濕式蝕刻或CDE，以殘留與絕緣層32相接之半導體層33之方式，自側面加工半導體層33之一部分，形成凹槽區域RS2。接下來，以填埋凹槽區域RS2之方式，例如利用CVD形成絕緣層34。接下來，以於凹槽區域RS2殘留絕緣層34之方式，去除與絕緣層52及54之上表面以及絕緣層53之側面相接之絕緣層34。
如圖13所示，利用絕緣層35填埋記憶體溝槽MT內。例如，作為用於絕緣層35之SiO2 ，亦可使用填埋性優異之SOG(spin on glass，旋塗玻璃)。於該情形時，亦可使用包含聚矽氮烷之材料作為SOG之塗佈材料。
如圖14所示，例如，利用RIE加工絕緣層35，形成與字元線柱WLP對應之孔WH。
如圖15所示，例如，利用濕式蝕刻或CDE，自孔WH之側面加工絕緣層34直至半導體層33露出為止，形成凹槽區域RS3。
如圖16所示，於露出之半導體層33之表面，例如利用選擇CVD形成絕緣層45。
如圖17所示，於凹槽區域RS3形成電荷儲存層44。更具體而言，例如，於電荷儲存層44為多晶矽之情形時，與圖10及圖11中所說明之順序同樣地，以填埋凹槽區域RS3之方式利用CVD形成非晶矽。接下來，利用熱處理形成多晶矽。然後，例如利用濕式蝕刻或CDE去除形成於絕緣層35、52、及54之上表面、以及絕緣層53之側面之多晶矽。
如圖18所示，以殘留與絕緣層45相接之電荷儲存層44之方式，例如利用濕式蝕刻，自孔WH之側面加工電荷儲存層44之一部分，形成凹槽區域。接下來，以填埋凹槽區域之方式，例如利用CVD形成絕緣層43。接下來，以於凹槽區域殘留絕緣層43之方式，去除與絕緣層35、52、及54之上表面以及絕緣層53之側面相接之絕緣層45。
如圖19所示，利用絕緣層42及導電體41填埋孔WH內。更具體而言，例如，利用CVD形成絕緣層42。接下來，利用RIE，去除與絕緣層35、52、及54之上表面相接之絕緣層42。接下來，例如，於導電體41為TiN與W之積層結構之情形時，首先，利用CVD形成TiN。接下來，利用CVD形成W並填埋孔WH內。接下來，利用CMP(Chemical Mechanical Polishing，化學機械拋光)去除與絕緣層35及54之上表面相接之TiN及W。
1.3本實施方式之效果
根據本實施方式之構成，能夠提高半導體記憶裝置之可靠性。以下，對本效果進行詳細敍述。
例如，於有效區區域AA中，未設置絕緣層32及半導體層33之情形時，絕緣層45(即隧道絕緣膜)與半導體層31相接。而且，半導體層31作為記憶胞電晶體MC之通道發揮功能。例如，於使用多晶矽作為半導體層31之情形時，由於多晶矽之粒徑相對較小，故而載子之移動率變低。或者，由於Y方向上之多晶矽之膜厚較厚，故而存在記憶胞電晶體MC之S值(表示次臨界區域中之電流之上升特性之係數)劣化，而記憶胞電晶體MC之單元特性變差之情況。進而，例如，由於Z方向上之每層中多晶矽(通道)之面方位不均，故而存在記憶胞電晶體MC之單元電流產生不均之情況。
對此，根據本實施方式之構成，能夠於有效區區域AA設置絕緣層32及半導體層33，形成薄膜之半導體層33。藉此，能夠於記憶胞電晶體MC中形成薄膜之通道。其結果，能夠改善S值。藉此，能夠提高記憶胞電晶體MC之電晶體特性。因此，能夠提高半導體記憶裝置之可靠性。
2.第2實施方式
接下來，對第2實施方式進行說明。於第2實施方式中，關於半導體層33使用與第1實施方式中所說明之多晶矽不同之材料或不同之製造方法之情況，列舉3個例子進行說明。以下，以與第1實施方式之不同點為中心進行說明。
2.1第1例
首先，對第1例進行說明。於第1例中，對半導體層33使用金屬硫化物之情況進行說明。半導體層33使用金屬硫化物之情形時之記憶胞陣列11之剖面構成與第1實施方式之圖5相同。
用於金屬硫化物之金屬例如為鎢(W)、鉬(Mo)、鉿(Hf)、鋯(Zr)之任一種。使用該等金屬之金屬硫化物能夠根據形成條件形成具有C軸配向性之金屬硫化物之結晶。再者，金屬硫化物既可為層狀結晶，亦可為金屬二硫化物。具有C軸配向性之金屬硫化物係即便為極薄膜(例如1 nm以下)而帶隙亦有1 eV～2 eV，且其移動率可達到幾百～幾千cm2 /Vs之物質。因此，金屬硫化物作為極薄膜高移動率通道材料能夠應用於半導體層33。
接下來，使用圖20及圖21對記憶胞陣列11之製造方法進行說明。圖20及圖21分別表示記憶胞陣列11之製造步驟中之最上層之有效區區域AA之上表面與沿著A1-A2線之剖面。
直至形成絕緣層32為止之步驟與第1實施方式之圖6～圖9相同。
如圖20所示，於形成絕緣層32之後，以填埋凹槽區域RS1且覆蓋絕緣層52～54之方式形成富含S之非晶質金屬硫化物60。例如，於金屬硫化物為WS2 之情形時，作為非晶質金屬硫化物60，形成富含S之非晶質WSX (X為大於2之數字)。更具體而言，例如，非晶質WSX 係利用將六氟化鎢(WF6 )及硫化氫(H2 S)作為來源氣體、且成膜溫度為25℃～300℃之電漿CVD來形成。再者，非晶質金屬硫化物60之成膜方法並不限定為CVD。
如圖21所示，利用熱處理，使非晶質金屬硫化物60結晶化而形成金屬硫化物(半導體層33)。再者，金屬硫化物既可為層狀結晶，亦可為金屬二硫化物。藉由利用熱處理進行結晶化，能夠形成表面粗糙度相對較小之金屬硫化物。例如，熱處理於300℃～1150℃之氮氣(N2 )氛圍中進行。利用該熱處理，多餘之S脫離，而形成具有C軸配向性之金屬硫化物。以後之製造方法與第1實施方式之圖11～圖19相同。關於金屬硫化物所包含之金屬材料，能夠利用TEM(Transmission Electron Microscopy，穿透式電子顯微鏡)之EDX(Energy Dispersive X-Ray Spectroscopy，能量色散X射線光譜儀)分析等來確認。例如，於金屬硫化物為層狀結晶之情形時，例如能夠利用TEM之觀察來確認。又，關於C軸配向，能夠藉由使用TEM之旋進電子繞射(PED：Precession Electron Diffraction)等來確認。
再者，對使用WF6 及H2 S作為形成非晶質金屬硫化物60之CVD之來源氣體之情況進行了說明，但並不限定於此。例如，於用於金屬硫化物之金屬為W、Mo、Hf、Zr之任一種之情形時，亦能以包含作為原料之MoCl5、MV CX OY HZ (V、X、Y、Z為整數，M為W、Mo、Hf、Zr之任一種)、H2 S、S、CX HY SZ (X、Y、Z為整數)之任一種以上之組合進行CVD。又，熱處理之氛圍並不限定為N2 。例如，亦可於包含N2 、氧氣(O2 )、氬氣(Ar)、氦氣(He)、氫氣(H2 )、H2 S之至少一種之氛圍中執行熱處理。
2.2第2例
接下來，對第2例進行說明。於第2例中，對半導體層33使用利用金屬誘發結晶(MIC：Metal Induced Crystallization)法形成之多晶矽之情況進行說明。
使用MIC法之多晶矽包含成為4E17個/cm3 以下之金屬原子。金屬原子例如較佳為包含金(Au)、鋁(Al)、銅(Cu)、銀(Ag)、鈀(Pd)、鎳(Ni)、及鉑(Pt)之至少任一個原子。或者，金屬原子亦可包含錳(Mn)、銠(Rh)、鈷(Co)、鐵(Fe)、鉻(Cr)、鈦(Ti)、鈮(Nb)、銥(Ir)、鉭(Ta)、錸(Re)、Mo、釩(V)、Hf、釕(Ru)、Zr、及W之至少1個原子。利用該等金屬，能夠使矽(半導體層33)以更低溫結晶化，與不使用MIC法之情況相比能夠使晶粒之粒徑變大。
2.2.1記憶胞陣列之剖面構成
首先，使用圖22對記憶胞陣列11之剖面構成之詳細情況進行說明。圖22係第1實施方式之圖5中之區域R1之放大圖。
如圖22所示，利用MIC法形成之半導體層33包含達到4.0×1017 atoms/cm3 以下之金屬原子66。進而，利用MIC法形成之半導體層33例如朝向垂直於絕緣層32之方向(Y方向)，具有(100)配向性。關於半導體層33之結晶配向性，例如，能夠藉由使用TEM之PED等來確認。其他構成與第1實施方式相同。
2.2.2記憶胞陣列之製造方法
接下來，使用圖23～圖28對記憶胞陣列11之製造方法進行說明。圖23～圖28分別表示記憶胞陣列11之製造步驟中之最上層之有效區區域AA之上表面與沿著A1-A2線之剖面。
直至形成絕緣層32為止之步驟與第1實施方式之圖6～圖9相同。
如圖23所示，於形成絕緣層32之後，以填埋凹槽區域RS1且覆蓋絕緣層52～54之方式形成非晶質半導體層65(例如，非晶矽)。
如圖24所示，使金屬原子66附著於非晶質半導體層65之側面。例如，將包含金屬原子66之液體供給至非晶質半導體層65之表面。例如，於金屬原子66為Ni之情形時，將Ni水溶液供給至非晶質半導體層65之表面。此時，非晶質半導體層65之表面中之金屬原子66之面濃度例如成為1.0×1015 atoms/cm2 以下。
如圖25所示，例如，以溫度為500℃～1000℃且壓力為100 Pa～常壓之方式進行熱處理。藉此，金屬原子66擴散至非晶質半導體層65之內部，非晶質半導體層65(例如，非晶矽)被結晶化而形成半導體層33(例如，多晶矽)。再者，熱處理亦可於包含H2 、氘(D2 )、N2 、及稀有氣體之至少一種之氛圍中進行。更具體而言，例如，半導體層33以半導體層33內之金屬原子66之濃度成為5.0×1017 atoms/cm3 以上之方式於500℃～1000℃之溫度下被結晶化。藉此，能夠以半導體層33內之結晶粒徑成為80 nm以上且1600 nm以下之方式，將半導體層33結晶化。又，亦可於將半導體層33結晶化之後，再次進行熱處理。藉此，能夠提高半導體層33之結晶性。
如圖26所示，以被覆半導體層33之方式形成吸附層67。吸附層67係為了自半導體層33取出金屬原子66而設置。吸附層67使用非晶質半導體材料。吸附層67例如使用非晶矽、或非晶鍺。於本例中，對吸附層67使用非晶矽之情況進行說明。再者，吸附層67亦可於與半導體層33之間介置SiO2 或SiN等絕緣層而形成。吸附層67之膜厚例如設定為3～30 nm。又，吸附層67既可包含O、N、碳(C)等，亦可包含硼(B)、磷(P)、砷(As)等。藉由包含該等，吸附層67能夠將非晶狀態維持至相對高溫為止。本例之吸附層67(非晶矽)例如包含濃度為1.0×1019 atoms/cm3 至1.0×1022 atoms/cm3 之P、或濃度為1.0×1016 atoms/cm3 至1.0×1022 atoms/cm3 之B。
形成吸附層67之後，以500℃以上之溫度進行熱處理。藉此，半導體層33內之金屬原子66之一部分移動至吸附層67，從而半導體層33內之金屬原子66之濃度降低。其結果，能夠使半導體層33內之金屬原子66之濃度降低至4.0×1017 atoms/cm3 以下。再者，該情形時之熱處理可於包含H2 、D2 、N2 、及稀有氣體之至少一種之氛圍中進行，亦可於包含O2 、H2 O、O自由基、或氨(NH3 )之氧化性氛圍或還原性氛圍中進行。
如圖27所示，例如，藉由濕式蝕刻或CDE，以使半導體層33殘留之方式去除吸附層67。再者，亦可將圖26及圖27中所說明之步驟重複進行複數次。藉由重複進行複數次，能夠使半導體層33內之金屬原子66之濃度更低。
如圖28所示，與第1實施方式之圖11同樣地，例如，藉由濕式蝕刻或CDE等，以於凹槽區域RS1內殘留半導體層33之方式，去除與絕緣層52及54之上表面以及絕緣層53之側面相接之半導體層33。使用MIC法形成之凹槽區域RS1內之半導體層33朝向垂直於絕緣層32之方向具有(100)配向性。再者，半導體層33之膜厚越薄，則具有(100)配向性之晶粒於半導體層33內之所有晶粒中所占之比率越高。例如，於半導體層33之膜厚為15 nm以下之情形時，具有(100)配向性之晶粒於半導體層33內之所有晶粒中所占之比率為大致接近100%之值。
以後之步驟與第1實施方式之圖12～圖19相同。
再者，於本例中，形成吸附層67，去除金屬原子66之一部分之後，進行圖28中所說明之半導體層33之加工，但亦可於進行半導體層33之加工之後，形成吸附層67。進而，亦可省略吸附層67之形成。
進而，關於使用MIC法之半導體層33，亦可為其他構成及形成方法。即，關於使用MIC法之半導體之構成及形成方法，例如，記載於題為“半導體記憶裝置及其製造方法(SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之2020年3月5日提出申請之美國專利申請案第16/809,887號中。該專利申請案之全文藉由參照而引用於本申請案說明書中。
2.2.3半導體層33之結晶粒徑
接下來，使用圖29對使用MIC法形成之半導體層33(多晶矽)之結晶粒徑進行說明。圖29係用以說明因有無MIC法所致之半導體層33之結晶粒徑之差異之圖。更具體而言，圖29(a)係表示不使用MIC法而形成之多晶矽(例如，半導體層31)與導電體41之配置之立體圖。圖29(b)係表示使用MIC法形成之多晶矽(半導體層33)與導電體41之配置之立體圖。再者，於圖29(a)及圖29(b)之例子中，為了簡化說明，省略了多晶矽(半導體層31或33)與導電體41以外之材料。又，圖29(a)及圖29(b)之例子表示了與導電體41相向之側面中之多晶矽(半導體層31或33)之結晶晶界GB。
如圖29(a)所示，於如半導體層31般不使用MIC法形成多晶矽之情形時，其結晶粒徑相對較小。例如，半導體層31於有效區區域AA之Z方向之寬度之中，包含3個以上之晶粒。又，例如，若將半導體層31與導電體41相向之區域設為RA，則於區域RA內包含多數個結晶晶界GB。即，於區域RA內，包含至少3個以上之多數個晶粒。電荷儲存層44使用多晶矽之情形時亦相同。
如圖29(b)所示，於如本例中之半導體層33般使用MIC法形成多晶矽之情形時，其結晶粒徑相對較大。例如，使用MIC法之半導體層33於有效區區域AA之Z方向之寬度之中，包含2個以下之晶粒。又，例如，若將使用MIC法之半導體層33與導電體41相向之區域設為RB，則由於晶粒相對較大，故而於區域RB內包含1個以下之結晶晶界GB。即，於區域RB內包含1個或2個晶粒。換言之，於區域RB內不存在晶界，或者僅存在2個結晶物之間之晶界。再者，於本例中，晶粒具有(100)配向性。
2.3第3例
接下來，對第3例進行說明。於第3例中，對半導體層33使用利用磊晶生長形成之單晶矽之情況進行說明。
2.3.1記憶胞陣列之剖面構成
首先，使用圖30對記憶胞陣列11之剖面構成進行說明。圖30係記憶胞陣列11之剖視圖。
如圖30所示，於本例中，設置有記憶體溝槽MT，上述記憶體溝槽MT貫通絕緣層54、交替地配置之5層絕緣層53及5層有效區區域AA、絕緣層52、及絕緣層51，且底面到達至半導體基板50。記憶體溝槽MT內之內部由絕緣層35填埋。
又，字元線柱WLP例如以底面之高度位置較絕緣層52之上表面低之方式設置。即，以底面之高度位置較最下層之有效區區域AA之底面低之方式設置。於圖30之例中，貫通絕緣層54、交替地配置之5層絕緣層53及5層有效區區域AA、及絕緣層52。而且，字元線柱WLP之底部與絕緣層35相接。再者，字元線柱WLP只要不與半導體基板50電性地連接，則底面亦可到達至半導體基板50。於該情形時，例如，於字元線柱WLP之側面及底面設置有絕緣層42。又，於絕緣層42之內部，以側面及底面與絕緣層42相接之方式設置有導電體41。
其他結構與第1實施方式之圖5相同。
2.3.2記憶胞陣列之製造方法
接下來，使用圖31～圖37對記憶胞陣列11之製造方法進行說明。
圖31～圖37分別表示記憶胞陣列11之製造步驟中之最上層之有效區區域AA之上表面與沿著A1-A2線之剖面。
如圖31所示，與第1實施方式之圖6同樣地形成絕緣層54之後，利用乾式蝕刻形成記憶體溝槽MT，上述記憶體溝槽MT貫通絕緣層54、5層絕緣層53、5層半導體層31、絕緣層52、及絕緣層51，且底面到達至半導體基板50。
如圖32所示，例如，利用濕式蝕刻，自記憶體溝槽MT之側面加工半導體層31，形成凹槽區域RS1。
如圖33所示，於半導體層31之側面形成絕緣層32。例如，既可利用半導體層31之氧化處理形成絕緣層32，亦可利用選擇CVD等於半導體層31之表面形成絕緣層32。例如，當亦於半導體基板50上形成有絕緣層32之情形時，利用RIE等，去除半導體基板50上之絕緣層32。
如圖34所示，於進行用以去除露出之半導體基板50之表面之自然氧化膜等之預處理之後，利用磊晶生長自半導體基板50之表面朝向上方形成單晶之半導體層33。再者，於本例中，對利用磊晶生長形成半導體層33之情況進行了說明，但並不限定於此。例如，亦可使用將半導體基板50設為晶種之矽之固相生長。
如圖35所示，利用RIE等，例如，將絕緣層54作為遮罩，形成記憶體溝槽MT。
如圖36所示，與第1實施方式之圖12及圖13之說明同樣地，於形成半導體層33及絕緣層34之後，利用絕緣層35填埋記憶體溝槽MT內。
如圖37所示，例如，利用RIE加工絕緣層35，形成與字元線柱WLP對應之孔WH。此時，使孔WH不貫通絕緣層35。更具體而言，以孔之底面之高度位置處於較絕緣層52之上表面低且較半導體基板50之上表面高之位置之方式，調整絕緣層35之蝕刻量。
以後之步驟與第1實施方式之圖15～圖19相同。
2.4本實施方式之效果
根據本實施方式之構成，獲得與第1實施方式相同之效果。
進而，根據本實施方式之第1例之構成，能夠將具有C軸配向之經結晶化之金屬硫化物用於半導體層33。即，能夠將金屬硫化物用作記憶胞電晶體MC之通道層。藉此，能夠形成使用載子之移動率相對較高之金屬硫化物之通道層。
進而，藉由將富含S之非晶質金屬硫化物熱處理而形成金屬硫化物，能夠形成表面粗糙度相對較小之金屬硫化物。
進而，根據本實施方式之第2例之構成，使用MIC法之半導體層33能夠形成具有朝向絕緣層32(隧道絕緣膜)之垂直方向之(100)配向性之晶粒。藉此，能夠降低隧道絕緣膜(絕緣層32)與通道(半導體層33)之界面能階密度。又，能夠提高半導體層33之S值與載子之移動率。藉此，能夠提高記憶胞電晶體MC之單元特性。進而，使用MIC法之半導體層33與不使用MIC之情況相比能夠使結晶粒徑變大。即，能夠形成結晶粒界相對較少之半導體層33。
進而，根據本實施方式之第3例之構成，能夠使半導體層33為單晶。藉此，能夠提高半導體層33之載子之移動率。
3.第3實施方式
接下來，對第3實施方式進行說明。於第3實施方式中，對將第1及第2實施方式中所說明之半導體層31替換為絕緣層之情況進行說明。以下，以與第1及第2實施方式不同之方面為中心進行說明。
3.1記憶胞陣列之平面構成
首先，使用圖38對記憶胞陣列11之平面構成之一例進行說明。圖38係記憶胞陣列11中之有效區區域AA及字元線柱WLP之平面圖。
如圖38所示，於X方向上延伸之複數個有效區區域AA沿著Y方向配置。有效區區域AA例如包含絕緣層71、2個半導體層33、及2個絕緣層34。
於有效區區域AA之中心部，設置有沿著X方向延伸之絕緣層71。絕緣層71例如使用SiN。
2個半導體層33沿著X方向延伸，且與絕緣層71之朝向Y方向之2個側面S3及S4分別相接。
其他構成與第1實施方式之圖4相同。
3.2記憶胞陣列之剖面構成
接下來，對記憶胞陣列11之剖面構成之一例進行說明。圖39表示了沿著圖38中之A1-A2線之剖視圖。
如圖39所示，於絕緣層52上，以於各層間介置絕緣層53之方式例如積層著有效區區域AA。即，於絕緣層52上，例如，5層有效區區域AA與5層絕緣層53交替地設置。再者，有效區區域AA之積層數量為任意。
於絕緣層71與絕緣層42之間，自絕緣層71朝向絕緣層42依次設置有半導體層33、絕緣層45、電荷儲存層44、及絕緣層43。即，本實施方式之記憶胞陣列11係將第1實施方式之圖5中所說明之半導體層31及絕緣層32替換為絕緣層71之構成。
其他構成與第1實施方式之圖5相同。
3.3記憶胞陣列之製造方法
接下來，使用圖40～圖42對記憶胞陣列11之製造方法進行說明。圖40～圖43分別表示記憶胞陣列11之製造步驟中之最上層之有效區區域AA之上表面與沿著A1-A2線之剖面。
如圖40所示，首先，於半導體基板50上形成有絕緣層51及52。於該狀態下，於絕緣層52上，例如，5層絕緣層71及5層絕緣層53交替地積層。而且，於最上層之絕緣層53上，形成絕緣層54。
如圖41所示，利用乾式蝕刻形成記憶體溝槽MT，上述記憶體溝槽MT貫通絕緣層54、5層絕緣層53、及5層絕緣層71，且底面到達至絕緣層52之。
如圖42所示，例如，利用濕式蝕刻，自記憶體溝槽MT之側面加工絕緣層71，形成凹槽區域RS1。
以後之步驟與第1實施方式之圖10～圖19相同。
3.4本實施方式之效果
根據本實施方式之構成，能夠與第1實施方式同樣地形成薄膜之半導體層33。因此，根據本實施方式之構成，可獲得與第1實施方式相同之效果。
再者，亦可將第3實施方式與第2實施方式之第1至第3例組合。即，半導體層33亦可為金屬二硫化物、使用MIC法形成之半導體(包含金屬原子之半導體、或具有(100)配向之半導體)、及單晶半導體之任一種。
4.第4實施方式
接下來，對第4實施方式進行說明。於第4實施方式中，對於第3實施方式中所說明之有效區區域AA之構成中於絕緣層71與半導體層33之間設置與絕緣層71不同之絕緣層72之情況進行說明。以下，以與第1至第3實施方式不同之方面為中心進行說明。
4.1記憶胞陣列之平面構成
首先，使用圖43對記憶胞陣列11之平面構成之一例進行說明。圖43係記憶胞陣列11中之有效區區域AA及字元線柱WLP之平面圖。
如圖43所示，於X方向上延伸之複數個有效區區域AA沿著Y方向配置。有效區區域AA例如包含絕緣層71、2個絕緣層72、2個半導體層33、及2個絕緣層34。
絕緣層72設置於絕緣層71與半導體層33之間。2個絕緣層72沿著X方向延伸，且與絕緣層71之朝向Y方向之2個側面S1及S2分別相接。絕緣層72例如使用SiON。再者，絕緣層72既可為SiO2 ，亦可為SiON/SiO2 積層結構。
其他構成與第3實施方式之圖38相同。
4.2記憶胞陣列之剖面構成
接下來，對記憶胞陣列11之剖面構成之一例進行說明。圖44表示了沿著圖43中之A1-A2線之剖視圖。
如圖44所示，於絕緣層52上，以於各層間介置絕緣層53之方式例如積層著有效區區域AA。即，於絕緣層52上，例如，5層有效區區域AA與5層絕緣層53交替地設置。再者，有效區區域AA之積層數量為任意。
於絕緣層71與絕緣層42之間，自絕緣層71朝向絕緣層42依次設置有絕緣層72、半導體層33、絕緣層45、電荷儲存層44、及絕緣層43。即，本實施方式之記憶胞陣列11係於第3實施方式之圖39中所說明之絕緣層71與半導體層33之間設置絕緣層72之構成。
其他構成與第3實施方式之圖39相同。
4.3記憶胞陣列之製造方法
接下來，使用圖45對記憶胞陣列11之製造方法進行說明。圖45分別表示記憶胞陣列11之製造步驟中之最上層之有效區區域AA之上表面與沿著A1-A2線之剖面。
加工絕緣層71而形成凹槽區域RS1為止之步驟與第3實施方式之圖40～圖42相同。
如圖45所示，例如，利用氧化處理，於絕緣層71之側面形成絕緣層72。例如，於絕緣層71為SiN之情形時，藉由氧化處理之條件形成SiON、SiO2 、或SiO2 與SiON之積層結構作為絕緣層72。
以後之步驟與第1實施方式之圖10～圖19相同。
4.4本實施方式之效果
根據本實施方式之構成，能夠提高半導體記憶裝置之可靠性。以下，對本效果進行詳細敍述。
例如，存在如下情況：於有效區區域AA中，不設置絕緣層72，而絕緣層71(例如SiN)與半導體層33相接。SiN由於界面能階相對較多，故而即俘獲相對較多。因此，例如，存在如下情況：於記憶胞電晶體MC之抹除動作時，即於自電荷儲存層44抽出電荷時，電荷被SiN俘獲。於是，存在記憶胞電晶體MC之閾值電壓變動，而成為閾值電壓不均之原因之一之情況。
相對於此，根據本實施方式之構成，於絕緣層71與半導體層33之間，即，於通道之與和俘獲絕緣膜相接之面對向之面(以下，亦表述為「通道之背面側」)，能夠形成俘獲較絕緣層71少之絕緣層72(例如，SiON、SiO2 、或SiON與SiO2 之積層結構)。藉此，能夠抑制於抹除動作時因向通道之背面側之寫入(電荷俘獲)所致之閾值電壓偏移。因此，能夠抑制記憶胞電晶體MC之閾值電壓之不均。因此，能夠提高半導體記憶裝置之可靠性。
再者，亦可將第4實施方式與第2實施方式之第1至第3例組合。即，半導體層33亦可為金屬二硫化物、使用MIC法形成之半導體(包含金屬原子之半導體、或具有(100)配向之半導體)、及單晶半導體之任一種。
5.變化例等
根據上述實施方式，半導體記憶裝置包含：第1半導體層(31)，其沿著與基板(50)平行之第1方向(X方向)延伸；第1絕緣層(32)，其沿著第1方向延伸，且與第1半導體層之朝向與第1方向交叉之第2方向(Y方向)之第1主面(S1)相接；第2絕緣層(32)，其沿著第1方向延伸，且與第1半導體層之朝向第2方向之第2主面(S2)相接；第2半導體層(33)，其沿著第1方向延伸，且與第1絕緣層之朝向第2方向之第3主面(S3)相接；第3半導體層(33)，其沿著第1方向延伸，且與第2絕緣層之朝向第2方向之第4主面(S4)相接；第1導電體(41)，其沿著與第1及第2方向交叉之第3方向延伸；第3絕緣層(42)，其與第1導電體之第5主面相接；第4絕緣層(43)，其設置於第2半導體層與第3絕緣層之間；第1電荷儲存層(44)，其設置於第2半導體層與第4絕緣層之間；以及第5絕緣層(45)，其設置於第2半導體層與第1電荷儲存層之間，且與第2半導體層及第1電荷儲存層相接。第2半導體層之一部分、第1導電體之一部分、第3絕緣層之一部分、第4絕緣層、第1電荷儲存層、及第5絕緣層作為第1記憶胞(MC)發揮功能。
藉由應用上述實施方式，能夠提供提高了可靠性之半導體記憶裝置。
再者，實施方式並不限定於上述說明之形態，能夠進行各種變化。
例如，上述實施方式只要可能便能夠進行組合。
又，上述實施方式中所謂之「連接」，亦包含於之間介置例如電晶體或電阻等其他某些元件而間接地連接之狀態。
已對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種形態實施，能於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及與其均等之範圍中。 [相關申請]
本申請享有以日本專利申請2020-48786號(申請日：2020年3月19日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
1:半導體記憶裝置 10:記憶體芯部 11:記憶胞陣列 12:列解碼器 13:感測放大器 20:周邊電路部 21:定序儀 22:電壓產生電路 31:半導體層 32:絕緣層 33:半導體層 34:絕緣層 35:絕緣層 41:導電體 42:絕緣層 43:絕緣層 44:電荷儲存層 45:絕緣層 50:半導體基板 51:絕緣層 52:絕緣層 53:絕緣層 54:絕緣層 55:絕緣層 56:導電體層 60:非晶質金屬硫化物 65:非晶質半導體層 66:金屬原子 67:吸附層 71:絕緣層 72:絕緣層 AA:有效區區域 BL:位元線 BLK(BLK0～BLK3):區塊 CBL:接觸插塞 CSGD:接觸插塞 CSGS:接觸插塞 CSL:接觸插塞 GB:結晶晶界 MC:記憶胞電晶體 MCa0～MCa3:記憶胞電晶體 MCb0～MCb3:記憶胞電晶體 MG:記憶體組 MT:記憶體溝槽 MU:記憶體單元 RB:區域 RS1:凹槽區域 RS2:凹槽區域 RS3:凹槽區域 S1:側面 S2:側面 S3:側面 S4:側面 S5:側面 S6:側面 S7:側面 S8:側面 SGD:選擇閘極線 SGDL:局部選擇閘極線 SGDL0:局部選擇閘極線 SGDLk:局部選擇閘極線 SGS:選擇閘極線 SGSL:局部選擇閘極線 SGSL0:局部選擇閘極線 SGSLk:局部選擇閘極線 SL:源極線 ST1:選擇電晶體 ST2:選擇電晶體 WL:字元線 WLa0:字元線 WLa1:字元線 WLa2:字元線 WLa3:字元線 WLb0:字元線 WLb1:字元線 WLb2:字元線 WLb3:字元線 WLP:字元線柱 WL:字元線 WH:孔
圖1係第1實施方式之半導體記憶裝置之方塊圖。 圖2係第1實施方式之半導體記憶裝置所具備之記憶胞陣列之立體圖。 圖3係第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖4係第1實施方式之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖5係第1實施方式之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖6～19係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之製造步驟之圖。 圖20及21係表示第2實施方式之第1例之半導體記憶裝置所具備之記憶胞陣列之製造步驟之圖。 圖22係第2實施方式之第2例之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖23～28係表示第2實施方式之第2例之半導體記憶裝置所具備之記憶胞陣列之製造步驟之圖。 圖29(a)及(b)係說明第2實施方式之第2例之半導體記憶裝置中之半導體層33之結晶粒徑之圖。 圖30係第2實施方式之第3例之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖31～37係表示第2實施方式之第3例之半導體記憶裝置所具備之記憶胞陣列之製造步驟之圖。 圖38係第3實施方式之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖39係第3實施方式之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖40～42係表示第3實施方式之半導體記憶裝置所具備之記憶胞陣列之製造步驟之圖。 圖43係第4實施方式之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖44係第4實施方式之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖45係表示第4實施方式之半導體記憶裝置所具備之記憶胞陣列之製造步驟之圖。
31:半導體層
32:絕緣層
33:半導體層
34:絕緣層
35:絕緣層
41:導電體
42:絕緣層
43:絕緣層
44:電荷儲存層
45:絕緣層
AA:有效區區域
MC:記憶胞電晶體
MT:記憶體溝槽
S1:側面
S2:側面
S3:側面
S4:側面
S5:側面
S6:側面
S7:側面
S8:側面
WLP:字元線柱

Claims (20)

  1. 一種半導體記憶裝置，其具備： 第1半導體層，其沿著與基板平行之第1方向延伸； 第1絕緣層，其沿著上述第1方向延伸，且與上述第1半導體層之朝向與上述第1方向交叉之第2方向之第1主面相接； 第2絕緣層，其沿著上述第1方向延伸，且與上述第1半導體層之朝向上述第2方向之第2主面相接； 第2半導體層，其沿著上述第1方向延伸，且與上述第1絕緣層之朝向上述第2方向之第3主面相接； 第3半導體層，其沿著上述第1方向延伸，且與上述第2絕緣層之朝向上述第2方向之第4主面相接； 第1導電體，其沿著與上述第1及第2方向交叉之第3方向延伸； 第3絕緣層，其與上述第1導電體之第5主面相接； 第4絕緣層，其設置於上述第2半導體層與上述第3絕緣層之間； 第1電荷儲存層，其設置於上述第2半導體層與上述第4絕緣層之間；以及 第5絕緣層，其設置於上述第2半導體層與上述第1電荷儲存層之間，且與上述第2半導體層及上述第1電荷儲存層相接； 上述第2半導體層之一部分、上述第1導電體之一部分、上述第3絕緣層之一部分、上述第4絕緣層、上述第1電荷儲存層、及上述第5絕緣層作為第1記憶胞發揮功能。
  2. 如請求項1之半導體記憶裝置，其進而具備： 第2導電體，其沿著上述第3方向延伸； 第6絕緣層，其與上述第2導電體之第6主面相接； 第7絕緣層，其設置於上述第3半導體層與上述第6絕緣層之間； 第2電荷儲存層，其設置於上述第3半導體層與上述第7絕緣層之間；以及 第8絕緣層，其設置於上述第3半導體層與上述第2電荷儲存層之間，且與上述第3半導體層及上述第2電荷儲存層相接； 上述第3半導體層之一部分、上述第2導電體之一部分、上述第6絕緣層之一部分、上述第7絕緣層、上述第2電荷儲存層、及上述第8絕緣層作為第2記憶胞發揮功能。
  3. 如請求項1之半導體記憶裝置，其中上述第2半導體層為金屬硫化物。
  4. 如請求項3之半導體記憶裝置，其中上述金屬硫化物包含W、Mo、Hf、Zr之至少一種。
  5. 如請求項3之半導體記憶裝置，其中上述金屬硫化物為層狀結晶。
  6. 如請求項1之半導體記憶裝置，其中上述第2半導體層於上述第2半導體層之與上述第1導電體相向之區域中，具有2個以下之晶粒。
  7. 如請求項1之半導體記憶裝置，其中上述第2半導體層具有(100)配向性。
  8. 如請求項1之半導體記憶裝置，其中上述第2半導體層為單晶矽。
  9. 如請求項1之半導體記憶裝置，其進而具備： 第3導電體，其沿著上述第3方向延伸； 第9絕緣層，其與上述第3導電體之第7主面相接； 第10絕緣層，其設置於上述第2半導體層與上述第9絕緣層之間； 第3電荷儲存層，其設置於上述第2半導體層與上述第10絕緣層之間；以及 第11絕緣層，其設置於上述第2半導體層與上述第3電荷儲存層之間，且與上述第2半導體層及上述第3電荷儲存層相接； 上述第2半導體層之一部分、上述第3導電體之一部分、上述第9絕緣層之一部分、上述第10絕緣層、上述第3電荷儲存層、及上述第11絕緣層作為第3記憶胞發揮功能， 上述第1記憶胞與上述3記憶胞排列設置於上述第1方向。
  10. 如請求項1之半導體記憶裝置，其進而具備： 第4半導體層，其設置於上述第1半導體層之上方，且沿著上述第1方向延伸； 第12絕緣層，其設置於上述第1絕緣層之上方，且沿著上述第1方向延伸，與上述第4半導體層之朝向上述第2方向之第8主面相接； 第13絕緣層，其設置於上述第2絕緣層之上方，且沿著上述第1方向延伸，與上述第4半導體層之朝向上述第2方向之第9主面相接； 第5半導體層，其設置於上述第2半導體層之上方，且沿著上述第1方向延伸，與上述第12絕緣層之朝向上述第2方向之第10主面相接； 第6半導體層，其設置於上述第3半導體層之上方，且沿著上述第1方向延伸，與上述第13絕緣層之朝向上述第2方向之第11主面相接； 第14絕緣層，其於上述第4絕緣層之上方，設置於上述第5半導體層與上述第3絕緣層之間； 第4電荷儲存層，其於上述第1電荷儲存層之上方，設置於上述第5半導體層與上述第14絕緣層之間；以及 第15絕緣層，其於上述第5絕緣層之上方，設置於上述第5半導體層與上述第4電荷儲存層之間，且與上述第5半導體層及上述第4電荷儲存層相接； 上述第5半導體層之一部分、上述第1導電體之一部分、上述第3絕緣層之一部分、上述第14絕緣層、上述第4電荷儲存層、及上述第15絕緣層作為第4記憶胞發揮功能。
  11. 如請求項1之半導體記憶裝置，其進而具備第12絕緣層，上述第12絕緣層設置於上述第1～第3半導體層、上述第1、第2、第4、第5絕緣層、以及第1電荷儲存層之上，且沿著上述第1方向延伸。
  12. 如請求項1之半導體記憶裝置，其中上述第1電荷儲存層之上述第1方向之長度，較上述第1導電體之上述第1方向之長度長。
  13. 一種半導體記憶裝置，其具備： 第1絕緣層，其沿著與基板平行之第1方向延伸； 第2絕緣層，其沿著上述第1方向延伸，且與上述第1絕緣層之朝向與上述第1方向交叉之第2方向之第1主面相接； 第3絕緣層，其沿著上述第1方向延伸，且與上述第1絕緣層之朝向上述第2方向之第2主面相接； 第1半導體層，其沿著上述第1方向延伸，且與上述第2絕緣層之朝向上述第2方向之第3主面相接； 第2半導體層，其沿著上述第1方向延伸，且與上述第3絕緣層之朝向上述第2方向之第4主面相接； 第1導電體，其沿著與上述第1及第2方向交叉之第3方向延伸； 第4絕緣層，其與上述第1導電體之第5主面相接； 第5絕緣層，其設置於上述第1半導體層與上述第4絕緣層之間； 第1電荷儲存層，其設置於上述第1半導體層與上述第5絕緣層之間； 第6絕緣層，其設置於上述第1半導體層與上述第1電荷儲存層之間，且與上述第1半導體層及上述第1電荷儲存層相接； 上述第1半導體層之一部分、上述第1導電體之一部分、上述第4絕緣層之一部分、上述第5絕緣層、上述第1電荷儲存層、及上述第6絕緣層作為第1記憶胞發揮功能。
  14. 如請求項13之半導體記憶裝置，其進而具備： 第2導電體，其沿著上述第3方向延伸； 第7絕緣層，其與上述第2導電體之第6主面相接； 第8絕緣層，其設置於上述第2半導體層與上述第7絕緣層之間； 第2電荷儲存層，其設置於上述第2半導體層與上述第8絕緣層之間；以及 第9絕緣層，其設置於上述第2半導體層與上述第2電荷儲存層之間，且與上述第2半導體層及上述第2電荷儲存層相接； 上述第2半導體層之一部分、上述第2導電體之一部分、上述第7絕緣層之一部分、上述第8絕緣層、上述第2電荷儲存層、及上述第9絕緣層作為第2記憶胞發揮功能。
  15. 如請求項13之半導體記憶裝置，其中上述第1絕緣層包含氮化矽。
  16. 如請求項15之半導體記憶裝置，其中上述第2絕緣層包含氮氧化矽或氧化矽之至少一種。
  17. 如請求項13之半導體記憶裝置，其進而具備： 第3導電體，其沿著上述第3方向延伸； 第10絕緣層，其與上述第3導電體之第7主面相接； 第11絕緣層，其設置於上述第1半導體層與上述第10絕緣層之間； 第3電荷儲存層，其設置於上述第1半導體層與上述第11絕緣層之間；以及 第12絕緣層，其設置於上述第1半導體層與上述第3電荷儲存層之間，且與上述第1半導體層及上述第3電荷儲存層相接； 上述第1半導體層之一部分、上述第3導電體之一部分、上述第10絕緣層之一部分、上述第11絕緣層、上述第3電荷儲存層、及上述第12絕緣層作為第3記憶胞發揮功能， 上述第1記憶胞與上述3記憶胞排列設置於上述第1方向。
  18. 如請求項13之半導體記憶裝置，其進而具備： 第13絕緣層，其設置於上述第1絕緣層之上方，且沿著上述第1方向延伸； 第14絕緣層，其設置於第2絕緣層之上方，且沿著上述第1方向延伸，與上述第13絕緣層之朝向上述第2方向之第8主面相接； 第15絕緣層，其設置於上述第3絕緣層之上方，且沿著上述第1方向延伸，與上述第13絕緣層之朝向上述第2方向之第9主面相接； 第3半導體層，其設置於上述第1半導體層之上方，且沿著上述第1方向延伸，與上述第14絕緣層之朝向上述第2方向之第10主面相接； 第4半導體層，其設置於上述第2半導體層之上方，且沿著上述第1方向延伸，與上述第15絕緣層之朝向上述第2方向之第11主面相接； 第14絕緣層，其於上述第5絕緣層之上方，設置於上述第3半導體層與上述第4絕緣層之間； 第4電荷儲存層，於上述第1電荷儲存層之上方，設置於上述第3半導體層與上述第14絕緣層之間；以及 第15絕緣層，其於上述第6絕緣層之上方，設置於上述第3半導體層與上述第4電荷儲存層之間，且與上述第3半導體層及上述第4電荷儲存層相接； 上述第3半導體層之一部分、上述第1導電體之一部分、上述第4絕緣層之一部分、上述第14絕緣層、上述第4電荷儲存層、及上述第15絕緣層作為第4記憶胞發揮功能。
  19. 如請求項13之半導體記憶裝置，其中上述第1電荷儲存層之上述第1方向之長度，較上述第1導電體之上述第1方向之長度長。
  20. 一種半導體記憶裝置，其具備： 第1絕緣層，其沿著與基板平行之第1方向延伸； 第1半導體層，其沿著上述第1方向延伸，且與上述第1絕緣層之朝向與上述第1方向交叉之第2方向之第1主面相接； 第2半導體層，其沿著上述第1方向延伸，且與上述第1絕緣層之朝向上述第2方向之第2主面相接； 第1導電體，其沿著與上述基板垂直且與上述第1及第2方向交叉之第3方向延伸； 第2絕緣層，其與上述第1導電體之第3主面相接； 第3絕緣層，其設置於上述第1半導體層與上述第2絕緣層之間； 第1電荷儲存層，其設置於上述第1半導體層與上述第3絕緣層之間；以及 第4絕緣層，其設置於上述第1半導體層與上述第1電荷儲存層之間，且與上述第1半導體層及上述第1電荷儲存層相接； 上述第1半導體層之一部分、上述第1導電體之一部分、上述第2絕緣層之一部分、上述第3絕緣層、上述第1電荷儲存層、及上述第4絕緣層作為第1記憶胞發揮功能。
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