TWI670832B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種可獲得選擇電晶體之穩定之特性的半導體裝置及其製造方法。實施形態之半導體裝置具備基底層、積層體、半導體主體、及電荷儲存部。上述積層體設置於上述基底層上。上述積層體具有：複數個電極層，其等介隔空隙而積層；複數個選擇閘極層，其等沿上述複數個電極層之積層方向積層；及絕緣層，其設置於在上述積層方向上相鄰之選擇閘極層之間。上述半導體主體於上述積層體內沿上述積層方向延伸。上述電荷儲存部設置於上述半導體主體與上述電極層之間。

Description

半導體裝置及其製造方法
實施形態係關於一種半導體裝置及其製造方法。
於三維記憶體元件中，提出有將於積層方向上相鄰之電極層之間設為空隙而成之構造。
實施形態提供一種可獲得選擇電晶體之穩定之特性的半導體裝置及其製造方法。實施形態之半導體裝置具備基底層、積層體、半導體主體、及電荷儲存部。上述積層體設置於上述基底層上。上述積層體具有：複數個電極層，其等介隔空隙而積層；複數個選擇閘極層，其等沿上述複數個電極層之積層方向積層；及絕緣層，其設置於在上述積層方向上相鄰之選擇閘極層之間。上述半導體主體於上述積層體內沿上述積層方向延伸。上述電荷儲存部設置於上述半導體主體與上述電極層之間。
以下，參照圖式，對實施形態進行說明。再者，於各圖式中，對相同之要素標註相同之符號。於實施形態中，作為半導體裝置，例如，對具有三維構造之記憶胞陣列之半導體記憶裝置進行說明。圖1係實施形態之記憶胞陣列之模式立體圖。圖2係實施形態之記憶胞陣列之模式剖視圖。於圖1中，將相對於基板10之主面平行之方向且相互正交之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向(積層方向)。圖2之Y方向及Z方向分別與圖1之Y方向及Z方向對應。記憶胞陣列具有源極層SL、設置於源極層SL上之積層體100、複數個柱狀部CL、複數個分離部60、及設置於積層體100之上方之複數條位元線BL。柱狀部CL係形成為於積層體100內沿其積層方向(Z方向)延伸之大致圓柱狀。複數個柱狀部CL例如進行鋸齒排列。或者，複數個柱狀部CL亦可沿著X方向及Y方向進行正方格子排列。分離部60將積層體100於Y方向上分離為複數個區塊(或者爪部)。複數條位元線BL係沿Y方向延伸之例如金屬膜。複數條位元線BL於X方向上互相分離。柱狀部CL之下述半導體主體20之上端部經由圖1所示之接點Cb及接點V1而連接於位元線BL。源極層SL係介隔絕緣層11而設置於基板10上。基板10例如為矽基板。又，亦可於絕緣層11中設置有配線或電路。源極層SL例如具有摻雜有雜質之半導體層(半導體區域)、及設置於該半導體層與絕緣層11之間之包含金屬之層。如圖2所示，半導體主體20之下端部與作為基底層之源極層SL之半導體層相接。或者，亦可不於積層體100與基板10之間設置源極層SL，而半導體主體20之下端部與作為基底層之基板10相接。於源極層SL上設置有積層體100。積層體100具有沿相對於基板10之主面垂直之方向(Z方向)積層之複數個導電層70。於最上層之導電層70上設置有絕緣層42。各導電層70係相同材料之具有大致相同厚度之層。導電層70例如係包含摻雜有雜質之多晶矽或者金屬為主成分之層。複數個導電層70中，至少最上層之導電層70係汲極側選擇電晶體STD(圖1)之汲極側選擇閘極(上側選擇閘極層)SGD，至少最下層之導電層70係源極側選擇電晶體STS(圖1)之源極側選擇閘極(下側選擇閘極層)SGS。例如，包含最上層之導電層70之上層側之3層導電層70為汲極側選擇閘極SGD。源極側選擇閘極SGS亦設置有複數個。汲極側選擇閘極SGD與源極側選擇閘極SGS之間之複數個導電層70係作為記憶胞MC(圖1)之控制閘極而發揮功能之電極層(字元線)WL。複數個電極層WL中之最上層之電極層WL與複數個汲極側選擇閘極SGD中之最下層之汲極側選擇閘極SGD之間的至少1層導電層70可設為虛設電極層DWL。虛設電極層DWL不作為記憶胞MC之控制閘極使用。複數個電極層WL中之最下層之電極層WL與複數個源極側選擇閘極SGS中之最上層之源極側選擇閘極SGD之間的至少1層導電層70亦能夠設為虛設電極層DWL。電極層WL及虛設電極層DWL未設置於複數個汲極側選擇閘極SGD之間、及複數個源極側選擇閘極SGS之間。於在積層方向(Z方向)上相鄰之電極層WL彼此之間設置有空隙(氣隙)45。複數個電極層WL介隔空隙45於Z方向上積層。空隙45亦設置於最上層之電極層WL與虛設電極層DWL之間。於在積層方向上相鄰之汲極側選擇閘極SGD彼此之間設置有絕緣層72。於汲極側選擇閘極SGD彼此之間不形成孔隙或縫，而設置有絕緣層72。絕緣層72例如係含有硼或者磷之氧化矽層、或者氧化矽膜。或者，絕緣層72係氮化矽層。亦存在絕緣層72設置於最下層之汲極側選擇閘極SGD與虛設電極層DWL之間之情形。又，亦存在絕緣層72設置於複數個虛設電極層DWL彼此之間之情形。絕緣層72不設置於電極層WL彼此之間。於圖2所示之例中，於在積層方向上相鄰之源極側選擇閘極SGS彼此之間亦設置有空隙45。於最下層之電極層WL(或者虛設電極層DWL)與最上層之源極側選擇閘極SGS之間亦設置有空隙45。在源極層SL與最下層之源極側選擇閘極SGS之間亦設置有空隙45。圖3(a)係圖2中之A部之放大圖，圖3(b)係圖2中之B部之放大圖。圖3(a)表示汲極側選擇電晶體STD之剖面，圖3(b)表示記憶胞MC之剖面。再者，源極側選擇電晶體STS係與圖3(b)相同之剖面構造。柱狀部CL具有記憶膜30、半導體主體20、及絕緣性之芯膜50。記憶膜30係具有隧道絕緣膜31、電荷儲存膜(電荷儲存部)32、及阻擋絕緣膜33之絕緣膜之積層膜。半導體主體20係形成為於積層體100內沿Z方向連續地延伸之管狀。芯膜50係設置於該管狀之半導體主體20之內側。半導體主體20之上端部係經由圖1所示之接點Cb及接點V1而連接於位元線BL。如圖2所示，半導體主體20之下端部與源極層SL相接。記憶膜30係設置於積層體100與半導體主體20之間，且自外周側包圍半導體主體20。如圖3(a)及(b)所示，隧道絕緣膜31係設置於半導體主體20與電荷儲存膜32之間，且與半導體主體20相接。電荷儲存膜32係設置於隧道絕緣膜31與阻擋絕緣膜33之間。阻擋絕緣膜33係設置於電荷儲存膜32與導電層70(電極層WL、虛設電極層DWL、選擇閘極SGD、SGS)之間。如圖3(b)所示，半導體主體20、記憶膜30、及電極層WL構成記憶胞MC。記憶胞MC具有電極層WL介隔記憶膜30包圍半導體主體20之周圍而成之垂直型電晶體構造。於該垂直型電晶體構造之記憶胞MC中，半導體主體20例如為矽之通道主體，電極層WL作為控制閘極而發揮功能。電荷儲存膜32係作為儲存自半導體主體20注入之電荷之資料記憶層而發揮功能。實施形態之半導體記憶裝置係能夠電性地自由地進行資料之抹除、寫入且即便切斷電源亦能夠保存記憶內容之非揮發性半導體記憶裝置。記憶胞MC例如係電荷捕獲型之記憶胞。電荷儲存膜32係於絕緣性之膜中具有多個捕獲電荷之捕獲點者，例如，包含氮化矽膜。或者，電荷儲存膜32亦可為由絕緣體包圍周圍且具有導電性之浮動閘極。隧道絕緣膜31係於自半導體主體20將電荷注入至電荷儲存膜32時，或者於將儲存於電荷儲存膜32之電荷釋放至半導體主體20時成為電位障壁。隧道絕緣膜31例如包含氧化矽膜。阻擋絕緣膜33防止儲存於電荷儲存膜32之電荷向電極層WL釋放。又，阻擋絕緣膜33防止電荷自電極層WL向柱狀部CL反向穿隧(back tunneling)。阻擋絕緣膜33例如包含氧化矽膜。或者，阻擋絕緣膜33亦可為氧化矽膜與金屬氧化膜(例如氧化鋁膜)之積層膜。於該情形時，氧化矽膜可設置於電荷儲存膜32與金屬氧化膜之間，金屬氧化膜可設置於氧化矽膜與電極層WL之間。如圖3(a)所示，半導體主體20、記憶膜30、及汲極側選擇閘極SGD構成汲極側選擇電晶體STD。汲極側選擇電晶體STD具有汲極側選擇閘極SGD介隔記憶膜30包圍半導體主體20之周圍而成之垂直型電晶體構造。汲極側選擇閘極SGD與半導體主體20之間之記憶膜30係作為汲極側選擇電晶體STD之閘極絕緣膜而發揮功能。源極側選擇電晶體STS亦與汲極側選擇電晶體STD同樣地構成。即，源極側選擇電晶體STS具有源極側選擇閘極SGS介隔記憶膜30包圍半導體主體20之周圍而成之垂直型電晶體構造。源極側選擇閘極SGS與半導體主體20之間之記憶膜30係作為源極側選擇電晶體STS之閘極絕緣膜而發揮功能。如圖1所示，於積層體100之上層部設置有汲極側選擇電晶體STD，於積層體100之下層部設置有源極側選擇電晶體STS。設置有通過半導體主體20而串聯連接之複數個汲極側選擇電晶體STD。又，設置有通過半導體主體20而串聯連接之複數個源極側選擇電晶體STS。對複數個汲極側選擇電晶體STD之複數個汲極側選擇閘極SGD賦予相同之閘極電位，對複數個源極側選擇電晶體STS之複數個源極側選擇閘極SGS賦予相同之閘極電位。於汲極側選擇電晶體STD與源極側選擇電晶體STS之間，設置有複數個記憶胞MC。於汲極側選擇電晶體STD與記憶胞MC之間，設置有於控制閘極具有上述虛設電極層DWL之虛設胞。存在於源極側選擇電晶體STS與記憶胞MC之間亦設置有虛設胞之情形。虛設胞不承擔資料記憶之功能。複數個記憶胞MC、汲極側選擇電晶體STD、及源極側選擇電晶體STS通過柱狀部CL之半導體主體20而串聯連接，構成1個記憶體串。該記憶體串於相對於XY面平行之面方向上例如呈鋸齒配置，複數個記憶胞MC於X方向、Y方向及Z方向上三維地設置。其次，參照圖2，對分離部60進行說明。分離部60具有將積層體100於Y方向上分離為複數個區塊之狹縫ST。如下所述，於在積層體100上形成上覆層(絕緣層)43之後，例如利用RIE(reactive ion etching，反應式離子蝕刻)法形成狹縫ST。狹縫ST貫通上覆層43及積層體100，到達至源極層SL。狹縫ST之寬度較於積層方向上相鄰之導電層70間之距離更寬。於圖2所示之例中，不於狹縫ST內埋入膜材料，而於狹縫ST內確保沿Z方向延伸之空間。於該狹縫ST內之空間，連接有導電層70間之空隙45。即，空隙45中之狹縫ST側之端部未由膜堵住。未形成如將介隔空隙45而於積層方向上相鄰之導電層70之狹縫ST側之端部彼此連接的膜。於積層有複數個汲極側選擇閘極SGD及絕緣層72之部分之狹縫ST的側壁設置有側壁膜62。於狹縫ST中之於Y方向上對向之一對側壁之各者設置有側壁膜62，於該等一對側壁膜62之間形成有空間。於圖2所示之例中，複數個汲極側選擇閘極SGD之狹縫ST側之端部、及絕緣層72之狹縫ST側之端部由側壁膜62覆蓋。側壁膜62之下端位於汲極側選擇閘極SGD與電極層WL之間之形成有虛設電極層DWL之區域附近。側壁膜62之上端位於較積層體100之上表面更靠上方且較上覆層43之上表面更靠下方之高度。絕緣層72相對於側壁膜62具有蝕刻選擇性。雖參照圖35於下文進行敍述，但例如絕緣層72係利用熱CVD(chemical vapor deposition，化學氣相沈積)法而形成之氮化矽層(熱SiN層)，側壁膜62係利用LTO(low temperature oxide，低溫氧化物)法而形成之氧化矽膜(LTO膜)。或者，絕緣層72係BSG(boron silicate glass，硼矽玻璃)層或者PSG(phosphorus silicate glass，磷矽酸鹽玻璃)層，側壁膜62係LTO膜或者利用電漿CVD法而形成之氮化矽膜(電漿SiN膜)。或者，絕緣層72係SiO2 膜，側壁膜62係電漿SiN膜、SiC膜、或者SiCO膜。於上覆層43上設置有密封膜44。密封膜44之一部分亦進入至狹縫ST內，而將狹縫ST之上端堵住。於形成密封膜44時，側壁膜62成為密封膜44向狹縫ST內進入之障礙，從而密封膜44以於側壁膜62之上端附近被攔截之方式形成。因此，密封膜44於側壁膜62之上端附近堵住狹縫ST之上端。為了提高記憶胞MC之密度而要求電極層WL之積層數增大。另一方面，就使積層體100之加工容易之觀點而言，較理想為抑制積層體100整體之厚度增大。因此，伴隨著電極層WL之積層數之增大，亦要求於積層方向上相鄰之電極層WL之間隔之狹小化。此種電極層WL間之狹小化容易引起電極層WL間之絕緣破壞、或起因於電極層WL間之電容耦合之記憶胞MC間之干涉(閾值電壓之變動等)。根據實施形態，如圖2、圖3(b)所示，於在積層方向上相鄰之記憶胞MC之電極層WL之間，形成有空隙45。因此，能夠提高鄰接電極層WL間之耐壓。進而，能夠降低鄰接電極層WL間之電容，從而能夠抑制鄰接記憶胞MC間之干涉。於複數個汲極側選擇閘極SGD之間設置有絕緣層72而並非空隙。如下所述，於形成積層體100時自最下層起依序成膜之複數個絕緣層72中應為空隙45之層之絕緣層72係藉由通過狹縫ST之蝕刻而被去除，由側壁膜62保護之部分之絕緣層72殘留。藉由在積層體100中局部地殘留絕緣層72，能夠提高積層體100之強度。由於對複數個汲極側選擇閘極SGD施加相同之閘極電位，故而不對在積層方向上相鄰之汲極側選擇閘極SGD間施加高電場，亦不會產生如胞間干涉之問題。介隔空隙45而積層之複數個導電層70係以包圍複數個柱狀部CL之側面之方式與柱狀部CL之側面相接。複數個導電層70係藉由與此種複數個柱狀部CL之物理性結合而被支撐，從而保持導電層70間之空隙45。絕緣層72並非絕緣膜進入至導電層70間之空隙而形成者，而係於形成積層體100時自下方起依序堆積而成膜之層。因此，與前者之情形相比，能夠使無孔隙或縫之特定膜厚之絕緣層72介置於汲極側選擇閘極SGD之間。該情況抑制汲極側選擇電晶體STD之閾值電壓之不均。密封膜44為絕緣膜，例如係利用電漿CVD法而形成之氧化矽膜。該密封膜44亦可進入至較側壁膜62更靠下方之狹縫ST內，而將空隙45之狹縫ST側之端部封閉。於該情形時，若於積層方向上相鄰之電極層WL間之間隔變窄，則沿著形成於空隙45之端部之絕緣膜表面之電極層WL間的沿面距離亦變短，有可能於電極層WL之狹縫ST側之端部使耐壓下降。如圖2所示之例般，於在空隙45之狹縫ST側之端部未形成膜、即於積層方向上相鄰之電極層WL彼此於狹縫ST側之端部未通過膜而連接之構造之情形時，能夠確保鄰接之電極層WL間之較高之耐壓。其次，參照圖4～圖13，對圖2所示之記憶胞陣列之製造方法進行說明。圖4～圖13之剖面與圖2之剖面對應。如圖4所示，於基板10上形成絕緣層11，且於絕緣層11上形成源極層SL。於源極層SL上形成積層體100。於源極層SL上，交替地積層絕緣層(第2層)72與導電層(第1層)70。反覆進行將絕緣層72與導電層70交替地積層之步驟，而於源極層SL上形成複數個絕緣層72與複數個導電層70。於最上層之導電層70上形成絕緣層42。如圖5所示，於積層體100形成複數個記憶孔MH。記憶孔MH係藉由使用未圖示之遮罩層之RIE法而形成。記憶孔MH貫通積層體100，到達至源極層SL。於記憶孔MH內，如圖6所示，形成柱狀部CL。於記憶孔MH內，依序形成記憶膜30、半導體主體20、及芯膜50。半導體主體20之下端部與源極層SL相接。於形成柱狀部CL之後，於積層體100上形成上覆層43。上覆層43覆蓋柱狀部CL之上端。然後，如圖7所示，於上覆層43及積層體100形成狹縫ST。狹縫ST係藉由使用未圖示之遮罩層之RIE法而形成。狹縫ST貫通上覆層43及積層體100，到達至源極層SL。於狹縫ST內，如圖8所示，埋入覆蓋膜(或者犧牲膜)61。覆蓋膜61亦形成於上覆層43上。藉由RIE法對該覆蓋膜61進行回蝕，如圖9所示般，使狹縫ST內之覆蓋膜61之上端後退。上覆層43上之覆蓋膜61被去除。以複數個汲極側選擇閘極SGD之間之絕緣層72中之狹縫ST側之端部於狹縫ST露出之方式，使覆蓋膜61之上端後退。於圖9中，表示覆蓋膜61之上端後退至較積層有複數個(例如3層)汲極側選擇閘極SGD之部分更靠下方之積層有虛設電極層DWL之區域為止之例。不使覆蓋膜61之上端後退至積層有記憶胞MC之電極層WL之區域。電極層WL間之絕緣層72之狹縫ST側之端部由覆蓋膜61覆蓋，以不露出於狹縫ST。其後，如圖10所示，於覆蓋膜61上之狹縫ST內，形成側壁膜62。側壁膜62係沿著上覆層43之上表面、狹縫ST之側壁、及覆蓋膜61之上表面而共形(conformal)地形成。於側壁膜62之內側殘留空間。藉由RIE法對側壁膜62進行回蝕，將形成於覆蓋膜61之上表面上之側壁膜62去除。如圖11所示，覆蓋膜61之上表面露出於其上之狹縫ST內空間。側壁膜62之上端後退至例如上覆層43之側方之高度為止。其後，對覆蓋膜61進行蝕刻而將其去除。如圖12所示，側壁膜62殘留。側壁膜62覆蓋複數個汲極側選擇閘極SGD之狹縫ST側之端部、汲極側選擇閘極SGD之間之絕緣層72之狹縫ST側之端部。又，於圖12所示之例中，側壁膜62亦覆蓋最下層之汲極側選擇閘極SGD與虛設電極層DWL之間之絕緣層72之狹縫ST側的端部、及該虛設電極層DWL之狹縫ST側之端部。然後，藉由通過狹縫ST之蝕刻，將狹縫ST側之端部未由側壁膜62覆蓋之絕緣層72去除。絕緣層72之蝕刻係自露出於狹縫ST之端部進行下去。藉由該絕緣層72之蝕刻，而如圖13所示般，於複數個電極層WL之間形成空隙45。空隙45亦形成於複數個源極側選擇閘極SGS之間、最下層之源極側選擇閘極SGS與源極層SL之間、最下層之電極層WL(或者虛設電極層DWL)與最上層之源極側選擇閘極SGS之間、最上層之電極層WL與虛設電極層DWL之間。藉由側壁膜62而與狹縫ST遮斷之上層側之絕緣層72不被蝕刻而殘留。複數個汲極側選擇閘極SGD之間之絕緣層72、及最下層之汲極側選擇閘極SGD與虛設電極層DWL之間之絕緣層72不被蝕刻而殘留。此後，如圖2所示，於上覆層43上形成密封膜44。密封膜44之一部分亦形成於狹縫ST之上端附近之側壁，以於側壁膜62之上端被攔截之方式，堵住狹縫ST之上端。若密封膜44將狹縫ST之上端堵住之位置靠近密封膜44之上表面側，則於後續步驟之例如CMP(chemical mechanical polishing，化學機械拋光)步驟時，易在密封膜44中之狹縫ST之上方之部分形成裂痕。該裂痕成為藥液、漿料等進入至狹縫ST內之路徑。為了不產生上述裂痕，密封膜44將狹縫ST之上端堵住之位置較理想設為上覆層43之上表面以下之高度。此處，作為比較例，考慮如下情形：不設置側壁膜62，將汲極側選擇閘極SGD之間之絕緣層72去除，而於汲極側選擇閘極SGD之間亦形成空隙45。於該比較例中，密封膜44之一部分自狹縫ST之上端沿著狹縫ST之側壁成長(堆積)，亦容易於上層側之空隙45、即汲極側選擇閘極SGD之間堆積。此時之形成於空隙45之膜(密封膜44之一部分)於內部殘留空間並沿著空隙45之壁面成長(堆積)，非常難以控制膜厚。此種汲極側選擇閘極SGD間之絕緣膜之膜厚不均可能會導致汲極側選擇電晶體STD之特性(閾值電壓等)之不均。相對於此，根據實施形態，如上所述，由於形成積層體100時所形成之特定膜厚之絕緣層72殘留於汲極側選擇閘極SGD之間，故而可獲得汲極側選擇電晶體STD之穩定之特性。為了由側壁膜62覆蓋汲極側選擇閘極SGD間之絕緣層72之端部，而使圖9所示之覆蓋膜61之上端之位置位於較汲極側選擇閘極SGD間之絕緣層72更靠下方。但是，若覆蓋膜61之上端後退至如使記憶胞MC之電極層WL間之絕緣層72露出於狹縫ST之高度，則電極層WL間之絕緣層72之端部亦由側壁膜62覆蓋，而於電極層WL之間殘留絕緣層72。根據實施形態，可利用設置於汲極側選擇閘極SGD與電極層WL之間之虛設電極層DWL之區域，吸收覆蓋膜61之回蝕量(覆蓋膜61之上端位置)之不均。由於虛設電極層DWL不作為記憶胞MC之控制閘極使用，故而如圖2所示之例般，即便於汲極側選擇閘極SGD與虛設電極層DWL之間殘留絕緣層72，亦不會產生記憶胞MC之耐壓下降或胞間干涉之問題。又，若設置複數個虛設電極層DWL，則能夠擴大圖9所示之步驟中之覆蓋膜61之回蝕量之不均的容許範圍。或者，亦可於最上層之電極層WL之上，不設置導電層70而介隔較厚之絕緣層72將汲極側選擇閘極SGD積層，於較厚之絕緣層72之位置吸收覆蓋膜61之回蝕量之不均。圖14表示除了圖2之構成以外進而於源極側選擇閘極SGS之間亦留有絕緣層72之構造例。形成側壁膜62之後，不將覆蓋膜61全部去除，而於狹縫ST之下部殘留覆蓋膜61。於圖14所示之例中，例如以覆蓋2層源極側選擇閘極SGS之間之絕緣層72之端部之方式，使覆蓋膜61之上端位於自下方起第2層之源極側選擇閘極SGS之側方附近之高度。又，最下層之源極側選擇閘極SGS與源極層SL之間之絕緣層72亦由覆蓋膜61保護，不被蝕刻而殘留。該情形亦由於吸收覆蓋膜61之回蝕量(上端位置)之不均，故而可於記憶胞MC之電極層WL與源極側選擇閘極SGS之間設置虛設電極層DWL或者較厚之絕緣層72。因亦在複數個源極側選擇閘極SGS之間殘留絕緣層72，能夠進一步提高積層體100之強度。由於對複數個源極側選擇閘極SGS施加相同之閘極電位，故不會對在積層方向上鄰接之源極側選擇閘極SGS間施加高電場，亦不會產生如胞間干涉之問題。於圖4～圖13所示之製程中，藉由將上覆層43、覆蓋膜61、側壁膜62、絕緣層72、及密封膜44之材料適當組合，可使該等要素間具有適當之蝕刻選擇比，而能夠實現上述製程。圖35係表示上覆層43、覆蓋膜61、側壁膜62、絕緣層72、及密封膜44之材料之組合例之圖(表)。於圖35中列方向表示上述各要素之組合例。聚矽氮烷之覆蓋膜61可藉由使用H3 PO4 之濕式法去除或者後退。SOC(spin on carbon，旋塗式碳)之覆蓋膜61可藉由灰化法而去除或者後退。非晶矽之覆蓋膜61可藉由使用TMY(三甲基-2羥乙基氫氧化銨)之濕式法去除或者後退。碳系膜之覆蓋膜61可藉由灰化法而去除或者後退。BSG或者PSG之覆蓋膜61可利用VPC(vapor phase cleaning，氣相清洗)法或者CDE(chemical dry etching，化學乾式蝕刻)法去除或者後退。利用熱CVD法而形成之SiN之絕緣層72可藉由使用H3 PO4 之濕式法或者CDE法去除。BSG或者PSG之絕緣層72可利用VPC法或者CDE法去除。SiO2 之絕緣層72可藉由使用DHF(稀氫氟酸)或者BHF(Buffered HF，緩衝HF)之濕式法或者CDE法去除。於絕緣層72及覆蓋膜61均為BSG或者PSG之情形時，於將絕緣層72去除時(形成空隙45時)，可將覆蓋膜61去除。圖15係表示實施形態之記憶胞陣列之另一例之模式剖視圖。於圖15所示之例中，於作為基底層之基板10上設置有積層體200。積層體200具有複數個導電層70。複數個導電層70具有複數個源極側選擇閘極SGS與複數個電極層WL。於圖15所示之例中，於最下層之電極層WL之下設置有3層源極側選擇閘極SGS。基板10於表面上具有大致圓柱狀之凸部10a。基板10係矽基板，凸部10a係矽之磊晶成長部。於凸部10a之上，設置有具有上述記憶膜30、半導體主體20、及芯膜50之柱狀部CL。柱狀部CL係於積層體200內沿其積層方向延伸，且半導體主體20之下端部與凸部10a相接。於凸部10a之周圍設置有最下層之源極側選擇閘極SGS。於最下層之源極側選擇閘極SGS與基板10之表面之間設置有絕緣層48。於最下層之源極側選擇閘極SGS與凸部10a之側面之間設置有絕緣膜51。於最下層之源極側選擇閘極SGS之上設置有絕緣層49。於絕緣層49上設置有絕緣層67。於絕緣層67上設置有自下方起第2層之源極側選擇閘極SGS。於自其下方起第2層之源極側選擇閘極SGS之上，介隔空隙45而設置有自下方起第3層之源極側選擇閘極SGS。自下方起第2層之源極側選擇閘極SGS位於較基板10之凸部10a之上表面更靠上方。於自下方起第3層之源極側選擇閘極SGS之上，介隔空隙45而設置有最下層之電極層WL。於該最下層之電極層WL上，介隔空隙45而積層有複數個電極層WL。於最上層之電極層WL上，介隔空隙45而設置有上覆膜63。於上覆膜63上設置有絕緣層46，於絕緣層46上設置有1層汲極側選擇閘極SGD作為上側選擇閘極層。於汲極側選擇閘極層SGD上，設置有絕緣層47。於積層體200中，較絕緣層67更靠上方之複數個導電層70之厚度大致相同。汲極側選擇閘極SGD之厚度厚於較絕緣層67更靠上方之導電層70之1層之厚度。汲極側選擇閘極SGD例如係摻雜有雜質之多晶矽層。半導體主體120於絕緣層47、汲極側選擇閘極SGD、絕緣層46、及上覆膜63內，沿其等之積層方向延伸。半導體主體120之下端與柱狀部CL之半導體主體20之上端相接。半導體主體120之上端經由未圖示之接點而連接於圖1所示之位元線BL。半導體主體120形成為管狀，於其內側設置有芯膜150。於半導體主體120與汲極側選擇閘極SGD之間設置有閘極絕緣膜130。半導體主體120、閘極絕緣膜130、及汲極側選擇閘極SGD構成汲極側選擇電晶體STD。汲極側選擇電晶體STD具有汲極側選擇閘極SGD介隔閘極絕緣膜130包圍半導體主體120之周圍而成之垂直型電晶體構造。積層體200係藉由分離部60而於Y方向上分離為複數個區塊。於分離部60之底部之基板10之表面上設置有覆蓋膜66。於該覆蓋膜66上設置有絕緣膜65及絕緣膜64。絕緣膜65及絕緣膜64係於分離部60中沿著積層體200之側面設置。又，絕緣膜65及絕緣膜64構成絕緣層67。絕緣膜64將空隙45之端部封閉。覆蓋膜66之上端位於較最下層之源極側選擇電晶體SGS之上表面更靠上方。於圖15所示之例中，覆蓋膜66之上端位於絕緣層49之側方附近。於較絕緣層67更靠上方之導電層70之端部與絕緣膜64之間設置有上覆膜63。於在積層方向上相鄰之上覆膜63之間亦形成有空隙45。於最下層之導電層70(源極側選擇閘極SGS)之端部與覆蓋膜66之間亦設置有上覆膜63。汲極側選擇閘極SGD係於至少分離部60之上方之位置藉由作為絕緣膜之分離部160而於Y方向上分離。於圖15所示之構造中，亦於在積層方向(Z方向)上相鄰之記憶胞MC之電極層WL之間，形成有空隙45。因此，能夠提高鄰接電極層WL間之耐壓。進而，能夠降低鄰接電極層WL間之電容，從而能夠抑制鄰接記憶胞MC間之干涉。介隔絕緣層67上之空隙45而積層之複數個導電層70係以包圍複數個柱狀部CL之側面的方式與柱狀部CL之側面相接。複數個導電層70係藉由與此種複數個柱狀部CL之物理性結合而被支撐，從而保持導電層70間之空隙45。其次，參照圖16～圖31(b)，對圖15所示之記憶胞陣列之製造方法進行說明。圖16～圖31(b)之剖面與圖15之剖面對應。如圖16所示，於基板10上形成積層體200。於基板10上，交替地積層第2層與第1層。於基板10之表面上形成絕緣層(第2層)48，於絕緣層48上形成犧牲層(第1層)71，且於犧牲層71上形成絕緣層(第2層)49。進而，反覆進行於絕緣層49上交替地形成犧牲層(第1層)71與絕緣層(第2層)72之步驟，而於絕緣層49上積層複數個犧牲層71與複數個絕緣層72。絕緣層48、絕緣層49、及絕緣層72例如係氧化矽層。犧牲層71例如係氮化矽層。如圖17所示，於積層體200形成記憶孔MH。記憶孔MH係藉由使用未圖示之遮罩層之RIE法而形成。記憶孔MH貫通積層體200，到達至基板10。於露出於記憶孔MH之底部之基板10上使矽磊晶成長，而如圖18所示般，於記憶孔MH之底部形成凸部10a作為基板10之一部分。凸部10a之上表面位於最下層之犧牲層71與自下方起第2層之犧牲層71之間的高度(與絕緣層49鄰接之高度)。其後，於凸部10a上之記憶孔MH內，如圖19所示，形成柱狀部CL。於記憶孔MH內，依序形成記憶膜30、半導體主體20、及芯膜50。半導體主體20之下端部與基板10之凸部10a相接。於形成柱狀部CL之後，如圖20所示，於積層體200形成狹縫ST。狹縫ST係藉由使用未圖示之遮罩層之RIE法而形成。狹縫ST貫通積層體200，到達至基板10之表面。然後，藉由通過狹縫ST之蝕刻，將犧牲層71去除。例如，藉由使用H3 PO4 之濕式法，將作為氮化矽層之犧牲層71去除。將犧牲層71去除，而如圖21所示般，於複數個絕緣層72之間形成空隙75。空隙75亦形成於絕緣層48與絕緣層49之間、及絕緣層49與其上之絕緣層72之間。於絕緣層48與絕緣層49之間之空隙75，基板10之凸部10a之側面露出。然後，通過狹縫ST使空隙75內為氧化性環境，而將凸部10a之側面氧化。如圖22所示，於凸部10a之側面形成氧化矽膜作為絕緣膜51。於該凸部10a之側面之氧化處理之後，於空隙75內，如圖22所示，形成導電層70。作為導電層70，例如，利用CVD法形成鎢層。將來源氣體通過狹縫ST而供給至空隙75。導電層70之材料膜亦形成於狹縫ST之側壁。形成於該狹縫ST之側壁之導電層70之材料膜係藉由使用供給至狹縫ST之氣體或者液體之蝕刻而去除。如圖23所示，使各層之導電層70互相分離。進而，導電層70之狹縫ST側之端面較絕緣層72之狹縫ST側之端面更後退，而於在積層方向上相鄰之絕緣層72之間形成空隙75。於絕緣層72與絕緣層49之間、及絕緣層49與絕緣層48之間亦形成空隙75。於該空隙75形成圖24所示之上覆膜63。上覆膜63例如係氮化矽膜。上覆膜63係沿著積層體200之上表面、狹縫ST之側壁及底部而共形地形成。上覆膜63覆蓋絕緣層72之狹縫ST側之端部。又，上覆膜63覆蓋絕緣層49之狹縫ST側之端部(側面)、及絕緣層48之狹縫ST側之端部。其次，對上覆膜63進行蝕刻，而如圖25所示般，使絕緣層72之端部露出於狹縫ST。使覆蓋導電層70之端部之上覆膜63殘留。既可於絕緣層49之側面如圖25所示般較薄地殘留上覆膜63，亦可使絕緣層49之側面露出於狹縫ST。將狹縫ST之底部上之上覆膜63去除。於露出於該狹縫ST之底部之基板10之表面上，如圖26所示，形成覆蓋膜66。作為覆蓋膜66，例如藉由自下而上成長法，而自狹縫ST之底部向上方成長氧化矽膜。覆蓋膜66至少成長至覆蓋基板10之表面與最下層之源極側選擇閘極SGS之間之絕緣層48之側方的高度為止。於圖26所示之例中，覆蓋膜66之上端位於最下層之絕緣層72與最下層之導電層70(源極側選擇閘極SGS)之間的高度。覆蓋膜66之上端位於絕緣層49之側方。覆蓋膜66不覆蓋露出於狹縫ST之絕緣層72之端部。於形成覆蓋膜66之後，將絕緣層72去除。對狹縫ST供給蝕刻氣體或者蝕刻液，使絕緣層72之蝕刻自露出於狹縫ST之端部進行下去。如圖27所示，於除最下層之導電層(源極側選擇閘極SGS)70以外之複數個導電層70之間形成空隙45。於最上層之導電層70與積層體200之上表面上之上覆膜63之間亦形成空隙45。根據絕緣層72與上覆膜63之間之蝕刻選擇比或蝕刻條件，於圖26中會在絕緣層49之側面較薄地殘留之上覆膜63形成針孔，而亦導致與絕緣層72相同之氧化矽系材料之絕緣層49之蝕刻以其處為起點而進展。於絕緣層49之狹縫ST側之側方至絕緣層49之中途之高度，設置有覆蓋膜66。進而，絕緣層49與絕緣層72相比足夠厚。因此，即便於絕緣層72之蝕刻中絕緣層49被蝕刻，如圖27所示，亦能夠於最下層之源極側選擇閘極SGS之上殘留絕緣層49之一部分。於該殘留之絕緣層49與其上之導電層70之間形成空隙55。與絕緣層72相同之氧化矽系材料之覆蓋膜66之上表面亦於絕緣層72之蝕刻中逐漸後退。惟於蝕刻開始時點，如圖26所示，由於絕緣層49之至少下層側之側方由覆蓋膜66覆蓋，故而能夠抑制與最下層之導電層70(源極側選擇閘極SGS)之上表面鄰接之區域中的絕緣層49自橫向被蝕刻。於較絕緣層72完全被去除之前，不讓覆蓋膜66消失，於圖27所示之例中，將絕緣層72去除之後，覆蓋膜66之上端位於殘留在最下層之導電層70上之絕緣層49之側方附近。最下層之導電層70與基板10之表面之間的絕緣層48之狹縫ST側之端部亦由覆蓋膜66覆蓋，故而絕緣層48亦不會自橫向被蝕刻。進而，藉由在最下層之導電層70之上表面及下表面殘留絕緣層49、48，抑制蝕刻氣體或者蝕刻液亦進入基板10之凸部10a之側面與最下層之導電層70之間的區域，而能夠於凸部10a之側面與最下層之導電層70之間殘留絕緣膜51。最下層之導電層70係藉由與介隔絕緣層48、49及絕緣膜51之基板10之物理性結合而穩定地受支撐。若絕緣層48及絕緣膜51未徹底地被蝕刻而局部地殘留，則有通過該殘留部分之端面而於源極側選擇閘極SGS與凸部10a之間、或者源極側選擇閘極SGS與基板10之表面之間產生洩漏之虞。又，絕緣層48及絕緣膜51之局部性蝕刻會導致源極側選擇電晶體之閾值電壓之不均。然而，根據實施形態，能夠維持於源極側選擇閘極SGS與基板10之間無空隙地介置有絕緣層48及絕緣膜51之狀態，故而能夠確保源極側選擇閘極SGS與基板10之間之較高之耐壓。進而，可獲得源極側選擇電晶體之穩定之閾值電壓。藉由對最下層之導電層70、即最下層之源極側選擇閘極SGS施加之閘極電位，而於該源極側選擇閘極SGS之側面所對向之凸部10a之側面、及源極側選擇閘極SGS之下表面所對向之基板10之表面誘發通道(反轉層)，或者將通道截止。藉由此時之通道控制性，最下層之源極側選擇閘極SGS與凸部10a之側面之間、及最下層之源極側選擇閘極SGS與基板10之表面之間較理想為並非空隙，而配置有介電常數較空隙更高之絕緣膜。根據實施形態，於將絕緣層72去除之後，如圖27所示，可於最下層之源極側選擇閘極SGS之上表面、下表面、及凸部10a側之側面確實地殘留絕緣膜。形成於導電層70之狹縫ST側之端部的上覆膜63防止絕緣層72之蝕刻中的向導電層70之端部之蝕刻損傷。於形成空隙45、55之後，如圖28所示，於狹縫ST之側壁形成絕緣膜64。絕緣膜64將空隙45之狹縫ST側之端部封閉。又，絕緣膜64覆蓋露出於狹縫ST之上覆膜63。相對於高度方向尺寸較空隙45更大之空隙55，絕緣膜64沿著空隙55之內壁共形地形成。露出於空隙55之基板10之凸部10a之側面由絕緣膜64覆蓋。絕緣膜64亦形成於絕緣層49之上、及殘留於狹縫ST之底部之覆蓋膜66上。於形成絕緣膜64之後，於狹縫ST內，形成圖29所示之絕緣膜65。於形成絕緣膜65之後，於狹縫ST內，形成到達至基板10之表面之未圖示之配線部，從而形成分離部60。或者，分離部60亦可僅由絕緣材料形成。於圖27所示之步驟中，即便將最下層之源極側選擇閘極SGS之上表面上之絕緣層49去除，於圖28及圖29所示之步驟中，亦能夠於最下層之源極側選擇閘極SGS之上表面上形成絕緣層67。於積層體200之上及分離部60之上，如圖29所示，形成絕緣層46。於該絕緣層46上，形成例如摻雜有雜質之多晶矽層作為汲極側選擇閘極SGD。於汲極側選擇閘極SGD上，形成絕緣層47。於圖29所示之例中，於積層體200與絕緣層46之間殘留上覆膜63。如圖30(a)所示，於絕緣層47、汲極側選擇閘極SGD、及絕緣層46，形成貫通其等而到達至上覆膜63之孔80。孔80係形成於柱狀部CL之正上方。於孔80之側壁及底部，如圖30(b)所示，形成閘極絕緣膜130。孔80之底部之閘極絕緣膜130係例如利用RIE法被去除，進而，如圖31(a)所示，亦將孔80之底部之下方之上覆膜63去除。於孔80之底部，柱狀部CL之半導體主體20之上端露出。其後，於形成於孔80之側壁之閘極絕緣膜130之側面，如圖31(b)所示般形成半導體主體120。半導體主體120之下端連接於半導體主體20之上端。於半導體主體120之內側，形成芯膜150。圖32係表示圖15所示之半導體裝置之另一構造例之模式剖視圖。於基板10上設置有電路層12，於電路層12上設置有絕緣層11，於絕緣層11上設置有源極層SL。電路層12例如包含CMOS(complementary metal oxide semiconductor，互補金氧半導體)電路。於圖32所示之例中，代替圖15中之基板10，而設置有源極層SL作為基底層。源極層SL係例如摻雜有雜質之多晶矽層。源極層SL具有凸部SLa作為與圖15所示之基板10之凸部10a對應之要素。於凸部SLa上設置有柱狀部CL，半導體主體20之下端部與凸部SLa相接。形成柱狀部CL之記憶孔係到達至源極層SL而形成，於該記憶孔之底部使矽磊晶成長，而形成凸部SLa。圖33係表示圖15所示之半導體裝置之又一構造例之模式剖視圖。於圖33所示之例中，亦與圖32相同，於基板10上設置有電路層12，於電路層12上設置有絕緣層11，於絕緣層11上設置有源極層SL。半導體主體20之下端部與源極層SL相接。於源極層SL上設置有絕緣層(最下層之第2層)52，於該絕緣層52上設置有1層之較厚之導電層(最下層之第1層)73作為源極側選擇閘極SGS。於該導電層73上，設置有介隔空隙45而積層之複數個電極層WL。於最下層之電極層WL與導電層73(源極側選擇閘極SGS)之間形成有空隙45。導電層73(源極側選擇閘極SGS)係例如摻雜有雜質之多晶矽層，且較電極層WL之1層之厚度更厚。於導電層73(源極側選擇閘極SGS)之分離部60側之側方，設置有覆蓋膜66。於覆蓋膜66與導電層73(源極側選擇閘極SGS)之側面之間，設置有上覆膜63。覆蓋膜66亦設置於絕緣層52之側方。於與上述圖25相同之步驟時，亦存在上覆膜63殘留於絕緣層52與覆蓋膜66之間之情形。覆蓋膜66係與圖26所示之製程同樣地藉由自下而上成長法而形成。即，覆蓋膜66係形成於狹縫ST之底部之源極層SL上。其後，藉由通過狹縫ST之蝕刻，將絕緣層72去除而形成空隙45。於該蝕刻時，絕緣層52之狹縫ST側之端部係由覆蓋膜66覆蓋而予以保護，從而絕緣層52不被蝕刻。因此，絕緣層52不會不徹底地被蝕刻，可遍及導電層73(源極側選擇閘極SGS)與源極層SL之間之整個區域地殘留絕緣層52。該情況可提高導電層73(源極側選擇閘極SGS)與源極層SL之間之耐壓。又，可獲得源極側選擇電晶體之穩定之閾值電壓。圖34係表示圖15所示之半導體裝置之又一構造例之模式剖視圖。於圖34所示之例中，亦與圖32及圖33相同，於基板10上設置有電路層12，於電路層12上設置有絕緣層11，且於絕緣層11上設置有源極層SL。半導體主體20之下端部與源極層SL相接。於源極層SL上介隔絕緣層(最下層之第2層)52而設置有導電層(最下層之第1層)GG。於導電層GG上，設置有複數個(例如2層)源極側選擇閘極SGS。於最上層之源極側選擇閘極SGS上，設置有介隔空隙45而積層之複數個電極層WL。於最上層之源極側選擇閘極SGS與最下層之電極層WL之間形成有空隙45。於複數個源極側選擇閘極SGS之間設置有絕緣層72。於導電層GG與最下層之源極側選擇閘極SGS之間亦設置有絕緣層72。導電層GG例如係摻雜有雜質之多晶矽層，且較電極層WL之1層之厚度、及源極側選擇閘極SGS之1層之厚度更厚。導電層GG係作為抹除動作時之GIDL(gate induced drain leakage，閘極引發汲極漏電)產生器而發揮功能。對導電層GG施加抹除電位，而對半導體主體20中之與導電層GG對向之部分賦予高電場，藉此所產生之電洞被供給至記憶胞MC之通道，而使通道電位上升。而且，藉由將電極層WL之電位設為例如接地電位(0 V)，而利用半導體主體20與電極層WL之電位差，對電荷儲存膜32注入電洞而進行資料之抹除動作。於積層有複數個源極側選擇閘極SGS、導電層GG、及絕緣層52之部分的分離部60側之側方，設置有覆蓋膜66。又，於源極側選擇閘極SGS與覆蓋膜66之間、及導電層GG與覆蓋膜66之間，設置有上覆膜63。亦存在上覆膜63殘留於絕緣層52與覆蓋膜66之間之情形。覆蓋膜66係與圖26所示之製程同樣地藉由自下而上成長法而形成。即，覆蓋膜66係形成於狹縫ST之底部之源極層SL上。其後，藉由通過狹縫ST之蝕刻，將絕緣層72去除而形成空隙45。於該蝕刻時，複數個源極側選擇閘極SGS之間之絕緣層72、及絕緣層52之狹縫ST側之端部係由覆蓋膜66覆蓋而予以保護，複數個源極側選擇閘極SGS之間之絕緣層72、及絕緣層52不被蝕刻而殘留。藉由在基底層(源極層SL)上之積層體中局部地殘留絕緣層72、52，能夠提高積層體之強度。由於對複數個源極側選擇閘極SGS施加相同之閘極電位，故而不對鄰接之源極側選擇閘極SGS間施加高電場，亦不會產生如胞間干涉之問題。導電層GG與源極側選擇閘極SGS係以相同之電位被控制。又，能夠防止因源極側選擇閘極SGS之間之絕緣層72不徹底地被蝕刻所引起的源極側選擇電晶體之閾值電壓之不均。圖4所示之積層體100中之第1層係設為導電層70，但亦可為犧牲層。對包含該犧牲層之積層體100進行至圖7所示之步驟，其後通過狹縫ST將犧牲層置換為導電層70。其後，繼續進行圖8及其以後之步驟。對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。[相關申請案]本申請案享有以日本專利申請案2017-58026號(申請日：2017年3月23日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
10‧‧‧基板
10a‧‧‧凸部
11‧‧‧絕緣層
12‧‧‧電路層
20‧‧‧半導體主體
30‧‧‧記憶膜
31‧‧‧隧道絕緣膜
32‧‧‧電荷儲存膜(電荷儲存部)
33‧‧‧阻擋絕緣膜
42‧‧‧絕緣層
43‧‧‧上覆層
44‧‧‧密封膜
45‧‧‧空隙
46‧‧‧絕緣層
47‧‧‧絕緣層
48‧‧‧絕緣層
49‧‧‧絕緣層
50‧‧‧芯膜
51‧‧‧絕緣膜
52‧‧‧絕緣層
55‧‧‧空隙
60‧‧‧分離部
61‧‧‧覆蓋膜
62‧‧‧側壁膜
63‧‧‧上覆膜
64‧‧‧絕緣膜
65‧‧‧絕緣膜
66‧‧‧覆蓋膜
67‧‧‧絕緣層
70‧‧‧導電層
71‧‧‧犧牲層(第1層)
72‧‧‧絕緣層
73‧‧‧導電層
75‧‧‧空隙
80‧‧‧孔
100‧‧‧積層體
120‧‧‧半導體主體
130‧‧‧閘極絕緣膜
150‧‧‧芯膜
160‧‧‧分離部
200‧‧‧積層體
BL‧‧‧位元線
Cb‧‧‧接點
CL‧‧‧柱狀部
DWL‧‧‧虛設電極層
GG‧‧‧導電層
MC‧‧‧記憶胞
MH‧‧‧記憶孔
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
SL‧‧‧源極層
SLa‧‧‧凸部
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
V1‧‧‧接點
WL‧‧‧電極層
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係實施形態之半導體裝置之模式立體圖。圖2係實施形態之半導體裝置之模式剖視圖。圖3(a)係圖2中之A部之放大圖，(b)係圖2中之B部之放大圖。圖4～13係表示實施形態之半導體裝置之製造方法之模式剖視圖。圖14係實施形態之半導體裝置之模式剖視圖。圖15係實施形態之半導體裝置之模式剖視圖。圖16～31(b)係表示實施形態之半導體裝置之製造方法之模式剖視圖。圖32係實施形態之半導體裝置之模式剖視圖。圖33係實施形態之半導體裝置之模式剖視圖。圖34係實施形態之半導體裝置之模式剖視圖。圖35係表示圖4～圖13所示之各要素材料之組合例之圖。

Claims (16)

  1. 一種半導體裝置，其具備：基底層；積層體，其係設置於上述基底層上，且具有：複數個電極層，其等介隔空隙而積層；複數個選擇閘極層，其等沿上述複數個電極層之積層方向積層；及絕緣層，其設置於在上述積層方向上相鄰之選擇閘極層之間；半導體主體，其於上述積層體內沿上述積層方向延伸；及電荷儲存部，其設置於上述半導體主體與上述電極層之間；上述複數個選擇閘極層具有：複數個汲極側選擇閘極，其等設置於較上述複數個電極層中之最上層之電極層更靠上方，且介隔上述絕緣層而於上述積層方向上相鄰；上述積層體係具有：側壁膜，其設置於將上述積層體分離為複數個區塊而與上述空隙相連之狹縫中之積層有上述複數個汲極側選擇閘極及上述絕緣層之部分的側壁。
  2. 如請求項1之半導體裝置，其進而具備於上述側壁膜之上端附近將上述狹縫之上端堵住之密封膜。
  3. 一種半導體裝置，其具備：基底層；積層體，其係設置於上述基底層上，且具有：複數個電極層，其等 介隔空隙而積層；複數個選擇閘極層，其等沿上述複數個電極層之積層方向積層；及絕緣層，其設置於在上述積層方向上相鄰之選擇閘極層之間；半導體主體，其於上述積層體內沿上述積層方向延伸；及電荷儲存部，其設置於上述半導體主體與上述電極層之間；其中上述複數個選擇閘極層具有複數個源極側選擇閘極，該等複數個源極側選擇閘極係設置於較上述複數個電極層中之最下層之電極層更靠下方，且介隔上述絕緣層而於上述積層方向上相鄰；且該半導體裝置進而具有：汲極側選擇閘極，其係設置於較上述積層體更靠上方，且較上述電極層之1層之厚度及上述源極側選擇閘極之1層之厚度更厚。
  4. 一種半導體裝置，其具備：基底層；積層體，其係設置於上述基底層上，且具有：複數個電極層，其等介隔空隙而積層；複數個選擇閘極層，其等沿上述複數個電極層之積層方向積層；及絕緣層，其設置於在上述積層方向上相鄰之選擇閘極層之間；半導體主體，其於上述積層體內沿上述積層方向延伸；及電荷儲存部，其設置於上述半導體主體與上述電極層之間；其中上述複數個選擇閘極層具有：複數個源極側選擇閘極，其等係設置於較上述複數個電極層中之最下層之電極層更靠下方，且介隔上述絕緣層而於上述積層方向上相鄰；且該半導體裝置進而具備：絕緣膜，其係設置於將上述積層體分離為複數個區塊之狹縫內之上 述積層體之側方，且將上述空隙之端部封閉；及上覆膜，其設置於上述狹縫側之上述電極層之端部與上述絕緣膜之間。
  5. 一種半導體裝置，其具備：基底層；積層體，其係設置於上述基底層上，且具有：複數個電極層，其等介隔空隙而積層；複數個選擇閘極層，其等沿上述複數個電極層之積層方向積層；及絕緣層，其設置於在上述積層方向上相鄰之選擇閘極層之間；半導體主體，其於上述積層體內沿上述積層方向延伸；及電荷儲存部，其設置於上述半導體主體與上述電極層之間；其中上述複數個選擇閘極層具有：複數個源極側選擇閘極，其等係設置於較上述複數個電極層中之最下層之電極層更靠下方，且介隔上述絕緣層而於上述積層方向上相鄰；上述積層體具有：導電層，其設置於上述基底層與最下層之源極側選擇閘極之間，且較上述電極層之1層之厚度及上述選擇閘極層之1層之厚度更厚。
  6. 如請求項3至5之任一半導體裝置，其進而具備覆蓋膜，該覆蓋膜係設置於將上述積層體分離為複數個區塊之狹縫內之上述絕緣層之側方。
  7. 如請求項1、3至5之任一半導體裝置，其中上述電極層之1層之厚度 與上述選擇閘極層之1層之厚度大致相同。
  8. 如請求項1、3至5之任一半導體裝置，其中上述基底層具有摻雜有雜質之半導體區域，且上述半導體主體與上述半導體區域相接。
  9. 一種半導體裝置之製造方法，其包括如下步驟：於基底層上，交替地積層複數個第1層及複數個第2層而形成積層體；形成將上述積層體分離為複數個區塊之狹縫；於上述狹縫內形成覆蓋膜，且使上述覆蓋膜之上端至少位於自上方起第2層之第1層之上表面以下的高度；於較上述覆蓋膜更靠上方之上述狹縫之側面形成側壁膜；殘留上述側壁膜並將上述覆蓋膜去除或者使上述上端後退之後，將上述狹縫側之端部未由上述側壁膜及上述覆蓋膜覆蓋之第2層藉由通過上述狹縫之蝕刻去除，而於將上述第2層去除後之部分形成空隙；及殘留上述空隙，並形成將上述狹縫之上端堵住之密封膜。
  10. 如請求項9之半導體裝置之製造方法，其中上述密封膜係於上述側壁膜之上端附近將上述狹縫之上述上端堵住，上述空隙與由上述密封膜堵住之上述狹縫之內部空間連接。
  11. 如請求項9之半導體裝置之製造方法，其中於形成上述側壁膜之後， 使上述覆蓋膜之上述上端後退，使得至少最下層之第1層與自下方起第2層之第1層之間的第2層之上述狹縫側之端部由上述覆蓋膜覆蓋，上述最下層之第1層與上述自下方起第2層之第1層之間的上述第2層不被去除而殘留。
  12. 一種半導體裝置之製造方法，其包括如下步驟：於基底層上，交替地積層複數個第1層及複數個第2層而形成積層體；形成將上述積層體分離為複數個區塊之狹縫；於上述狹縫之底部上，將覆蓋膜形成到至少覆蓋最下層之第1層與上述基底層之間的最下層之第2層之側方之高度；及於形成上述覆蓋膜之後，藉由通過上述狹縫之蝕刻，將上述複數個第2層中位於較上述覆蓋膜之上端更靠上方之第2層去除，而於將上述第2層去除後之部分形成空隙。
  13. 如請求項12之半導體裝置之製造方法，其中上述覆蓋膜覆蓋包含上述最下層之第2層的下層側之複數個第2層之側方，不將上述下層側之複數個第2層去除而殘留。
  14. 如請求項12之半導體裝置之製造方法，其進而包括如下步驟：形成將上述空隙中之上述狹縫側之端部封閉之絕緣膜；及形成上述絕緣膜之後，於上述積層體上形成上側選擇閘極層。
  15. 如請求項12之半導體裝置之製造方法，其進而包括如下步驟：形成上述覆蓋膜之前，通過上述狹縫將上述第1層置換為電極層。
  16. 如請求項15之半導體裝置之製造方法，其進而包括如下步驟：形成上述覆蓋膜之前，形成覆蓋上述電極層之上述狹縫側之端部的蓋膜。
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