CN111446255B - 存储器件及其制造方法 - Google Patents
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Abstract
公开了一种存储器件及其制造方法，所述器件包括：衬底，所述衬底包括器件区和切割区，所述切割区位于所述器件区的一侧；位于所述衬底上的存储单元，所述存储单元位于所述器件区；覆盖部分所述存储单元和切割区的填充层；以及位于所述填充层中的空腔。本申请的存储器件，通过在填充层中形成空腔，从而释放填充层的应力，避免了因填充层应力过大而导致的晶片翘曲度难以控制和存储单元中沟道孔对准校验偏移的问题，提高了器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种存储器件及其制造方法，
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel hole Formation，SCF)结构形成具有存储功能的存储单元。存储单元(GB)包括用于存储的核心区域(core region)和用于电连接的台阶区域(stair-step region)，位于台阶区域的栅极导体图案化为台阶状，并通过导电通道连接至字线。随着存储器件中沿垂直方向堆叠的存储单元层数越来越多，需要更厚的填充层填充叠层结构的台阶区域，以使存储器件表面平整，有利于覆盖层的形成。
现有技术中，阵列平坦化(Array Planarization，APL)工艺的步骤包括：在半导体结构表面形成填充层，以及对填充层进行退火；利用掩膜刻蚀去除部分填充层；对半导体结构表面进行化学机械抛光；以及化学机械抛光。然而随着堆叠的存储单元层数越多，填充层的厚度也相应增高，因而填充层的应力也越来越大，应力不仅会对晶片衬底的翘曲度(bow)产生影响，而且会对存储单元(GB)造成压力，使得存储单元出现倾斜，进而导致沟道柱的对准校验出现偏差。
期望进一步改进存储器件的结构及其制造方法，以提高存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种存储器件及其制造方法，通过在填充层中形成空腔，释放填充层的应力，从而提高存储器件的良率和可靠性。
根据本发明的一方面，提供一种存储器件，包括：衬底，所述衬底包括器件区和切割区，所述切割区位于所述器件区的一侧；位于所述衬底上的存储单元，所述存储单元位于所述器件区；覆盖部分所述存储单元和切割区的填充层；以及位于所述填充层中的空腔。
优选地，所述空腔包括多个。
优选地，所述空腔的截面形状包括矩形，梯形，三角形中的任意一种。
优选地，所述空腔的底部到达所述衬底的表面。
优选地，所述空腔的高度不高于所述存储单元的高度。
优选地，所述填充层的高度不低于所述存储单元的高度。
优选地，所述存储单元包括核心区和台阶区，所述填充层覆盖所述存储单元的台阶区。
根据本发明的另一方面，提供一种存储器件的制造方法，包括：在衬底上形成多个存储单元，所述衬底包括器件区和切割区，所述切割区位于所述器件区的一侧；形成覆盖部分所述存储单元和切割区的填充层；在所述填充层中形成通道孔，所述通道孔的底部到达所述衬底表面；在所述通道孔上沉积氧化物，所述氧化物的填充率较低，容易在所述通道孔的开口处造成堵塞，形成空腔；以及进行表面平坦化处理。
优选地，所述在衬底上形成多个存储单元和形成覆盖部分所述存储单元和切割区的填充层的步骤之间，还包括：在所述存储单元核心区的表面形成第一掩膜层，其中，所述存储单元包括核心区和台阶区，所述第一掩膜层位于所述存储单元的核心区。
优选地，所述形成覆盖部分所述存储单元和切割区的填充层的步骤包括：形成覆盖所述存储单元和切割区放入第一氧化层；在所述第一氧化层的表面形成第二氧化层；在所述第二氧化层的表面形成第二掩膜层；以及去除所述核心区表面的第一氧化层，第二氧化层和第二掩膜层，其中，所述第一氧化层，第二氧化层和第二掩膜层统称为所述填充层。
优选地，所述第一氧化层包括高密度等离子体氧化物，所述第二氧化层包括正硅酸乙酯。
优选地，在去除所述核心区表面的第一氧化层，第二氧化层和第二掩膜层的步骤之后，还包括：采用化学机械研磨方法进行表面平坦化处理。
优选地，所述空腔包括多个。
优选地，所述空腔的截面形状包括矩形，梯形，三角形中的任意一种
优选地，所述填充层覆盖所述存储单元的台阶区。
本发明的3D存储器件，通过在相邻存储单元之间的填充层中形成空腔，进而释放填充层的应力，一是避免了应力对晶片翘曲度的影响，使得对晶片翘曲度值的调整效果更好，二是避免了应力对存储单元中沟道柱的影响，降低了沟道孔对准校验的准确率，从而达到提高器件良率和可靠性的目的。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了现有技术的存储器件的截面图；
图2示出了本发明实施例的存储器件的截面图；
图3a至图3h示出了本发明实施例的存储器件的制造方法的各阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在NAND结构的3D存储器件中，同一个晶片上，可能同时制造有多个存储单元(GB)140。存储单元140包括核心区和台阶区，相邻存储单元140的台阶区之间使用填充层(正硅酸乙酯(TEOS))120进行覆盖和绝缘，但在存储单元140中垂直方向上堆叠的存储单元过多时，填充层120的高度也相应增加，从而填充层120的应力也相应的增大，不仅影响晶片的翘曲度(bow)，而且会对存储单元140造成压力，使得存储单元140出现倾斜，进而导致沟道柱110的对准校验(OVL)出现偏差等问题。
本申请的发明人注意到上述问题，提出一种新的存储器件及其制造方法，可以大大降低因填充层应力过大而造成的问题。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图2示出了本发明实施例的3D存储器件的截面图，参考图2，本发明的3D存储器件包括位于衬底201上的多个存储单元240，覆盖所述存储单元240并将相邻的存储单元240绝缘的填充层。所述衬底201包括器件区和切割区，存储单元240位于器件区，并且分为核心区和台阶区。所述填充层包括第一氧化层221和第二氧化层222。
所述填充层位于相邻存储单元240的台阶区之间的区域中，包括从衬底201表面沿垂直方向延伸的空腔230。其中，所述空腔230的上端闭合，使填充层形成一个整体。
在该实施例中，存储单元240包括栅叠层结构和贯穿栅叠层结构的沟道柱210，当存储单元240中堆叠的栅叠层结构越高时，填充层的高度也越高，同时靠近衬底201处填充层产生的应力也越大。填充层中的空腔230从衬底201表面向上延伸，通过空腔230释放了填充层中的压力，从而避免了因应力过大而对衬底201的翘曲度产生的影响，同时也避免了应力对存储单元240尤其是沟道柱的挤压而导致的沟道柱210对准校验偏移的问题，提高了器件的良率和可靠性。
图3a至图3h示出了本发明实施例的3D存储器件的制造方法的各阶段的截面图，下面将结合图3a至图3h对本发明存储器件的制造方法进行详细的说明。
该方法开始于已经在已经在衬底201上形成多个存储单元240的半导体结构，所述存储单元240包括栅叠层结构和贯穿栅叠层结构的多个沟道柱210。在该实施例中，衬底201例如为单晶硅衬底。
在本发明的实施例中，图2和图3中仅示出了以一个存储单元240和一个空腔230为例的实施例，事实上，在实际的存储器件中，存储单元240可以有多个，而空腔230也可以有多个。另外，空腔230的形状、大小等都可以根据实际的存储器件进行调整，使其既可以达到释放应力的目的，又不会对存储器件的良率和可靠性造成影响。
如图3a所示，在半导体结构的存储单元240核心区的表面，形成第一掩膜层202。
在该步骤中，采用沉积工艺，例如为原子层沉积，物理气相沉积或化学气相沉积等工艺在半导体结构的存储单元240核心区的表面，形成第一掩膜层202。在该实施例中，第一掩膜层202的材料例如为氮化硅。
在该实施例中，第一掩膜层202不仅在后续的蚀刻步骤中充当蚀刻停止层，控制蚀刻的深度，而且用于保护存储单元240在后续步骤中不受蚀刻步骤的影响。
进一步地，对半导体结构的表面进行平坦化，并在半导体结构的表面依次沉积第一氧化层221，第二氧化层222以及第二掩膜层203，如图3b和图3c所示。
在该步骤中，采用沉积工艺，例如为原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(PhysicalVapor Deposition,PVD)或化学气相沉积(Chemical VaporDeposition,CVD)等工艺在半导体结构的表面依次形成第一氧化层221，第二氧化层222以及第二掩膜层203。
在该实施例中，第一氧化层221的材料例如为高密度等离子体(high densityplasma，HDP)氧化物，第二氧化层222的材料例如为正硅酸乙酯(TEOS)氧化硅等氧化物材料，第二掩膜层203的材料例如为氮化硅。
在该实施例中，由于第一氧化层221和第二氧化层222都是氧化物层，因此在后续步骤中将第一氧化层221和第二氧化层220整体称呼为填充层。
进一步地，去除位于存储单元240上方的填充层和第二掩膜层203，如图3d所示。
在该步骤中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等蚀刻工艺。例如，通过第一掩膜层202使得蚀刻停止，或者通过控制蚀刻时间，使得蚀刻在第一掩膜层202的表面附近停止。
在该实施例中，由于只去除了存储单元240的核心区上方的填充层和第二掩膜层203，因此在存储单元240的台阶区域的上方会留有一个小凸起。
在其他实施例中，还包括通过化学机械研磨(CMP)等工艺去除小凸起，使半导体结构的表面平坦，如图3e所示。本领域技术人员可以理解的是，根据具体蚀刻过程的不同，该步骤中形成的半导体结构的表面并不限于此。
进一步地，在相邻的存储单元240之间的填充层中形成通道孔205，如图3f所示。
在该步骤中，需要先去除一部分第二掩膜层203，然后再对填充层进行蚀刻，从而形成通道孔205。具体的，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等蚀刻工艺进行蚀刻。在该实施例中，通道孔205的底部暴露衬底201的表面，且通道孔205不与存储单元240连接。
进一步地，在半导体结构的表面沉积第三氧化层223，如图3g所示。
在该步骤中，采用沉积工艺，例如为原子层沉积，物理气相沉积或化学气相沉积等工艺在半导体结构的表面沉积第三氧化层223。在该实施例中，由于第三氧化层223的材料为填充率差的氧化物，因此该氧化物在向通道孔205内沉积时，容易在通道孔205的开口处形成堵塞进而使得通道孔205的下部没有填充物而形成空腔230。
在该实施例中，第三氧化层223将会在后续步骤中与第一氧化层221以及第二氧化层222整体称呼出为填充层，不再做区分。
进一步地，对半导体结构的表面进行平坦化处理，如图3h所示。
在该步骤中，通过蚀刻和或化学机械研磨工艺对半导体结构的表面进行平坦化，以第一掩膜层202和第二掩膜层203的表面作为最终器件的表面，即当第一掩膜层202和第二掩膜层203的表面露出时，停止蚀刻或研磨步骤。
在本发明的其他实施例中，空腔230的数量、大小等可以根据实际的存储器件的情况进行不同的设置，从而满足填充层对应力的释放。
本发明的3D存储器件，通过在相邻存储器件之间的填充层中形成空腔，进而释放填充层的应力，一是避免了应力对晶片翘曲度的影响，使得对晶片翘曲度值的调整效果更好，二是避免了应力对存储单元中沟道柱的影响，降低了沟道孔对准校验的准确率，从而达到提高器件良率和可靠性的目的。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (15)
1.一种存储器件，包括：
衬底，所述衬底包括器件区和切割区，所述切割区位于所述器件区的一侧；
位于所述衬底上的存储单元，所述存储单元位于所述器件区，所述器件区中包括沟道柱；
覆盖所述切割区的填充层；
位于所述填充层上的第二掩膜层；以及
位于所述填充层中的空腔，所述空腔为连通所述填充层的上下表面的通道孔并且上部填充有氧化物以形成封孔结构，且位于所述器件区的沟道柱朝向所述填充层的方向上，
其中，所述第二掩膜层的开口限定所述空腔的大小，所述第二掩膜层的顶部表面限制所述氧化物的顶部表面。
2.根据权利要求1所述的存储器件，其中，所述空腔包括多个。
3.根据权利要求1所述的存储器件，其中，所述空腔的截面形状包括矩形，梯形，三角形中的任意一种。
4.根据权利要求1所述的存储器件，其中，所述空腔的底部到达所述衬底的表面。
5.根据权利要求1所述的存储器件，其中，所述空腔的高度不高于所述存储单元的高度。
6.根据权利要求1所述的存储器件，其中，所述填充层的高度不低于所述存储单元的高度。
7.根据权利要求1所述的存储器件，其中，所述存储单元包括核心区和台阶区，所述填充层覆盖所述存储单元的台阶区。
8.一种存储器件的制造方法，包括：
在衬底上形成多个存储单元，所述衬底包括器件区和切割区，所述切割区位于所述器件区的一侧，所述器件区中包括沟道柱；
形成覆盖所述切割区的填充层；
在所述填充层上形成第二掩膜层；
经由所述第二掩膜层的开口在所述填充层中形成通道孔，所述通道孔的底部到达所述衬底表面，所述通道孔位于所述沟道柱朝向所述填充层的方向上；
在所述通道孔上沉积氧化物，所述氧化物的填充率较低，容易在所述通道孔的开口处造成堵塞，形成空腔；以及
进行表面平坦化处理，所述第二掩膜层作为停止层以保留所述开口内的氧化物。
9.根据权利要求8所述的制造方法，其中，所述在衬底上形成多个存储单元和形成覆盖所述切割区的填充层的步骤之间，还包括：
在所述存储单元的表面形成第一掩膜层，
其中，所述存储单元包括核心区和台阶区，所述第一掩膜层位于所述存储单元的核心区。
10.根据权利要求9所述的制造方法，其中，所述形成覆盖所述切割区的填充层的步骤包括：
形成覆盖所述存储单元和切割区放入第一氧化层；
在所述第一氧化层的表面形成第二氧化层；
在所述第二氧化层的表面形成第二掩膜层；以及
去除所述核心区表面的第一氧化层，第二氧化层和第二掩膜层，
其中，所述第一氧化层和所述第二氧化层统称为所述填充层，所述第二掩膜层位于所述填充层上。
11.根据权利要求10所述的制造方法，其中，所述第一氧化层包括高密度等离子体氧化物，所述第二氧化层包括正硅酸乙酯。
12.根据权利要求10所述的制造方法，其中，在去除所述核心区表面的第一氧化层，第二氧化层和第二掩膜层的步骤之后，还包括：
采用化学机械研磨方法进行表面平坦化处理。
13.根据权利要求8所述的制造方法，其中，所述空腔包括多个。
14.根据权利要求8所述的制造方法，其中，所述空腔的截面形状包括矩形，梯形，三角形中的任意一种。
15.根据权利要求8或9所述的制造方法，其中，所述填充层覆盖所述存储单元的台阶区。
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2020
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| US9236392B1 (en) * | 2014-08-26 | 2016-01-12 | Sandisk Technologies Inc. | Multiheight electrically conductive via contacts for a multilevel interconnect structure |
| CN106952926A (zh) * | 2016-01-07 | 2017-07-14 | 三星电子株式会社 | 半导体存储器件 |
| CN108630699A (zh) * | 2017-03-23 | 2018-10-09 | 东芝存储器株式会社 | 半导体装置及其制造方法 |
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