TWI817151B - 半導體裝置 - Google Patents

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Abstract

本發明之實施方式提供一種能夠適當地將包含金屬元素之2個膜接近地配置之半導體裝置。 根據一實施方式，半導體裝置具備：積層膜，其交替地包含複數個電極層與複數個絕緣層；電荷儲存層，其介隔第1絕緣膜設置於上述積層膜內；半導體層，其介隔第2絕緣膜設置於上述電荷儲存層內；以及第1部分，其於上述電極層與上述絕緣層之間、及上述電極層與上述第1絕緣膜之間，介隔第3絕緣膜設置於上述絕緣膜及上述第1絕緣膜之表面。上述第3絕緣膜包含第1金屬元素及第1元素，上述第1部分包含第2元素及第3元素。上述電極層具備：包含第2金屬元素且設置於上述第1部分側的第1電極層、及包含第3金屬元素且設置於上述第1部分之相反側的第2電極層；上述第2元素與上述第3元素之陰電性之差大於上述第1金屬元素與上述第1元素之陰電性之差。

Description

半導體裝置
本發明之實施方式係關於一種半導體裝置。
於半導體裝置中，例如有時會如阻擋(block)絕緣膜內之氧化鋁膜與電極層內之氮化鈦膜(障壁(barrier)金屬層)般，將包含金屬元素之2個膜接近地配置。於此情形時，存在一膜對另一膜造成不良影響之虞。
本發明之實施方式提供一種半導體裝置，其能夠於將包含金屬元素之2個膜接近地配置之情形時，適當地配置該等膜。
根據一實施方式，半導體裝置具備：積層膜，其交替地包含複數個電極層與複數個絕緣層；電荷儲存層，其介隔第1絕緣膜設置於上述積層膜內；半導體層，其介隔第2絕緣膜設置於上述電荷儲存層內；以及第1部分，其於上述電極層與上述絕緣層之間、及上述電極層與上述第1絕緣膜之間，介隔第3絕緣膜設置於上述絕緣膜及上述第1絕緣膜之表面。上述第3絕緣膜包含第1金屬元素及第1元素，上述第1部分包含第2元素及第3元素。上述電極層具備：包含第2金屬元素且設置於上述第1部分側的第1電極層、及包含第3金屬元素且設置於上述第1部分之相反側的第2電極層；上述第2元素與上述第3元素之陰電性之差大於上述第1金屬元素與上述第1元素之陰電性之差。
以下，參照圖式，對本發明之實施方式進行說明。於圖1～圖10中，對相同之構成標註相同之符號，省略重複之說明。
(第1實施方式) 圖1係表示第1實施方式之半導體裝置之構造之立體圖。圖1之半導體裝置例如為三維型NAND(Not AND，反及)記憶體。
圖1之半導體裝置具備核心絕緣膜1、通道半導體層2、隧道絕緣膜3、電荷儲存層4、阻擋絕緣膜5、吸附促進層6、及電極層7。阻擋絕緣膜5包含絕緣膜5a、及絕緣膜5b。電極層7包含障壁金屬層7a、及電極材料層7b。絕緣膜5a為第1絕緣膜之例，隧道絕緣膜3為第2絕緣膜之例，絕緣膜5b為第3絕緣膜之例。吸附促進層6為第1部分之例，障壁金屬層7a為第1電極層之例，電極材料層7b為第2電極層之例。
圖1中，於基板上交替地積層有複數個電極層與複數個絕緣層，於該等電極層及絕緣層內設置有記憶體孔H1。圖1示出了該等電極層中之1個電極層7。該等電極層例如作為NAND記憶體之字元線發揮作用。圖1示出了與基板之表面平行且相互垂直之X方向及Y方向、以及與基板之表面垂直之Z方向。於本說明書中，將+Z方向視為上方向，將-Z方向視為下方向。-Z方向可與重力方向一致，亦可與重力方向不一致。
核心絕緣膜1、通道半導體層2、隧道絕緣膜3、電荷儲存層4、及絕緣膜5a形成於記憶體孔H1內，構成了NAND記憶體之記憶單元。絕緣膜5a形成於記憶體孔H1內之電極層及絕緣層之表面，電荷儲存層4形成於絕緣膜5a之表面。電荷儲存層4能夠於外側之側面與內側之側面之間儲存電荷。隧道絕緣膜3形成於電荷儲存層4之表面，通道半導體層2形成於隧道絕緣膜3之表面。通道半導體層2作為記憶單元之通道發揮作用。核心絕緣膜1形成於通道半導體層2內。
絕緣膜5a例如為SiO 2膜(氧化矽膜)。電荷儲存層4例如為SiN膜(氮化矽膜)。隧道絕緣膜3例如為SiO 2膜、SiON膜(氮氧化矽膜)或包含兩者之積層膜。通道半導體層2例如為多晶矽層。核心絕緣膜1例如為SiO 2膜。
絕緣膜5b、吸附促進層6、障壁金屬層7a、及電極材料層7b形成於彼此相鄰之絕緣層間，依次形成於上側之絕緣層之下表面、下側之絕緣層之上表面、絕緣膜5a之側面。
絕緣膜5b例如為Al 2O 3膜(氧化鋁膜)等金屬絕緣膜。於本實施方式中，絕緣膜5b之介電常數與絕緣膜5a之介電常數不同，較佳為高於絕緣膜5a之介電常數。藉此，能夠緩和抹除時之電場，能夠減小漏電流。絕緣膜5b內之Al元素及O元素分別為第1金屬元素及第1元素之例。
理想的是絕緣膜5b具有高介電常數及高空穴障壁高度(hole barrier height)。藉此，能夠減小寫入時或抹除時之漏電流。又，理想的是使絕緣膜5b之厚度為1.5 nm以上。藉此，能夠實現充分獲得障壁高度之效果之帶隙。又，理想的是絕緣膜5b藉由具有Al 2O 3之空穴障壁高度以上之空穴障壁高度之絕緣材料而形成。絕緣膜5b亦可為例如LaF 3膜(氟化鑭膜)等金屬氟化膜。
吸附促進層6例如為HfO 2膜(氧化鉿膜)等金屬絕緣膜。設置本實施方式之吸附促進層6係為了於形成絕緣膜5b之後形成障壁金屬層7a時，障壁金屬層7a之來源氣體變得容易吸附於絕緣膜5b之表面。於本實施方式中，與使來源氣體直接吸附於絕緣膜5b之表面之情形相比，藉由使來源氣體經由吸附促進層6吸附於絕緣膜5b之表面，來源氣體會變得容易吸附。本實施方式之吸附促進層6形成於絕緣膜5b之上表面、下表面、及側面，與絕緣膜5b相接。吸附促進層6內之Hf元素及O元素分別為第2元素及第3元素之例。
理想的是使吸附促進層6之厚度為0.1 nm以上且0.5 nm以下。藉由使吸附促進層6之厚度為0.1 nm以上，能夠使吸附促進層6具有吸附來源氣體之功能。又，藉由使吸附促進層6之厚度為0.5 nm以下，能夠抑制電極層7之薄膜化所致之電極層7之高電阻化。本實施方式之吸附促進層6亦可以無法稱為層之程度之薄厚度或小尺寸設置於絕緣膜5b與障壁金屬層7a之間。吸附促進層6之進一步詳細內容於下文敍述。
障壁金屬層7a在電極層7內設置於吸附促進層6側。障壁金屬層7a例如為TiN膜(氮化鈦膜)。於本實施方式中，障壁金屬層7a之電阻率高於電極材料層7b之電阻率，但因障壁金屬層7a之厚度為2.0 nm以下，故能夠抑制障壁金屬層7a所致之電極層7之過度高電阻化。本實施方式之障壁金屬層7a形成於吸附促進層6之上表面、下表面、及側面，與吸附促進層6相接。障壁金屬層7a內之Ti元素為第2金屬元素之例。
電極材料層7b在電極層7內設置於吸附促進層6之相反側。電極材料層7b例如為W(鎢)層。電極材料層7b內之W元素為第3金屬元素之例。
再者，障壁金屬層7a亦可為除TiN膜以外之膜，例如亦可為TaN膜(氮化鉭膜)或WN膜(氮化鎢膜)。於此情形時，障壁金屬層7a內之Ta元素或W元素為第2金屬元素之例。又，電極材料層7b亦可為除W層以外之層，例如亦可為Al(鋁)層、Cu(銅)層或Mo(鉬)層。於此情形時，電極材料層7b內之Al元素、Cu元素或Mo元素為第3金屬元素之例。
圖2～圖5係表示第1實施方式之半導體裝置之製造方法之剖視圖。
首先，於基板11上形成基礎層12，於基礎層12上交替地形成複數個犧牲層13與複數個絕緣層14(圖2)。結果，於基礎層12上形成交替地包含複數個犧牲層13與複數個絕緣層14之積層膜15。其次，形成貫通積層膜15及基礎層12之記憶體孔H1(圖2)。結果，基板11之上表面於記憶體孔H1內露出。
基板11例如為Si(矽)基板等半導體基板。基礎層12例如為包含依次形成於基板11上之絕緣膜12a、半導體層12b、及絕緣膜12c之積層膜。絕緣膜12a例如為SiO 2膜或包含SiO 2膜與其他絕緣膜之積層膜。半導體層12b例如為多晶矽層。絕緣膜12c例如為SiO 2膜或包含SiO 2膜與其他絕緣膜之積層膜。犧牲層13例如為SiN膜。絕緣層14例如為SiO 2膜。
其次，於記憶體孔H1內之基板11、基礎層12及積層膜15之表面，依次形成絕緣膜5a、電荷儲存層4、及隧道絕緣膜3。其次，從記憶體孔H1之底部藉由蝕刻去除絕緣膜5a、電荷儲存層4、及隧道絕緣膜3。結果，基板11之上表面再次於記憶體孔H1內露出。其次，於記憶體孔H1內之基板11及隧道絕緣膜3之表面依次形成通道半導體層2及核心絕緣膜1(圖3)。結果，於記憶體孔H1內之基礎層12及積層膜15之側面依次形成絕緣膜5a、電荷儲存層4、隧道絕緣膜3、通道半導體層2、及核心絕緣膜1。
其次，於積層膜15內形成未圖示之狹縫，利用該狹縫，藉由磷酸等藥液去除犧牲層13。結果，於絕緣層14間形成複數個空腔H2(圖4)。
其次，於該等空腔H2內之絕緣層14及絕緣膜5a之表面依次形成絕緣膜5b、吸附促進層6、障壁金屬層7a、及電極材料層7b(圖5)。結果，形成包含絕緣膜5a及絕緣膜5b之阻擋絕緣膜5。進而，於各空腔H2內形成包含障壁金屬層7a及電極材料層7b之電極層7。進而，於基礎層12上形成交替地包含複數個電極層7與複數個絕緣層14之積層膜16。本實施方式之障壁金屬層7a例如為TiN膜，使用TiCl 4(四氯化鈦)氣體作為來源氣體而形成。
於各空腔H2內，絕緣膜5b、吸附促進層6、障壁金屬層7a、及電極材料層7b形成於上側之絕緣層14與下側之絕緣層14之間。因此，各空腔H2內之絕緣膜5b及吸附促進層6形成於上側之絕緣層14之下表面、下側之絕緣層14之上表面、及絕緣膜5a之側面，夾於上側之絕緣層14、下側之絕緣層14、及絕緣膜5a與障壁金屬層7a之間。於本實施方式中，絕緣膜5b形成於絕緣膜5a側，吸附促進層6形成於障壁金屬層7a側。
如此，製造本實施方式之半導體裝置(圖5)。圖1表示圖5所示之半導體裝置之一部分。
再者，於製造本實施方式之半導體裝置時，亦可於圖2至圖5所示之步驟或該等前後之步驟中進行進一步處理。例如亦可進行使各金屬層結晶化之結晶化退火，或者進行於積層膜15或積層膜16之上方或下方進一步形成層之處理。
圖6係用以對第1實施方式之吸附促進層6進行說明之模式圖。
圖6(a)示出了TiCl 4分子21及SiO 2膜22。TiCl 4分子21內之Ti元素與Cl元素之陰電性之差為1.62，SiO 2膜22內之Si元素與O元素之陰電性之差為1.54。圖6(a)表示使用TiCl 4氣體作為來源氣體，於SiO 2膜22之表面形成障壁金屬層7a(例如TiN膜)之過程。
在欲於SiO 2膜22之表面形成障壁金屬層7a時，引力於TiCl 4分子21與SiO 2膜22之間作用，TiCl 4分子21接近於SiO 2膜22之表面。結果，Cl原子從TiCl 4分子21中脫離，TiCl 4分子21變化為TiCl 3 +離子，TiCl 3 +離子與SiO 2膜22之表面之懸鍵鍵結。如此，於SiO 2膜22之表面形成障壁金屬層7a。再者，從TiCl 4分子21產生之離子亦可為除TiCl 3 +離子以外之離子。又，於障壁金屬層7a為例如TiN膜之情形時，例如使用NH 3氣體而與TiCl 4氣體一起作為來源氣體。
關於TiCl 4分子21與SiO 2膜22之間之引力，例如SiO 2膜22內之Si元素與O元素之陰電性之差越大，上述引力越大。理由在於，SiO 2膜22內之偶極矩變大。當上述陰電性之差較大時，上述引力變大，進一步促進障壁金屬層7a之形成。然而，Si元素與O元素之陰電性之差較小，為1.54。因此，於SiO 2膜22之表面難以形成障壁金屬層7a。
圖6(b)示出了TiCl 4分子21、及作為本實施方式之吸附促進層6之一例之氧化鉿膜(HfO x膜)23。圖6(b)表示使用TiCl 4氣體作為來源氣體，於吸附促進層6(HfO x膜23)之表面形成障壁金屬層7a(例如TiN膜)之過程。
HfO x膜23內之Hf元素與O元素之陰電性之差較大，為2.14。因此，於吸附促進層6之表面容易形成障壁金屬層7a。進而，HfO x膜23內之Hf元素與O元素之陰電性之差(2.14)大於作為本實施方式之絕緣膜5b之一例的氧化鋁膜(AlO x膜)內之Al元素與O元素之陰電性之差(1.83)。因此，相較於絕緣膜5b之表面，障壁金屬層7a更容易形成於吸附促進層6之表面。因此，根據本實施方式，與於絕緣膜5b之表面直接形成障壁金屬層7a之情形相比，藉由在絕緣膜5b之表面介隔吸附促進層6形成障壁金屬層7a，能夠容易地形成障壁金屬層7a。
於例如在絕緣膜5b之表面直接形成障壁金屬層7a之情形時，難以形成障壁金屬層7a，因此存在本應成為1層之障壁金屬層7a被分斷成2個以上之層之虞。根據本實施方式，藉由在絕緣膜5b之表面介隔吸附促進層6形成障壁金屬層7a，能夠抑制此種分斷。根據本實施方式，能夠平滑地形成障壁金屬層7a，能夠提高記憶單元之可靠性。
於本實施方式中，為了獲得如上效果，理想的是將吸附促進層6內之2種元素間之陰電性之差增大，例如理想的是大於絕緣膜5b內之2種元素間之陰電性之差。於此情形時，吸附促進層6亦可為HfO x膜23以外之膜。
例如，吸附促進層6亦可為TiO x膜(氧化鈦膜)、ZrO x膜(氧化鋯膜)、YO x膜(氧化釔膜)、ScO x膜(氧化鈧膜)、LaO x膜(氧化鑭膜)、TaO x膜(氧化鉭膜)等氧化膜。
又，吸附促進層6亦可為ZrCl x膜(氯化鋯膜)、HfCl x膜(氯化鉿膜)、YCl x膜(氯化釔膜)、LaCl x膜(氯化鑭膜)等氯化膜。
又，吸附促進層6亦可為SiF x膜(氟化矽膜)、TiF x膜(氟化鈦膜)、ZrF x膜(氟化鋯膜)、HfF x膜(氟化鉿膜)、YF x膜(氟化釔膜)、ScF x膜(氟化鈧膜)、LaF x膜(氟化鑭膜)、TaF x膜(氟化鉭膜)、VF x膜(氟化釩膜)等氟化膜。
又，吸附促進層6亦可由將2種以上之該等舉例加以組合之材料形成。例如，吸附促進層6可為包含TiO x膜及ZrCl x膜之積層膜，亦可為包含Ti元素、O元素、Zr元素、及Cl元素之膜。
如上所述，於本實施方式中，將吸附促進層6內之元素間之陰電性之差設定得大於絕緣膜5b內之元素間之陰電性之差。因此，根據本實施方式，能夠適當地於絕緣膜5b之表面介隔吸附促進層6而形成障壁金屬層7a。
再者，本實施方式之吸附促進層6除了包含Hf元素等金屬元素、及O元素等非金屬元素以外，亦可包含其他元素。例如，吸附促進層6亦可包含Al元素、O元素、H(氫)元素、以及B(硼)、C(碳)、N(氮)、Ga(鎵)、Ge(鍺)或As(砷)元素。又，吸附促進層6亦可包含Al元素、O元素、以及作為稀有氣體元素之He(氦)、Ne(氖)或Ar(氬)元素。關於此種吸附促進層6之例，於第2及第3實施方式中進行說明。
(第2實施方式) 本實施方式之半導體裝置具有圖1所示之構造，以圖2至圖5所示之方法製造。其中，本實施方式之吸附促進層6係由與第1實施方式之吸附促進層6不同之材料形成。
圖7係用以對第2實施方式之吸附促進層6進行說明之模式圖。
圖7(a)示出了TiCl 3 +離子24、HCl分子25、作為本實施方式之絕緣膜5b之一例之氧化鋁膜(AlO x膜)26、及AlO x膜26之表面之懸鍵26a。圖7(a)表示使用TiCl 4氣體作為來源氣體，於絕緣膜5b(AlO x膜26)之表面形成障壁金屬層7a(例如TiN膜)之過程。
在圖7(a)中，TiCl 4氣體內之TiCl 4分子與跟AlO x膜26之懸鍵26a鍵結之H(氫)原子反應，產生TiCl 3 +離子24、及HCl分子25。藉此，TiCl 3 +離子24能夠與AlO x膜26之懸鍵26a鍵結，於AlO x膜26之表面形成障壁金屬層7a。
圖7(b)與圖7(a)同樣地示出了TiCl 3 +離子24、HCl分子25、作為本實施方式之絕緣膜5b之一例之AlO x膜26、及AlO x膜26之表面之懸鍵26a。其中，圖7(b)所示之AlO x膜26具有較圖7(a)所示之AlO x膜26多之懸鍵26a。藉此，TiCl 3 +離子24變得容易與AlO x膜26鍵結，變得容易於AlO x膜26之表面形成障壁金屬層7a。
如此，本實施方式之障壁金屬層7a藉由增加懸鍵之個數而變得容易形成。因此，於本實施方式中，藉由下述方法增加懸鍵之個數。
圖8係用以對第2實施方式之吸附促進層6進行說明之另一模式圖。
圖8(a)、圖8(b)、圖8(c)分別表示BH 3(甲硼烷)分子27、CH 4(甲烷)分子28、NH 3(氨)分子29。B(硼)等13族元素、C(碳)等14族元素、N(氮)等15族元素之各原子包含較多之不成對電子。因此，BH 3分子27、CH 4分子28、NH 3分子29能夠如下所述地帶來較多之懸鍵。
圖9係用以對第2實施方式之吸附促進層6進行說明之另一模式圖。
圖9(a)示出了作為本實施方式之絕緣膜5b之一例之AlO x膜26、及AlO x膜26之表面之懸鍵26a。圖9(a)進一步示出了變化為BH 2 -離子而與AlO x膜26之懸鍵26a鍵結之BH 3分子27、變化為CH 3 -離子而與AlO x膜26之懸鍵26a鍵結之CH 4分子28、變化為NH 2 -離子而與AlO x膜26之懸鍵26a鍵結之NH 3分子29。
於本實施方式中，在圖5所示之步驟中，以如圖9(a)所示之態樣使BH 3分子27、CH 4分子28、及NH 3分子29中之至少任一者吸附(鍵結)於絕緣膜5b(AlO x膜26)之表面。結果，於絕緣膜5b之表面形成包含H元素與B、C及N元素中之至少任一者之吸附促進層6。H元素為第2元素之例，B、C及N元素為第3元素之例。
再者，本實施方式之吸附促進層6除了包含H元素與B、C及N元素中之至少任一者以外，亦可包含Al元素等金屬元素、及O元素等非金屬元素。於例如在AlO x膜26之表面附近，BH 3分子27納入AlO x膜26內而形成吸附促進層6之情形時，吸附促進層6會於AlO x膜26內形成，因此會包含H元素、B元素、Al元素、及O元素。
圖9(b)示出了TiCl 3 +離子24、HCl分子25、作為本實施方式之絕緣膜5b之一例之AlO x膜26、及AlO x膜26之表面之懸鍵26a。圖9(b)進一步示出了變化為BH 2 -離子而與AlO x膜26之懸鍵26a鍵結之BH 3分子27、變化為CH 3 -離子而與AlO x膜26之懸鍵26a鍵結之CH 4分子28、變化為NH 2 -離子而與AlO x膜26之懸鍵26a鍵結之NH 3分子29。
於圖9(b)中，TiCl 3 +離子24可與源自BH 3分子27之懸鍵27a、源自CH 4分子28之懸鍵28a、或源自NH 3分子29之懸鍵(未圖示)鍵結。即，TiCl 3 +離子24可與吸附促進層6之懸鍵鍵結。藉此，於絕緣膜5b之表面介隔吸附促進層6形成障壁金屬層7a。
於圖9(b)中，各BH 3分子27最多可帶來2個懸鍵，各CH 4分子28最多可帶來3個懸鍵，各NH 3分子29最多可帶來2個懸鍵。因此，根據本實施方式，藉由使BH 3分子27、CH 4分子28或NH 3分子29鍵結於絕緣膜5b(AlO x膜26)之表面，能夠經由BH 3分子27、CH 4分子28或NH 3分子29使TiCl 3 +離子24容易地鍵結於絕緣膜5b(AlO x膜26)之表面。即，根據本實施方式，藉由在絕緣膜5b之表面形成吸附促進層6，能夠容易地於絕緣膜5b之表面介隔吸附促進層6形成障壁金屬層7a。
再者，與AlO x膜26之表面鍵結之分子亦可包含除B元素、C元素、及N元素以外之13～15族元素。例如，與AlO x膜26之表面鍵結之分子亦可包含Ga(鎵)元素、Ge(鍺)元素、及As(砷)元素中之至少任一者。藉此，能夠獲得與圖9(b)所示之情形相同之效果。其中，於使用B元素、C元素、或N元素之情形時，該等元素之原子半徑較小，因此能夠形成高密度地包含原子之吸附促進層6。另一方面，於使用Ga元素、Ge元素、或As元素之情形時，該等元素之原子量較大，因此能夠抑制吸附促進層6內之原子之擴散。
又，理想的是使本實施方式之吸附促進層6內之B、C、N、Ga、Ge、或As元素(原子)之劑量為1.0×10 13atoms/cm 2以上且1.0×10 16atoms/cm 2以下。藉由使劑量為1.0×10 13atoms/cm 2以上，能夠使吸附促進層6具有吸附來源氣體之功能。又，藉由使劑量為1.0×10 16atoms/cm 2以下，能夠抑制吸附促進層6所致之漏電流之增加。
又，B、C、N、Ga、Ge、或As元素不僅可包含於吸附促進層6內，亦可包含於絕緣膜5b內。於此情形時，理想的是使吸附促進層6內之B、C、N、Ga、Ge、或As元素之原子濃度(atoms/cm 3)高於絕緣膜5b內之B、C、N、Ga、Ge、或As元素之原子濃度。藉此，能夠抑制絕緣膜5b所致之漏電流之增加。
如上所述，本實施方式之吸附促進層6包含B元素、C元素、N元素、Ga元素、Ge元素、As元素等13～15族元素。因此，根據本實施方式，能夠適當地於絕緣膜5b之表面介隔吸附促進層6而形成障壁金屬層7a。
再者，本實施方式之吸附促進層6亦可進一步包含He(氦)元素、Ne(氖)元素、Ar(氬)元素等稀有氣體元素。關於包含稀有氣體元素之吸附促進層6之例，於第3實施方式中進行說明。
(第3實施方式) 本實施方式之半導體裝置具有圖1所示之構造，以圖2至圖5所示之方法製造。其中，本實施方式之吸附促進層6係由與第1及第2實施方式之吸附促進層6不同之材料形成。
圖10係用以對第3實施方式之吸附促進層6進行說明之模式圖。
圖10(a)示出了作為本實施方式之絕緣膜5b之一例之AlO x膜31、及作為稀有氣體原子之Ar(氬)原子32。AlO x膜31內之圓表示Al原子及O原子。圖10(a)表示將Ar原子32作為雜質原子注入AlO x膜31內之過程。
圖10(b)示出了經注入Ar原子32之AlO x膜31。於製造本實施方式之半導體裝置時，在圖5所示之步驟中，於AlO x膜31之表面附近向AlO x膜31內注入Ar原子32。其結果，在AlO x膜31之表面附近於AlO x膜31內形成包含Al元素、O元素、及Ar元素之吸附促進層6。如此，於絕緣膜5b之表面形成吸附促進層6。Al元素、O元素、及Ar元素分別為第2、第3及第4元素之例。
Ar原子32為稀有氣體原子，因此不具有不成對電子。因此，當Ar原子32注入AlO x膜31內時，會留下與Ar原子32相鄰之原子之不成對電子，該不成對電子會對AlO x膜31之表面帶來懸鍵31a。藉此，於吸附促進層6之表面產生懸鍵31a，TiCl 3 +離子24鍵結於該懸鍵31a。因此，根據本實施方式，藉由向AlO x膜31內注入Ar原子32，能夠容易地於絕緣膜5b之表面介隔吸附促進層6形成障壁金屬層7a。
注入AlO x膜31內之原子亦可為Ar原子32以外之稀有氣體原子，例如亦可為He(氦)原子或Ne(氖)原子。於使用He原子或Ne原子之情形時，因該等之原子半徑較小，故能夠形成高密度地包含稀有氣體原子且包含較多懸鍵之吸附促進層6。另一方面，於使用Ar原子32之情形時，因其原子量較大，故能夠抑制吸附促進層6內之Ar原子32擴散，維持吸附促進層6內之懸鍵。
如上所述，本實施方式之吸附促進層6包含He元素、Ne元素、Ar元素等稀有氣體元素作為雜質元素。因此，根據本實施方式，能夠適當地於絕緣膜5b之表面介隔吸附促進層6形成障壁金屬層7a。
以上，對若干實施方式進行了說明，但該等實施方式僅作為例子提出，並非意圖限定發明之範圍。本說明書中所說明之新穎之裝置及方法能夠以其他各種形態實施。又，對於本說明書中所說明之裝置及方法之形態，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。隨附之申請專利範圍及與其均等之範圍乃意圖包含發明之範圍及主旨中所包含之此種形態及變化例。 [相關申請]
本申請案享有以日本專利申請案2020-206928號(申請日：2020年12月14日)為基礎申請之優先權。本申請案藉由參照該基礎申請而包含基礎申請之所有內容。
1:核心絕緣膜 2:通道半導體層 3:隧道絕緣膜 4:電荷儲存層 5:阻擋絕緣膜 5a:絕緣膜 5b:絕緣膜 6:吸附促進層 7:電極層 7a:障壁金屬層 7b:電極材料層 11:基板 12:基礎層 12a:絕緣膜 12b:半導體層 12c:絕緣膜 13:犧牲層 14:絕緣層 15:積層膜 16:積層膜 21:TiCl 4分子 22:SiO 2膜 23:HfO x膜 24:TiCl 3 +離子 25:HCl分子 26:AlO x膜 26a:懸鍵 27:BH 3分子 27a:懸鍵 28:CH 4分子 28a:懸鍵 29:NH 3分子 31:AlO x膜 31a:懸鍵 32:Ar原子 H1:記憶體孔 H2:空腔
圖1係表示第1實施方式之半導體裝置之構造之立體圖。 圖2～5係表示第1實施方式之半導體裝置之製造方法之剖視圖(1/4)。 圖6(a)、(b)係用以對第1實施方式之吸附促進層進行說明之模式圖。 圖7(a)、(b)係用以對第2實施方式之吸附促進層進行說明之模式圖。 圖8(a)～(c)係用以對第2實施方式之吸附促進層進行說明之另一模式圖。 圖9(a)、(b)係用以對第2實施方式之吸附促進層進行說明之另一模式圖。 圖10(a)、(b)係用以對第3實施方式之吸附促進層進行說明之模式圖。
21:TiCl4分子
22:SiO2膜
23:HfOx膜

Claims (11)

  1. 一種半導體裝置，其具備：積層膜，其交替地包含複數個電極層與複數個絕緣層；電荷儲存層，其介隔第1絕緣膜設置於上述積層膜內；半導體層，其介隔第2絕緣膜設置於上述電荷儲存層內；以及第1部分，其於上述電極層與上述絕緣層之間、及上述電極層與上述第1絕緣膜之間，介隔第3絕緣膜設置於上述絕緣膜及上述第1絕緣膜之表面；上述第3絕緣膜包含第1金屬元素及第1元素；上述第1部分包含第2元素及第3元素；上述電極層具備：包含第2金屬元素且設置於上述第1部分側之第1電極層、及包含第3金屬元素且設置於上述第1部分之相反側之第2電極層；上述第2元素與上述第3元素之陰電性之差大於上述第1金屬元素與上述第1元素之陰電性之差。
  2. 如請求項1之半導體裝置，其中上述第1電極層與上述第1部分相接。
  3. 如請求項1或2之半導體裝置，其中上述第1金屬元素為Al(鋁)，上述第2金屬元素為Ti(鈦)。
  4. 如請求項1或2之半導體裝置，其中上述第2元素為Ti(鈦)、Zr(鋯)、Hf(鉿)、Y(釔)、Sc(鈧)、La(鑭)、或Ta(鉭)，上述第3元素為O(氧)。
  5. 如請求項1或2之半導體裝置，其中上述第2元素為Zr(鋯)、Hf(鉿)、Y(釔)、或La(鑭)，上述第3元素為Cl(氯)。
  6. 如請求項1或2之半導體裝置，其中上述第2元素為Si(矽)、Ti(鈦)、Zr(鋯)、Hf(鉿)、Y(釔)、Sc(鈧)、La(鑭)、Ta(鉭)、或V(釩)，上述第3元素為F(氟)。
  7. 如請求項1或2之半導體裝置，其中上述第1部分之厚度為0.1nm以上且0.5nm以下。
  8. 如請求項1或2之半導體裝置，其中上述第1電極層之電阻率高於上述第2電極層之電阻率，上述第1電極層之厚度為2.0nm以下。
  9. 如請求項1或2之半導體裝置，其中上述第3絕緣膜之介電常數高於上述第1絕緣膜之介電常數。
  10. 如請求項1或2之半導體裝置，其中上述第3元素為B(硼)、C(碳)、N(氮)、Ga(鎵)、Ge(鍺)、或As(砷)。
  11. 如請求項1或2之半導體裝置，其中上述第1部分進一步包含稀有氣體元素即第4元素。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190172839A1 (en) * 2017-12-05 2019-06-06 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
TWI663716B (zh) * 2017-03-24 2019-06-21 日商東芝記憶體股份有限公司 半導體裝置及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060257563A1 (en) * 2004-10-13 2006-11-16 Seok-Joo Doh Method of fabricating silicon-doped metal oxide layer using atomic layer deposition technique
KR100640638B1 (ko) * 2005-03-10 2006-10-31 삼성전자주식회사 원자층 증착법에 의한 고유전막 형성 방법 및 고유전막을 갖는 반도체소자의 제조 방법
KR101417728B1 (ko) * 2008-03-12 2014-07-11 삼성전자주식회사 지르코늄 유기산질화막 형성방법 및 이를 이용하는 반도체장치 및 그 제조방법
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8241401B2 (en) * 2010-11-02 2012-08-14 Mitsubishi Polycrystalline Silicon America Corporation (MIPSA) Apparatus and method for producing purified hydrogen gas by a pressure swing adsorption processes
US9397046B1 (en) * 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
US11631695B2 (en) * 2020-10-30 2023-04-18 Sandisk Technologies Llc Three-dimensional memory device containing composite word lines containing metal and silicide and method of making thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI663716B (zh) * 2017-03-24 2019-06-21 日商東芝記憶體股份有限公司 半導體裝置及其製造方法
US20190172839A1 (en) * 2017-12-05 2019-06-06 Toshiba Memory Corporation Semiconductor device and method for manufacturing same

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