JP2602575B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2602575B2 JP2180092A JP18009290A JP2602575B2 JP 2602575 B2 JP2602575 B2 JP 2602575B2 JP 2180092 A JP2180092 A JP 2180092A JP 18009290 A JP18009290 A JP 18009290A JP 2602575 B2 JP2602575 B2 JP 2602575B2
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Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、高集積化に適した不揮発性半導体記憶装
置に関するものである。
（ロ）従来の技術 従来の不揮発性半導体記憶装置としては、第５図に示
すように、Ｐ型半導体基板20の表面にＮ型のドレイン領
域21およびソース領域22を有し、ソース領域22に対して
オフセットとなるような位置に、浮遊ゲート23/層間絶
縁膜24/制御ゲート25からなる３層構造27を配置し、オ
フセット側には前記３層構造に対して形成されたサイド
ウォール電極26を配したような構造のものがある。そし
てこの構造で、サイドウォール電極26と制御ゲート25に
別々に最適な電位を備えることによってソース側からの
電子の注入を実現している。
（ハ）発明が解決しようとする課題 しかしながら、上記従来の不揮発性半導体記憶装置
は、浮遊ゲート23を含む３層膜27に対して自己制御的に
形成されたサイドウォールを使うという利点がある反
面、このサイドウォール部26を電極として使うため、全
体の製造工程は非常に複雑なものとなっている。
また、このサイドウォール部を配線としても使うこと
から、配線抵抗が大きくなり、信号の遅れが出てくるた
め、responseが遅くても問題のない用途にしか使えな
い。
そこでこの発明の目的は、従来技術に比べて製造方法
が簡単でしかも大容量化、高速化に適合するソース側か
らの電子の注入を特徴とする電気的書き込み消去可能な
不揮発性メモリーを提供することにある。
（ニ）課題を解決するための手段および作用 この発明は、半導体基板の表面に、Ｐ型またはＮ型の
うち上記半導体基板と異なる型のドレイン領域およびソ
ース領域と、このドレイン領域とソース領域との間のチ
ャネル領域の一部を覆う浮遊ゲート（第１のゲート電
極）を有する不揮発性半導体記憶装置において、上記ド
レイン領域は浮遊ゲートに対して自己整合的に隣接して
おり、上記ソース領域は浮遊ゲートからある一定距離を
おいてオフセット領域を介して存在しているような左右
非対称な構造を有し、上記浮遊ゲート下及びその近傍の
みの表面電位を実質的にコントロールする第２のゲート
電極と、その第２電極以外に上記オフセット領域を含む
チャネル領域全体の表面電位をコントロールする第３の
ゲート電極とを備え、ソースからの電子の注入をおこな
うことによって電気的書き込み・消去可能にする不揮発
性半導体記憶装置である。
一般的に、ソースからの電子の注入を実現するには、
ソース側に形成されたオフセット領域の部分を軽い反転
状態にしておき、浮遊ゲートにはドレインに与えられる
電圧の約２倍程度の高い電圧を容量カップリングによっ
て与えることによって実現されることが判っている。
そこで本発明では、浮遊ゲートのみに高い電位を与え
るために、第２のゲート電極を上記オフセット領域を除
く部分で浮遊ゲートと全面あるいは一部で直接容量カッ
プリングするように配置し、軽い反転状態にしておく必
要のあるオフセット領域に対しては、別の第３のゲート
電極をチャネル領域全体にわたって第２のゲート電極に
一部オーバーラップするようにその上部に設けることに
よって、ソースからの電子の書き込みを小さなセル面積
で実現できる。
このようにして形成された電気的書き込み消去可能な
不揮発性メモリーの動作は以下に示すように第2,第３の
ゲート電極、及びドレイン、ソースにそれぞれ最適な電
位を与えることによって実現される。
以下にその動作の一例を示す。
（１）読み出し動作 ソース電位…0V ドレイン電位…１〜2V 第２のゲート電極…Vcc（電源電圧5V） 第３のゲート電極…Vcc（電源電圧5V） （２）書き込み動作 ソース電位…Open ドレイン電位…４…5V 第２のゲート電極…容量カップリングにより浮遊ゲート
に与えられる電位がドレイン電圧の約２倍（例えば第２
のゲート電極と浮遊ゲートとの容量カップリング比が0.
7の場合は14〜15V） 第３のゲート電極…オフセット領域のしきい値電圧とほ
ぼ同じ値（例えば1.5V） （３）消去動作 ソース電位…0V ドレイン電位…浮遊ゲートから電子をＦ−Ｎトンネリン
グでドレイン側へ引き抜くために必要な電位（例えば約
15V） 第２のゲート電極…0V 第３のゲート電極…0V （ホ）実施例 以下この発明の不揮発性半導体記憶装置を図示の実施
例により詳細に説明する。
第1,2図はこの発明の第１の実施例を示す。
第1,2図において、この不揮発性半導体記憶装置は、
Ｐ型のSi基板１の表面にＮ型のドレイン領域２とＮ型の
ソース領域３、オフセット領域1aおよび基板上で、後述
する浮遊ゲートが位置する領域1bとを備えている。すな
わち、ドレイン領域２は浮遊ゲート５に対して自己整合
的にオーバーラップしており、ソース領域３は浮遊ゲー
トからある一定距離をおいてオフセット領域1aを介して
存在している。
このように、この不揮発性半導体記憶装置は、これら
の領域2,3,1a,1bを覆う薄いゲート絶縁膜４を備え、こ
のゲート絶縁膜４上にドレイン２にオーバーラップして
ソース３に対してはオフセットを持つ位置に浮遊ゲート
５を持ち、さらにその上に薄い層間絶縁膜６を介して浮
遊ゲート５に対して全面位置でオフセット領域1aには介
入しないように、かつ浮遊ゲート５とは全面で直接容量
カップリングするように第２のゲート電極（制御ゲー
ト）７が存在する。
そして、さらに第３のゲート電極８は、ソース側の、
浮遊ゲート５に覆われていない部分1aと前記薄いゲート
絶縁膜４を介して接し、かつ浮遊ゲート５とは第２のゲ
ート電極７を介して全面で間接的に容量カップリングす
るようチャネル領域全体にわたって位置している。
この実施例のものは上記構成を有するから、例えば、
読みだし動作においては、上述したように、ソース電
位、ドレイン電位、第２のゲート電極および第３のゲー
ト電極にそれぞれ最適な電位、具体的には、それぞれに
０ボルト、２ボルト、約５ボルトおよび約５ボルトを印
加すると読み出し可能となる。
第3,4図は第２のゲート電極７を浮遊ゲート５に対し
て一部だけ重なるように、かつ浮遊ゲートとはその一部
分で直接容量カップリングするように配置し、それによ
って第３のゲート電極８を浮遊ゲート５とは第２のゲー
ト電極７を介して一部分で間接的に容量カップリングす
るようにチャネル領域全体にわたって位置するようにし
たこの発明の第２の実施例を示す。
この実施例のものは上記の点以外は第１の実施例と構
造的に同じであり、例えば、書き込み動作においては、
上述したように、ソース電位、ドレイン電位、第２およ
び第３のゲート電極をそれぞれ０ボルト、４〜５ボル
ト、14〜15ボルトおよび1.5ボルトの最適値に設定すれ
ば、ソースからの電子により書き込み可能となる。
（ヘ）発明の効果 以上のようにこの発明によれば、半導体基板の表面に
Ｐ型またはＮ型のうち上記半導体基板と異なる型のドレ
イン領域およびソース領域を有し、このドレイン領域と
ソース領域との間のチャネル領域の一部を覆う浮遊ゲー
ト（第１のゲート電極）をもつ不揮発性半導体記憶装置
において、上記ドレイン領域は浮遊ゲートに対して自己
整合的に隣接しており、上記ソース領域は浮遊ゲートか
らある一定距離をおいてオフセット領域を介して存在し
ているような左右非対称な構造を有し、上記浮遊ゲート
下及びその近傍のみの表面電位を実質的にコントロール
する第２のゲート電極と、その第２のゲート電極以外に
ソース領域に対してオフセットとなるオフセット領域を
実質的に含むチャネル領域全体の表面電位をコントロー
ルする第３のゲート電極とを備え、第２のゲート電極
を、上記オフセット領域を除く部分で浮遊ゲートと全面
あるいは一部で直接容量カップリングするように配置
し、第３のゲート電極は、オフセット領域とは直接容量
カップリングし、浮遊ゲートとは第２のゲート電極を介
して一部分あるいは全面で間接的に容量カップリングす
るように配置したので、従来技術が持つ短所、すなわち
（ｉ）サイドウォールを電極として使うため製造が困
難、また、（ii）その部分を配線として使用するため配
線抵抗が大きくなり信号の遅れが出てくるため遅くても
問題のない用途しか使用できないことなどを克服でき、
しかも小さな面積でセルを形成でき、大容量化に適合し
ながら、ソースからの電子の書き込みをより安定して実
現する効果を持つ。
【図面の簡単な説明】
第１図および第３図はこの発明の第１の実施例および第
２の実施例を示すレイアウト図、第２図は第１図のII−
II線矢視図、第４図は第３図のIV−IV線矢視図、第５図
は従来例を示す構成説明図である。 １……Ｐ型Si基板、1a……オフセット領域、 1b……浮遊ゲートに覆われる領域、 ２……ドレイン、３……ソース、 ４……薄いゲート絶縁膜、５……浮遊ゲート、 ６……薄い層間絶縁膜、７……第２のゲート電極、 ８……第３のゲート電極。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも、半導体基板と、その半導体基
    板の表面に形成され、Ｐ型またはＮ型のうち上記半導体
    基板と異なる型のドレイン領域およびソース領域と、こ
    のドレイン領域とソース領域との間のチャネル領域の一
    部を覆う浮遊ゲート（第１のゲート電極）を有する不揮
    発性半導体記憶装置において、上記ドレイン領域は浮遊
    ゲートに対して自己整合的に隣接しており、上記ソース
    領域は浮遊ゲートからある一定距離をおいてオフセット
    領域を介して存在しているような左右非対称な構造を有
    し、上記浮遊ゲート下及びその近傍のみの表面電位を実
    質的にコントロールする第２のゲート電極と、その第２
    電極以外に上記オフセット領域を含むチャネル領域全体
    の表面電位をコントロールする第３のゲート電極とを備
    え、ソースからの電子の注入をおこなうことによって電
    気的書き込み・消去可能にする不揮発性半導体記憶装
    置。
  2. 【請求項２】第２のゲート電極と、第３のゲート電極と
    を同一平面上に形成するのではなく、第２のゲート電極
    はオフセット領域を除く部分で浮遊ゲートと全面で直接
    容量カップリングするように配置し、第３のゲート電極
    はオフセット領域とは直接容量カップリングし、浮遊ゲ
    ートとは第２のゲート電極を介して全面で間接的に容量
    カップリングするように配置し、大容量化に適したソー
    スからの電子の注入を行うことによって電気的書き込み
    ・消去可能にした請求項１記載の不揮発性半導体記憶装
    置。
  3. 【請求項３】第２のゲート電極を有し、第３のゲート電
    極とを同一平面上に形成するのではなく、第２のゲート
    電極はオフセット領域を除く部分で浮遊ゲートと一部で
    直接容量カップリングするように配置し、第３のゲート
    電極はオフセット領域とは直接容量カップリングし、浮
    遊ゲートとは第２のゲート電極を介して一部分で間接的
    に容量カップリングするように配置し、大容量化に適し
    たソースからの電子の注入を行うことにって電気的書き
    込み・消去可能にした請求項１記載の不揮発性半導体記
    憶装置。
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