KR960012167B1 - 반도체기억장치 - Google Patents

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KR960012167B1
KR960012167B1 KR1019880008710A KR880008710A KR960012167B1 KR 960012167 B1 KR960012167 B1 KR 960012167B1 KR 1019880008710 A KR1019880008710 A KR 1019880008710A KR 880008710 A KR880008710 A KR 880008710A KR 960012167 B1 KR960012167 B1 KR 960012167B1
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히데쯔구 우찌다
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오끼뎅끼 고오교오 가부시끼가이샤
고스기 노부미쓰
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Abstract

내용없음

Description

반도체기억장치
제1도는 본 발명의 실시예에 관한 반도체기억장치의 메모리셀을 표시하는 단면도
제2도는 종래의 플로우팅 게이트형 EEPROM의 단면도
제3도는 제2도의 소거 및 기입시의 인가전압 조건도
제4모는제1도의 소거 및 기입시의 인가전압 조건도
제5도(a)(b)는 제1도의 소거 및 기입시의 에너지밴드도
제6도는 제1도의 등가회로도
제7도는 제6도의 패턴평면도
제8도(a)∼(d) 및 제9도(a)∼(d)는 제7도의 제조방법 예를 표시하는 제조공정도
* 도면의 주요부분에 대한 부호의 설명
10,10-1∼10-4 : 메모리셀 11 : 실리콘기판
12 : 소스 13 : 드레인
14 : 설렉트 게이트 15 : 플로우팅게이트
16 : 주입게이트 17 : 중간절연막,
19,19-1,19-2 : 비트선 20-1, 20-2 : 소스선
21-1,21-2 : 주입선 22-1, 22-2 : 워드선
본 발명은 불휘발성의 반도체기억장치, 특히 그 셀 구조 및 기입, 소거방식에 관한 것이다.
불휘발성의 반도체기억 장치는 플로우팅 게이트형 EEPROM(Electrically Erasable Programmable Read Only Memory과 MNOS(Metal Nitrlde Oxide Semiconductor)형 EEPROM으로 대별되어 플로우팅 게이트형 EEPROM이 주류로 되어 있다.
종래 이 종류의 플로우팅 게이트형 EEPROM으로서는 일경(日經) 일렉트로닉스(electronlis)(1986-3)일경 마구로우힐사「1트랜지스터/셀로 이전하기 시작한 EEPROM」P. 67-79에 기재된 것이 있었다.
이하 그 구성을 그림을 사용하여 설명한다. 제2도는 종래의 플로우팅 게이트형 EEPROM의 한 구성예를 표시하는 단면도이다.
EEPROM은 2트랜지스터로 구성되어 있어서 P형의 실리콘기판(1)의 표면에 N+형의 드레인(2) 및 소스(3)가 형성되어 다시 그들 위에 산화막을 사이에 두고 메모리셀 선택용의 설렉트 게이트(4), 전하(전자) 측적용의 플로우팅 게이트(5) 및 콘트롤 게이트(6)가 형성되어 있다.
실리콘기판(1)과 플로우팅 게이트(5)와의 사이에는 전하의 주입효율을 높이기 위하여 100Å 이하의 터널(tunnel)산화막(7)이 형성되어 있다.
다시금 설렉트 게이트(4) 및 콘트롤 게이트(6)상에는 중간절연막(8)이 형성되어 그 중간절연막(8)에 설치된 콘택트구멍을 통하여 Al 배선층(9)이 드레인(2) 등에 접속되어 있다.
다음에 제3도를 참조하면서 제2도의 소거 및 기입방법에 대하여 설명한다. 또 제3도는 소거모드 및 기입모드시의 인가전압조건을 표시하는 도면이다.
이곳에서 플로우팅 게이트(5)에 전자가 주입되어 드레시흘드 전압이 높아진 상태를 소거로 하고 역으로 플로우팅 게이트(5)로부터 전자가 인출되어 드레시홀드 전압이 낮아진 상태를 기입한다.
소거시에는 설렉트 게이트(4) 및 콘트롤 게이트(6)에 고전압(Vpp), 예를들어 20V를 인가하는 것에 의하여 터널산화막(7)을 고전계(高電界)로 하여 실리콘기판(1)으로부터 플로우팅 게이트(5)에 전자를 주입한다.
이때 흐르는 파울러 노드하임(Fowler-Nordheim, 이하 FN이라 한다.) 터널링전류이다.
기입시에는 설렉트 게이트(4) 및 드레인(2)에 고전압(Vpp), 예를들면 20V를 인가하여 터닐산화막(7)을 고전계로 한다.
이때 소거란 전계의 방향이 역(逆)이 되므로 플로우팅 게이트(5)로부터 실리콘기판(1)에 전자가 방출되어 정보의 기입이 행하여진다.
이와 같이하여 소거 및 기입을 행하는 것에 의하여 불휘발성의 반도체기억장치로서 기능이 된다.
그러나 상기 구성의 플로우팅 게이트형 EEPROM에서는 다음과 같은 문제점이 있었다.
① 1개의 메모리에 2개의 트랜지스터를 필요로 하기 때문에 미세화가 곤란하다.
② 터널산화막(7)으로서 100Å 이하의 얇은 산화막을 사용하기 위하여 그 산화막 두께의 제어 및 전기적으로 양질인 막 형성이 곤란하다.
본 발명은 상기 종래기술이 가지고 있던 문제점으로서 미세화의 곤란성, 터널산화막의 막두께 및 막질의 제어의 곤란성의 점에 관하여 해결한 불휘발성의 반도체기억장치를 제공하는 것이다.
본 발명은 상기 문제점을 해결하기 위하여 반도체기판의 표면에 M0S 트랜지스터의 소스와 드레인이 형성된 불휘발성의 메모리셀을 가지는 반도체기억장치에 있어서 상기 소스와 드레인간상에 절연막을 사이에 두고 제1, 제2, 제3의 게이트를 배설하고 그 양단의 제1과 제3의 게이트에 소정전압을 인가하는 것에 의하여 중간의 제2의 게이트에 대하여 전자의 주입 및 잡아내기를 행하도특 한 것이다.
본 발명에 의하면 이상과 같이 불휘발성의 반도체기억장치를 구성하였으므로 제1과 제3의 게이트에 인가된 전압에 의하여 예를들어 제2와 제3의 게이트의 사이에서 전자의 수수가 행하여져서 그것에 의하여 정보의 기입 및 소거가 행하여진다.
그리고 소스 및 드레인과 더불어 제1, 제2 및 제3의 게이트는 1트랜지스터를 구성하기 위하여 미세화하기 쉽고 또 제조공정의 간소화가 도모된다.
따라서 상기 문제점을 제거할 수 있는 것이다. 제1도는 본 발명의 실시예에 관한 반도체기억장치의 메모리셀을 표시하는 단면도이다.
이 메모리셀(10)은 1트랜지스터로서 구성되어 있어 반도체기판으로서 예를들면 P형 실리콘기판(11)의 표면에 N+형의 소스(12) 및 드레인(13)이 형성되어 다시 그 소스(12)와 드레인(13)간의 위에는 산화막 등의 절연막을 사이에 두고 제1의 게이트인 설렉트 게이트(14), 제2의 게이트인 플로우팅 게이트(15) 및 제3의 게이트인 주입게이트(16)가 배설되어 그 플로우팅 게이트(15)의 한쪽 끝부분측이 설렉트 게이트(14) 위에 다른쪽 끝부분측이 주입게이트(16) 위에 각각 뻗어 있다.
이들 설렉트 게이트(14), 플로우팅 게이트(15) 및 주입게이트(15)(16)의 위에는 산화막 등의 중간절연막(17)이 형성되어 그 중간절연막(17)에 설치된 콘택트구멍(18)을 통하여 A1 배선층 등으로부터 이루어지는 비트선(19)이 드레인(13) 등에 접속되어 있다.
여기서 각 게이트(14)(15)(16)는 예들 들면 플리실리콘 등으로 형성되어 그중 설렉트 게이트(14)는 주입게이트(16)에 비하여 게이트면이 예를들어 3배정도 크게 되어 있다.
또 각 게이트(14)(l5)(16)와 실리콘기판(11)과의 사이의 절연막은 막두께가 예를들어 500Å 정도로 되어있고 다시 각 게이트(14)(15)(16)간의 절연막폭은 예를들어 200Å 정도로 되어 있다.
이상의 구성에 있어서 설렉트 게이트(14)는 주입게이트(16)에 비하여 게이트면적이 3배정도 커져 있기 때문에 설렉트 게이트(14)와 플로우팅 게이트(15)간의 용량(Csf)이 주입게이트(16)와 플로우팅 게이트(15)간의 용량(Cif)보다도 크게 된다.
이 때문에 설렉트 게이트(14)와 주입게이트(16)간에 전압(Vsi)을 인가한 경우 주입게이트(l6)와 플로우팅 게이트(15)간에 보다 높은 전압이 가하여지는 것이 되어 플로우팅 게이트(15)에의 전자의 주입 및 방출은 항상 주입게이트(16)측에서 일어나는 것이 된다.
여기서 주입게이트(16)와 플로우팅 게이트(15)간에 가해지는 전압(Vif)은 다음 식으로 표시된다.
Vif=
Figure kpo00002
·Vsi …………………………………………………………(1)
제4도는 제1도의 소거모드시 및 기입모드시에 있어서의 인가전압 조건을 표시하는 도면 및 제5도(a)(b)는 제1도의 X-X선에 마른 소거 및 기입의 에너지밴드도이고 이들의 제4도 및 제5도(a)(b)를 참조하면서 정보의 소거 및 기입방법에 관하여 설명한다.
정보의 소거를 행할 경우, 즉 플로우팅 게이트(15)에 전자를 주입하는 경우에는 설렉트 게이트(14)에 정전압(Vpp), 예를들어 (+12V)를 인가함과 아울러 주입게이트(16)에 부전압(-Vpp), 예를들어 (-12V)를 인가한다.
이때의 에너지밴드도는 제5도(a)와 같이되어 상기 (1)식으로 표시되는 전압(Vif)이 플로우팅 게이트(15)와 주입게이트(16)간에 가하여져서 주입게이트(16)로부터 전자가 FN 터널링에 의하여 플로우팅 게이트(15)에 주입된다.
정보를 기입하는 경우에는 설렉트 게이트(l4)에 부(負) 전압(-Vpp), 예를들어 (-12V)를 인가함과 아울러 주입게이트(16)에 정(正) 전압(Vpp), 예를들어 (+12V)를 인가한다.
이때의 에너지 밴드도는 제5도(b)와 같이되고 플로우팅 게이트(15)중의 전자가 주입게이트(16)에 FN 터널링에 의하여 방출된다.
이와 같이하여 정보의 소거 및 기입을 행할 수 있다.
또 정보를 읽어낼 때는 설렉트 게이트(14), 주입게이트(16) 및 드레인(13)에 정전압, 예를들어 (+5V)를인가한다.
플로우팅 게이트(15)에 전자가 주입된 후, 즉 소거후에서는 전자가 플로우팅 게이트(15)에 축적되기 위하여 그 플로우팅 게이트(15) 직하의 실리콘기판(11)은 정공(正孔)이 축적되어 채널(channel)을 형성하지 않고 따라서 드레인(13)에는 전류가 흐르지 않는다.
한편 플로우팅 게이트(15)로부터 전자가 방출된 후, 즉 기입후에서는 그 플로우팅 게이트(15)중의 전자가 평형상태보다도 더욱 부족하므로 플로우팅 케이트(15) 직하의 실리콘기판(11)은 전자가 축적되어 채널을 형성하고 드레인(13)에 전류가 흐른다
이것에 의하여 기억정보의 읽어내기가 행하여진다.
제6도는 제1도에 있어서의 불휘발성 메모리셀(10)의 4비트분(10-1∼10-4)의 등가회로도이다.
이 등가회로도에서는 가로방향에 비트선(19-1)(l9-2), 소스선(20-1)(20-2) 및 주입선(21-1)(21-2)이 배치되어서 그들의 선과 교차하도록 세로방향으로 워드선(22-1)(22-2)이 배치되고다시 그들의 각 선의 교차개소에 4비트분의 메모리셀(10-1)(10-2)(10-3)(10-4)이 접속되어 있다.
각 비트의 메모리셀(10-1∼10-4)에 있어서 소스(12)는 소스선(20-1)(20-2)을 사이에 두고 어스측에 드레인(13)은 비트선(19-1)(19-2)측에 설렉트 게이트(14)는 워드선(22-1)(22-2)측에 다시 주입게이트(16)는 주입선(21-1)(21-2)측에 각각 접속되어 있다.
이 제6도를 참조하면서 메모리셀(10-1∼10-4)중의 예를들어 메모리셀(10-1)의 선택방법과 그 셀에 대한 정보의 소거, 기입 및 읽어내기 방법에 관하여 설명한다.
소거시에는 워드선(22-1)에 정전압(예를들면+12V), 주입선(21-1)에 부전압(예를들어-12V)을 인가하고 기타 모든 선을 0V로 한다.
이렇게되면 메모리셀(10-1)만이 설렉트 게이트(14)와 주입게이트(16)의 사이에 24V의 전위차가 생겨서 그 주입게이트(16)로부터 플로우팅 게이트(15)에 전자가 주입되어 그 메모리셀(10-1)중의 정보가 소거된다.
메모리셀(10-2)(10-3)에서는 전위차가 반분(12V)밖에 없으므로 전자가 주입되지 않고 소거는 행하여지지 않는다.
메모리셀(10-4)에서는 전위차가 전혀 생기지 않으므로 소거는 행하여지지 않는다
기입시에는 다같이 워드선(22-1)에 부전압(예를들어-12V), 주입선(21-1)에 정전압(예를들면+12V)을 인가하여 기타 모든 선을 0V로 한다.
메모리셀(10-1)만에 설렉트 게이트(14)와 주입게이트(16)의 사이에 24V의 전위차가 생겨서 플로우팅 게이트(15)로부터 주입게이트(16)에 전자가 방출되어서 그 메모리셀(10-1)에 정보가 써넣어진다.
메모리셀(10-2)(10-3)(10-4)에서는 소거시와 같은 이유에 의하여 기입이 행하여지지 않는다.
읽어내기시에는 워드선(22-1), 주입선(21-1) 및 비트선(19-1)에 정전압(예를들면 +5V)을 인가하고 기타의 모든 선을 0V로 한다.
메모리셀(10-1)만에 설렉트 게이트(14), 주입게이트(16) 및 드레인(13)에 정전압이 인가되어 플로우팅 게이트(15)중의 전하상태에 의하여 드레인전류가 흘러서 정보의 끄집어 내기가 가능하게 된다.
메모리셀(10-2)에서는 주입게이트(16) 및 드레인(13)이 0V가 되어 메모리셀(10-3)에서는 설렉트 게이트(14)가 0V가 되고 다시 메모리셀(10-4)에서는 설렉트 게이트(14), 주입게이트(16) 및 드레인(13)이 모두 0V로 되므로 각 플로우팅 게이트(15)중의 전하상태에 관계없이 항상 각 드레인전류가 영이 되고 말아 정보를 끄집어 낼 수가 없게 된다.
제7도는 제6도에 있어서의 4비트 메모리셀(10-1∼l0-4)의 패턴의 한 예를 표시하는 평면도이다.
이 평면도에 있어서 점선으로 둘러싸인 4개의 사각이 각각 하나의 메모리셀(10-1)(10-2)(10-3)(10-4)로 되어 있다.
플로우팅 게이트(15)는 설렉트 게이트(14)와 주입선(21-1)(21-2)에 중첩되어 있어 그 겹치는 면적은 설렉트 게이트(14)쪽이 크게 되어 있다. 또 드레인(13) 및 설렉트 게이트(14)는 콘택트구멍이 열려져 있어 A1배선 등으로 된 비트선(19-1)(19-2) 및 워드선(22-1)(22-2)(22-3)과 접속되어 있다.
주입선(21-1)(21-2) 및 설렉트 게이트(14)는 예를들어 1층째의 폴리실리콘에서 동시에 형성되고 다시 플로우팅 게이트(15)가 예를들어 2층째의 폴리실리콘에서 형성되어 있고 제조공정도 비교적 간단하다.
제8도(a)∼(d) 및 제9도(a)∼(d)는 제7도에 있어서의 메모리셀이 제조방법의 한 예를 표시하는 것으로서 그중 제8도(a)∼(d)는 각 제조공정마다의 패턴평면도이고 다시 제9도(a)∼(d)는 제8도(a)∼(d)의 Y-Y선에 따라서 볼때의 각 제조공정마다의 단면도이다.
이하 이들의 도면을 참조하면서 각 제조공정을 설명한다.
(1) 제8도(a) 및 제9도(a)의 공정 P형 실리콘기판(11)상에 필드산화막(23}을 형성한 후 게이트산화를 행하고 예를들어 막 후 500Å 정도의 게이트산화막(30)을 형성한다.
(2) 제8도(b) 및 제9도(b)의 공정 게이트산화막(30)상에 1층째의 폴리실리콘을 퇴적시켜 다시 그 폴리실리콘에 인을 확산시킨 후 패터닝을 행하여 설렉트 게이트(14) 및 주입게이트(16)와 일체가 된 주입선(21-1)(21-2)을 형성한다.
(3) 제8도(c) 및 제9도(c)의 공정 설렉트 게이트(14), 주입게이트(16) 및 주입선(21-1)(21-2)을 구성하고 있는 1층째의 폴리실리콘을 산화시켜서 예를들어 막 후 200Å 정도의 얇은 산화막을 형성한 후 그 위에 2층째의 폴리실리콘을 퇴적시킨다. 다시 그 2층째의 폴리실리콘에 인을 확산시킨 후 패터닝을 행하고 플로우팅 게이트(15)를 형성한다.
다음에 설렉트 게이트(14), 주입게이트(16) 및 플로우팅 게이트(15)를 마스크로 하여 셀프 어라인으로서 N형 불순물, 예를들면 비소를 실리콘기판(11)에 이온주입하고 그후 그 불순물을 열처리에 의하여 활성화시켜서 소스(12) 및 드레인(13)을 형성한다.
(4) 제8도(d) 및 제9도(d) 전면에 예를들어 PSG로부터 이루어진 중간절연막(17)을 퇴적시켜 그것에 콘택트구멍(18)을 뚫은 후 예를들어 A1을 퇴적시켜서 드레인(13) 및 설렉트 게이트를 접속한다.
그후 퇴적된 A1을 패터닝하여 비트선(19)(19-1)(19-2) 및 워드선(2l-2)(21-3)을 형성하면 제7도와 같은 불휘발성의 메모리셀을 얻을 수 있다.
본 실시예에서는 다음과 같은 이점을 가지고 있다. 소스(12)와 드레인(13)간의 위에 설렉트 게이트(14), 플로우팅 게이트(15) 및 주입게이트(16)를 삽입하였으므로 메모리셀이 1트랜지스터 구조가 되어 그것에 의하여 미세화가 가능하게 된다.
다시 종래의 플로우팅 게이트형 EEPROM과 같이 100Å 이하의 얇은 터널산화막의 정도를 좋게 형성할 필요가 없으므로 산화막의 형성기술이 간단하게 되어 그것에 의하여 제조효율의 향상과 제조원가의 저하를 도모할 수 있다.
그 위에 제조공정은 종래의 플로우팅 게이트형 EEPROM과 거의 동일하고 필요이상의 공정을 일체 필요로 하지 않는다.
또 본 발명은 도시한 설시예에 한정되지 않고 설렉트 게이트(14), 플로우팅 게이트(15) 및 주입게이트(16)의 재질, 형상 및 배치상태를 도시이외의 것으로 변형하거나 혹은 다른 구성요소, 예를들면 반도체기판을 P형 실리콘기판 이외의 것으로 구성하거나 그것에 응하여 소스(12) 및 드레인(13)을 P형 등의 다른 영역에서 구성하는 등 여러가지의 변형이 가능하다.
이상 상세히 설명한 것과 같이 본 발명에 의하면 소스와 드레인간의 위에 절연막을 사이에 두고 제1, 제2, 제3의 게이트를 배설하고 그 양단의 제1과 제3의 게이트에 소정전압을 인가하는 것에 의하여 중간의 제2게이트에 대하여 전자의 주입 및 끄집어 내기를 행하도록 한 것이어서 메모리셀이 1트랜지스터 구조가 되어 그것에 의하여 미세화가 도모된다.
더욱이 종래와 같은 얇은 터널산화막을 정도 좋게 형성할 필요가 없으므로 절연막의 형성이 간단하게 되어 그것에 의하여 제조효율의 향상과 제조원가의 감소라는 효과도 기대할 수 있다.

Claims (3)

  1. 반도체기판의 표면에 M0S 트랜지스터의 소스와 드레인이 형성된 불휘발성의 메모리셀을 가지는 반도체기억장치에 있어서 상기 소스와 드레인간에 절연막을 사이에 두고 제1, 제2, 제3의 게이트를 배설하고 그 양단의 제1과 제3의 게이트에 소정전압을 인가하는 것에 의하여 중간의 제2의 게이트에 대하여 전자의 주입 및 끄집어내기를 행하도록 한 것을 특징으로 하는 반도제기억장치
  2. 제1항에 있어서, 상기 제1과 제3의 게이트의 어느 한쪽의 형성면적을 다른쪽 보다도 작게 하는 것에 의하여 작은쪽의 게이트로부터 전자의 주입 및 끄집어내기를 행하도록 한 반도체기억장치
  3. 제1항에 있어서, 정보읽어내기시에 있어서 전기 제1, 제3의 게이트 및 드레인에 정전압을 인가하도록 한 반도체기억장치
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