KR100311099B1 - 플래시 메모리 및 그 제조 방법 - Google Patents
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Abstract
데이터 소거가 플로팅 게이트의 코너 에지로부터 절연막을 통해 소거 게이트로 전자를 인출함으로써 수행되고, 상호 절연된 플로팅 게이트, 콘트롤 게이트 및 소거 게이트를 갖는 플래시 메모리에서, 플로팅 게이트와 소거 게이트간 절연막이 그 코너 부분에서 균일한 두께를 갖도록 형성된다.
Description
본 발명은 비휘발성 반도체 메모리 장치인 플래시 메모리에 관한 것으로, 특히 소거하는 동안 플로팅 게이트로부터 전자를 인출하기 위한 소거 게이트를 가진 플래시 메모리 및 그 제조 방법에 관한 것이다.
종래, 공지된 플래시 메모리는 데이터 판독 및 데이터 기입 동작시 플로팅 게이트에 대하여 제어를 수행하기 위한 콘트롤 게이트를 갖고, 또한, 콘트롤 게이트와 무관하게, 플로팅 게이트에 대하여 소거를 수행하기 위한 소거 게이트를 갖는다.
상술한 형태의 플래시 메모리를 도 5 에 나타낸 평면도로 도시하고, 도 5 의 선 x-x를 따라 자른 단면도를 도 6 에 도시한다. 플래시 메모리에서, 소자 분리 산화막 (2) 에 의해 분리된 활성 영역이 p형 기판 (1) 의 표면 상에 제공되고, 개재된 게이트 절연막 (3) 을 통해 소오스 영역 (14a) 과 드레인 영역 (14b)사이의 채널 영역의 상부에 플로팅 게이트 (12) 가 제공된다. 개재된 절연막 (8) 을 통해 상술한 구조체의 상부에 워드선인 직선형의 콘트롤 게이트 (11) 가 제공된다. 소거 게이트 (13) 는 플로팅 게이트 (12) 의 에지와 겹치도록 제공된다.
상술한 바와 같은 플래시 메모리에서, 데이터가 메모리에 기입되는 조건은 전자가 플로팅 게이트로 주입되고, 메모리 트랜지스터의 임계 전압이 높은 조건이다. 소거 조건은 전자가 플로팅 게이트로부터 방출되고, 임계 전압이 낮은 조건이다.
플래시 메모리의 소거는 소거 게이트에 의하여 플로팅 게이트의 코너 에지 부분으로부터 전자를 인출하기 위하여, 파울러-놀트하임 (Fowler-Nordheim : F-N) 터널링 전류를 사용함으로써 수행된다.
도 7 에 도시한 바와 같이, 소거 게이트 (13) 의 포텐셜이 높아지면, 전기력선 (21) 에 의하여 나타낸 전기장이 플로팅 게이트 (12) 와 소거 게이트 (13) 사이에 있는 절연막 (10) (이하 이 막은 간단하게 FG-EG 절연막이라고 함) 에 생성된다.
절연막이 평행한 위치와 비교하면, 플로팅 게이트 (12) 의 코너 에지 (15) 에 도 7 에 도시한 바와 같이 전기장이 집중되어, 그 결과 절연막의 유효 두께가 감소되고, 터널링 현상이 에지 (15) 부분을 통해 발생하게 되어, 전자가 플로팅 게이트 (12) 로부터 소거 게이트 (13) 로 이동한다.
판독 및 기입과 같은 소거 이외의 동작 수행시, 소거 게이트의 포텐셜이 감소하더라도, 전기장은 실제 FG-EG 절연막의 평행 부분 (17) 보다 에지로부터 대면하는 게이트 표면의 만곡 부분 (16) 에서 더욱 약하기 때문에, 이상적으로는 에지 (15) 를 통하는 전자의 흐름이 없고, 평행 부분 (17) 을 통하는 전자의 흐름 역시 없다. 즉, 소거 게이트는 소거만을 위한 게이트로서 작용한다.
종래의 FG-EG 절연막은 폴리실리콘으로 형성된 플로팅 게이트의 열산화에 의하여 형성된다. 그러나, 열산화에 의하여 형성된 실리콘 산화막은, 도 8 에 도시한 바와 같이, 통상적으로 막 두께가 얇은 에지를 갖는다. 에지 부분이 얇아질 경우, 소거 이외의 동작에 의하여 플로팅 게이트 포텐셜이 상승하게 되어, 예를 들면, 판독 수행시, 전자가 얇은 에지 부분을 통해 방출되고, 데이터 기입 조건으로 변화되는 문제 (이것은 외란 효과로 공지되어 있다) 를 초래한다.
열산화된 후막을 형성하기 위한 시도를 하면, 플로팅 게이트의 코너에서 결과적으로 생성된 둥근 에지로 인하여, 소거하는 동안 전기장의 집중을 저하시켜 소거가 불충분해지는 문제가 있다.
따라서, 본 발명의 목적은 종래 기술의 상술한 결점을 고려하여, 상술한 외란 효과를 감소시키고 장기간의 신뢰성을 갖는 플래시 메모리를 제공하는 플래시 메모리 및 그 제조 방법을 제공하는 것이다.
도 1 은 본 발명에 따른 플래시 메모리 제조 방법을 도시한 공정 단면도.
도 2 는 본 발명에 따라 도 1 이후 연속되는 플래시 메모리 제조 방법을 도시한 공정 단면도.
도 3 은 본 발명에 따라 도 2 이후 연속되는 플래시 메모리 제조 방법을 도시한 공정 단면도.
도 4 는 플로팅 게이트의 코너 부분의 확대도.
도 5 는 본 발명이 적용된 플래시 메모리 구조체의 평면도.
도 6 은 도 5 에 나타낸 선 x-x를 따라 자른 단면도.
도 7 은 본 발명이 적용된 플래시 메모리에서 데이터를 소거하는 방법을 도시한 도면.
도 8 은 종래 플래시 메모리를 도시한 확대 단면도.
도 9 는 본 발명에 따른 플래시 메모리를 도시한 확대 단면도.
도 10 은 플래시 메모리를 도시한 확대 단면도.
※도면의 주요부분에 대한 부호의 설명※
1 : p형 기판
2 : 소자 분리 산화막
3 : 게이트 절연막
8 : 절연막
11 : 콘트롤 게이트
12 : 플로팅 게이트
13 : 소거 게이트
본 발명은 플로팅 게이트, 콘트롤 게이트 및 소거 게이트가 제공되고, 상기 게이트들은 상호 절연되고, 데이터의 소거가 상기 플로팅 게이트의 코너 에지(corner edge) 로부터 절연막을 통해, 대면하는 소거 게이트로 전자를 인출함으로써 수행되는 플래시 메모리로서, 상기 플로팅 게이트와 상기 소거 게이트 사이의 상기 절연막은 상기 플로팅 게이트의 코너 부분에서 균일한 두께를 갖는다.
상술한 플로팅 게이트는 폴리실리콘으로 이루어지는 것이 바람직하고, 상술한 FG-EG 절연막은 실리콘 산화막 또는 실리콘 산화질화막으로 이루어지는 것이 바람직하다.
본 발명의 다른 일례는 플로팅 게이트, 콘트롤 게이트 및 소거 게이트가 제공되고, 상기 게이트들은 상호 절연되고, 데이터의 소거가 상기 플로팅 게이트의 코너 에지로부터 절연막을 통해, 대면하는 소거 게이트로 전자를 인출함으로써 수행되는 플래시 메모리 제조 방법으로서, 상기 방법은 폴리실리콘으로 이루어진 상기 플로팅 게이트를 형성하고, 상기 플로팅 게이트의 코너 표면을 노출시키는 단계와 CVD 공정을 사용하여 소정의 형태로 처리된 상기 플로팅 게이트 상에 실리콘 산화막을 형성하는 단계를 구비한다.
본 발명의 또 다른 일례는 플로팅 게이트, 콘트롤 게이트 및 소거 게이트가 제공되고, 상기 게이트들은 상호 절연되고, 데이터의 소거가 상기 플로팅 게이트의 코너 에지로부터 절연막을 통해, 대면하는 소거 게이트로 전자를 인출함으로써 수행되는 플래시 메모리 제조 방법으로서, 상기 방법은 폴리실리콘으로 이루어진 상기 콘트롤 게이트를 형성하고 상기 콘트롤 게이트의 측벽을 형성하는 단계, 상기 측벽을 마스크로 사용함으로써 폴리실리콘으로 이루어진 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트의 코너 에지를 노출시키는 단계, 상기 플로팅 게이트의 코너 부분에서 균일한 두께를 갖는 실리콘 산화막을 형성하는 단계 및 상기 소거 게이트를 형성하는 단계를 구비한다.
본 발명의 또 따른 일례는 CVD 공정을 사용하여, 플로팅 게이트 상에 실리콘 산화막을 형성하는 상기 단계 후에 어닐링하는 단계를 포함하는 플래시 메모리를 제조하는 방법이다.
본 발명의 또 다른 일례는 CVD 공정을 사용하여, 플로팅 게이트 상에 실리콘 산화막을 형성하는 상기 단계 후에, 실리콘 열산화막을 형성하는 단계를 포함하는 플래시 메모리를 제조하는 방법이다.
본 발명의 또 다른 일례는 CVD 공정을 사용하여, 플로팅 게이트 상에 실리콘 산화막을 형성하는 상기 단계 후에, 질소 화합물을 포함한 산화 분위기에서 열산화를 수행하는 단계를 포함하는 플래시 메모리를 제조하는 방법이다.
본 발명에 따른 플래시 메모리에서, FG-EG 절연막은 그 코너 부분에서 균일한 두께를 갖도록 형성되기 때문에, 외란 효과가 발생하지 않고, 장기간의 안정성이 달성된다.
도 5 는 본 발명에 따른 플래시 메모리의 일례의 평면도를 나타내고, 도 6 은 도 5 의 선 x-x에 의하여 지시된 방향을 따라 자른, 단면도를 나타낸다. 플래시 메모리에서, 소자 분리막 (2) 에 의하여 분리된 활성 영역이 p형 기판 (1) 의 표면 상에 제공되고, 개재된 게이트 절연막 (3) 을 통하여 소오스 영역 (14a) 과 드레인 영역 (14b) 사이의 채널 영역의 상부에 플로팅 게이트 (12) 가 제공된다. 개재된 절연막 (8) 을 통하여, 상술한 구조체의 상부에 워드선인 직선형의 콘트롤 게이트 (11) 가 제공된다. 소거 게이트 (13) 는 플로팅 게이트 (12) 의 에지와 겹치도록 제공된다.
도 9 는 플로팅 게이트의 코너 부분의 확대도이다. 본 발명에서, FG-EG 절연막의 만곡 부분 (16) 은 도 9 에 도시한 바와 같이, 플로팅 게이트로부터 균일한 거리에 있다. 만곡 부분 (16) 이 에지 (15) 를 그 중심으로서 갖는 1/4 원인 가장 바람직한 형태로 존재해야 함에도 불구하고, 정상 작동 조건하에서, 두께의 변화가 10 % 이내이고, 더욱 바람직하게는 1/4 원의 5 % 이내라면, 본 발명의 목적을 달성하는 것이 가능하다.
도 8 에 도시한 바와 같이, 만곡 부분 (16) 의 두께가 얇아지면, 외란 효과가 발생하는 경향이 있기 때문에, 상기 조건은 바람직하지 않다. 그러나, 만일 도 10 에 도시한 바와 같이 두께가 지나치면, F-N 터널링 현상에 의하여 전자를 인출하는데 난점이 있다.
본 발명에서는, 플로팅 게이트, 콘트롤 게이트 및 소거 게이트 전부가 폴리실리콘으로 이루어지는 것이 그 특성의 관점에서 특히 바람직하고, 각 게이트 사이의 절연막은 실리콘 산화막 또는 실리콘 산화질화막으로 이루어지는 것이 바람직하다.
FG-EG 절연막을 형성하기 위하여 사용되는 재료가 실리콘 산화물 또는 실리콘 산화질화물인 것이 바람직하다.
본 발명에 따른 제조 방법에서, FG-EG 절연 게이트는 이방성이 높은 막 형성 방법에 의하여 형성되는 것이 필수적이다. 종래 행해지던 바와 같이, 폴리실리콘을 사용하는 소정의 공정에 의하여 플로팅 게이트를 형성하고, 소거 게이트에 대하여 대면하는 플로팅 게이트의 코너 부분이 노출되게 한 후에, 본 발명에서는, 실리콘 산화막이 CVD 법을 사용함으로써 플로팅 게이트의 노출된 코너 부분 상에 우선 형성된다. 실리콘 산화막은 CVD 를 사용하여 소망되는 두께보다 얇은 두께로 형성될 수 있고, 그 후 추가적인 산화등이 소망되는 두께를 달성하기 위해 사용될 수 있다. 필요하다면, 막질을 개선하기 위한 공정을 수행하는 것 역시 가능하다. 다음으로, FG-EG 절연막을 형성하는 전형적인 방법을 이하 (a) 내지 (d) 를 통하여 설명한다.
(a) CVD 법을 사용하여, 실리콘 산화막이 소망되는 막 두께로 형성된다. 사용되는 CVD 공정은 미세하고 치밀한 막의 형성할 수 있고, 통상적인 LPCVD (low-pressure CVD) 가 사용될 수 있는 것이 바람직하고, 약 800 ℃ 의 온도에서, 원료 가스로 사용되는 SiH4및 O2등의 가스 혼합물로 HTO (high-temperature CVD oxidation) 가 사용되는 것이 바람직하다.
(b) CVD 법을 사용하여 (어떠한 방법도 사용될 수 있다), 소정의 두께의 실리콘 산화막이 형성되고, 그 후, 미세하고 치밀한 막을 달성하기 위하여 950 ± 100 ℃ 의 온도에서 어닐링을 행하는 것이 바람직하다. 어닐링 방법은 다수의 기판을 전기로에서 일시에 처리하는 것일 수 있고, 또한 통상적인 형태의 어닐링 대신에, RTA (rapid thermal annealing) 를 사용하는 것도 가능하다.
(c) CVD 법을 사용하여 (어떠한 방법도 사용될 수 있다), 실리콘 산화막이 소정의 두께의 70 % 정도로부터 100 % 미만의 범위내의 (바람직하게는 80 % 로부터98 % 의 범위) 두께로 형성되고, 그 후, 실리콘 산화막이 소망되는 두께까지 형성되도록 950 ± 100 ℃ 의 온도에서 열산화가 수행된다. 이 경우, 건식 산화 또는 습식 산화가 사용될 수 있다. 또한, 통상적인 열산화 방법 대신에 RTO (rapid thermal oxidation) 를 사용하는 것도 가능하다.
(d) CVD 법을 사용하여 (어떠한 방법도 사용될 수 있다), 실리콘 산화막이 소정의 두께의 70 % 정도로부터 100 % 미만의 범위내의 (바람직하게는 80 % 로부터 98 % 의 범위) 두께로 형성되고, 그 후, 소정의 두께의 질화막이 형성되도록, NH3또는 N2가스등과 같은 질소 화합물 가스 및 산소를 포함한 분위기에서 950 ± 100 ℃ 의 온도로 열산화가 수행된다. 또한, NH3또는 N2가스등과 같은 질소 화합물 가스 및 산소를 포함한 분위기에서, RTO 방법인 RTN (rapid thermal nitridation) 을 사용하는 것도 가능하다.
일반적으로, FG-EG 절연막의 두께는 약 200 옹스트롬으로 형성되고, 이는 작동 전압에 따라 조정될 수 있다.
바람직한 실시예
이하, 첨부된 관련 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1 의 (a) 에 도시한 바와 같이, 약 3000 옹스트롬으로 형성된 활성 영역이 실리콘 기판 (1) 상의 소자 분리 산화막 (2) 에 의하여 분리되고, 게이트막 (3) 이 그 채널 영역 상에 형성된다. 그 후, 폴리실리콘막 (4) 이 형성되어소자 분리 산화막 사이의 공간이 채워진다.
다음으로, 도 1 의 (b) 에 도시한 바와 같이, SiH4및 O2의 가스 혼합물의 분위기에서 800 ℃ 로 실리콘막이 180 옹스트롬의 두께로 형성되도록 HTO (high-temperature CVD oxidation) 가 사용되고, 실리콘 산화막이 300 옹스트롬의 두께로 형성되도록 열산화가 더 수행되어, 그 표면 상에 두께가 1500 옹스트롬인 폴리실리콘막 (6) 이 형성되고, 그 표면 상에, CVD 법을 사용하여 두께가 2500 옹스트롬인 실리콘 산화막 (7) 이 형성된다.
다음으로, 도 1 의 (c) 에 도시한 바와 같이, 실리콘막 (5) 을 에칭 스토퍼로서 사용하여, 실리콘막 (7) 및 폴리실리콘막 (6) 이 에칭됨으로써, 폴리실리콘막 (6) 이 분리되고 콘트롤 게이트 (11) 가 형성된다.
그 후, 실리콘 산화막이 CVD 법을 사용하여 전체 표면 상부에 형성되고, 도 2 의 (d) 에 도시한 바와 같이, 콘트롤 게이트의 측벽 상에 측벽 산화막 (9) 이 형성되도록 에칭이 행해진다.
다음으로, 도 2 의 (e) 에 도시한 바와 같이, 측벽 산화막 (9) 을 마스크로서 사용하여 폴리실리콘막 (4) 이 분리됨으로써, 플로팅 게이트 (12) 가 형성된다.
다음으로, 도 2 의 (f) 에 도시한 바와 같이, 습식 에칭 등이 산화막 (9) 의 40 내지 100 옹스트롬 정도를 에치백하기 위하여 사용됨으로써, 플로팅 게이트 (12) 의 코너 에지 (15) 가 노출된다.
다음으로, 도 3 의 (g) 에 도시한 바와 같이, 약 800 ℃ 의 온도에서 SiH4및 O2등의 가스 혼합물을 사용하여, 플로팅 게이트 (12) 의 표면 상에 약 200 옹스트롬의 두께로 실리콘 산화막이 형성되도록 HTO 방법이 사용된다. 도 4 는 플로팅 게이트 (12) 의 코너 부분의 확대도이다. 코너 부분에서 실리콘 산화막에 의하여 형성되는 FG-EG 절연 게이트 (10) 는 플로팅 게이트 (12) 의 코너 에지 (15) 를 그 중심으로서 갖는 대략적으로 1/4 원을 나타내도록 형성된다.
다음으로, 도 3 의 (h) 에 도시한 바와 같이, 소거 게이트로 역할할 폴리실리콘 형성 후, 전체 표면 상에, 분리를 행하기 위한 에칭이 수행됨으로써, 소거 게이트 (13) 가 형성된다.
상기 자세하게 설명한 바와 같이, 본 발명은 플로팅 게이트와 소거 게이트간 절연막에서의 균일한 막 두께를 특징으로 하기 때문에, 외란 효과가 감소되고, 장기간의 신뢰성을 갖는 플래시 메모리가 달성된다.
Claims (7)
- 플로팅 게이트, 콘트롤 게이트 및 소거 게이트가 제공되고, 상기 게이트들은 상호 절연되고, 데이터의 소거가 상기 플로팅 게이트의 코너 에지로부터 절연막을 통해, 대면하는 상기 소거 게이트로 전자를 인출함으로써 수행되는 플래시 메모리로서,상기 플로팅 게이트와 상기 소거 게이트간 상기 절연막은 상기 플로팅 게이트의 코너 부분에서 균일한 두께를 갖는 것을 특징으로 하는 플래시 메모리.
- 제 1 항에 있어서, 상기 플로팅 게이트는 폴리실리콘으로 이루어지고, 상기 절연막은 실리콘 산화막 또는 실리콘 산화질화막으로 이루어지는 것을 특징으로 하는 플래시 메모리.
- 플로팅 게이트, 콘트롤 게이트 및 소거 게이트가 제공되고, 상기 게이트들은 상호 절연되고, 데이터의 소거가 상기 플로팅 게이트의 코너 에지로부터 절연막을 통해, 대면하는 상기 소거 게이트로 전자를 인출함으로써 수행되는 플래시 메모리 제조 방법으로서,폴리실리콘으로 이루어진 상기 플로팅 게이트를 형성하고 상기 플로팅 게이트의 코너 표면을 노출시키는 단계, 및CVD 공정을 사용하여, 상기 플로팅 게이트 상의 상기 노출된 코너부분에 실리콘 산화막을 균일한 두께로 형성하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 제조 방법.
- 플로팅 게이트, 콘트롤 게이트 및 소거 게이트가 제공되고, 상기 게이트들은 상호 절연되고, 데이터의 소거가 상기 플로팅 게이트의 코너 에지로부터 절연막을 통해, 대면하는 상기 소거 게이트로 전자를 인출함으로써 수행되는 플래시 메모리 제조 방법으로서,폴리실리콘으로 이루어진 상기 콘트롤 게이트를 형성하고 상기 콘트롤 게이트의 측벽을 형성하는 단계,상기 측벽을 마스크로 사용함으로써 폴리실리콘으로 이루어진 플로팅 게이트를 형성하는 단계,상기 플로팅 게이트의 코너 에지를 노출시키는 단계,상기 플로팅 게이트의 코너 부분에서 균일한 두께를 갖는 실리콘 산화막을 형성하는 단계, 및상기 소거 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 제조 방법.
- 제 3 항에 있어서, CVD 공정을 사용하여, 상기 플로팅 게이트 상에 실리콘 산화막을 형성하는 상기 단계 이후, 어닐링하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 제조 방법.
- 제 3 항에 있어서, CVD 공정을 사용하여, 상기 플로팅 게이트 상에 실리콘 산화막을 형성하는 상기 단계 이후, 실리콘 열산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 제조 방법.
- 제 3 항에 있어서, CVD 공정을 사용하여, 상기 플로팅 게이트 상에 실리콘 산화막을 형성하는 상기 단계 이후, 질소 화합물을 포함한 산화 분위기에서 열산화를 수행하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 제조 방법.
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