JPH0661505A - メモリ・セル、その製造方法および方向性誘電体材料 - Google Patents
メモリ・セル、その製造方法および方向性誘電体材料Info
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- JPH0661505A JPH0661505A JP5130642A JP13064293A JPH0661505A JP H0661505 A JPH0661505 A JP H0661505A JP 5130642 A JP5130642 A JP 5130642A JP 13064293 A JP13064293 A JP 13064293A JP H0661505 A JPH0661505 A JP H0661505A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
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-
- H—ELECTRICITY
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】 低い電圧で動作可能であり、外乱に対して高
い抵抗性を有し、容易にスケーリング可能な構造を有す
る、フラッシュＥＥＰＲＯＭを提供することである。 【構成】 複数のＭＯＳセルを含むフラッシュＥＥＰＲ
ＯＭを製造する。各セルでは、プログラミングおよび消
去が、それぞれ書込みゲート２２から浮動ゲート１４に
向かうトンネル効果および浮動ゲート１４から消去ゲー
ト１０に向かうトンネル効果によって行われる。使用す
る方向性誘電体１６、２４は多層構造（ＭＬＳ）酸化物
であり、薄い酸化物と薄いポリシリコンが交互の層を形
成する。層構造は非対称である。すなわち、最上部また
は最下部の層のどちらかがその他の層よりも厚い。この
構造の結果、酸化物は方向性を示す。すなわち、一方の
方向の方が逆の方向よりもトンネル効果が容易になる。
さらに酸化物はトンネル効果を著しく強化する（４．７
Ｖという低い電圧でトンネル効果が認められる）。
い抵抗性を有し、容易にスケーリング可能な構造を有す
る、フラッシュＥＥＰＲＯＭを提供することである。 【構成】 複数のＭＯＳセルを含むフラッシュＥＥＰＲ
ＯＭを製造する。各セルでは、プログラミングおよび消
去が、それぞれ書込みゲート２２から浮動ゲート１４に
向かうトンネル効果および浮動ゲート１４から消去ゲー
ト１０に向かうトンネル効果によって行われる。使用す
る方向性誘電体１６、２４は多層構造（ＭＬＳ）酸化物
であり、薄い酸化物と薄いポリシリコンが交互の層を形
成する。層構造は非対称である。すなわち、最上部また
は最下部の層のどちらかがその他の層よりも厚い。この
構造の結果、酸化物は方向性を示す。すなわち、一方の
方向の方が逆の方向よりもトンネル効果が容易になる。
さらに酸化物はトンネル効果を著しく強化する（４．７
Ｖという低い電圧でトンネル効果が認められる）。
Description
【０００１】
【産業上の利用分野】本発明は概して不揮発性半導体メ
モリ素子およびその製造に使用される材料に関するもの
である。具体的には、本発明は不揮発性の電気的消去可
能プログラマブム読取り専用メモリ（ＥＥＰＲＯＭ）に
関するものである。
モリ素子およびその製造に使用される材料に関するもの
である。具体的には、本発明は不揮発性の電気的消去可
能プログラマブム読取り専用メモリ（ＥＥＰＲＯＭ）に
関するものである。
【０００２】
【従来の技術】コンピュータ業界では、情報を記憶する
ためのメモリ素子および方法が長い間決定的に重要であ
った。したがって、半導体材料およびそれから製造され
るメモリ素子の進歩が大きな価値をもっている。
ためのメモリ素子および方法が長い間決定的に重要であ
った。したがって、半導体材料およびそれから製造され
るメモリ素子の進歩が大きな価値をもっている。
【０００３】ＥＥＰＲＯＭという用語は、製造後に消去
および再書込みが可能なメモリ素子に使用される。これ
らのメモリ・セルは一般にＭＯＳ技術に基づいており、
浮動ゲート構造を用いる。そのようなメモリ・セルで
は、電荷が、電気的に絶縁された浮動ゲート上に移動ま
たは書き込まれ、それによって素子の閾値電圧を制御す
る。読取り動作は、充電ゲートによってもたらされると
非充電ゲートによるインピーダンスを区別する。したが
って、充電ゲートをセルの一方の（２進）状態を示すの
に使用し、未充電ゲートを他方の状態を示すのに使用す
ることができる。セルの状態を反転するには、電荷を浮
動ゲートから取り去る、すなわち消去する。
および再書込みが可能なメモリ素子に使用される。これ
らのメモリ・セルは一般にＭＯＳ技術に基づいており、
浮動ゲート構造を用いる。そのようなメモリ・セルで
は、電荷が、電気的に絶縁された浮動ゲート上に移動ま
たは書き込まれ、それによって素子の閾値電圧を制御す
る。読取り動作は、充電ゲートによってもたらされると
非充電ゲートによるインピーダンスを区別する。したが
って、充電ゲートをセルの一方の（２進）状態を示すの
に使用し、未充電ゲートを他方の状態を示すのに使用す
ることができる。セルの状態を反転するには、電荷を浮
動ゲートから取り去る、すなわち消去する。
【０００４】一般的に、ＥＥＰＲＯＭはアレイまたはマ
トリックス構造の複数のメモリ・セルから成る。すなわ
ち、複数の平行なワード線または行線にほぼ直角な、複
数の平行なビット線または列線として作成される。その
ようなアレイでは、１つのメモリ・セルを、指定された
行線と指定された列線の交点で表すことができる。セル
は、特定の列線および特定の行線に適当な電圧を印加す
ることにより、プログラミングまたは消去することがで
きる。セルのアレイまたはマトリックス全体に対して消
去を行うことが可能なＥＥＰＲＯＭをフラッシュＥＥＰ
ＲＯＭと称する。一括消去というこの性質は、セルの寸
法を一層小さくできる点で利点を有する。
トリックス構造の複数のメモリ・セルから成る。すなわ
ち、複数の平行なワード線または行線にほぼ直角な、複
数の平行なビット線または列線として作成される。その
ようなアレイでは、１つのメモリ・セルを、指定された
行線と指定された列線の交点で表すことができる。セル
は、特定の列線および特定の行線に適当な電圧を印加す
ることにより、プログラミングまたは消去することがで
きる。セルのアレイまたはマトリックス全体に対して消
去を行うことが可能なＥＥＰＲＯＭをフラッシュＥＥＰ
ＲＯＭと称する。一括消去というこの性質は、セルの寸
法を一層小さくできる点で利点を有する。
【０００５】浮動ゲートのプログラミング（または書込
み）および消去を容易にするため、多数の解決法が提案
されてきた。
み）および消去を容易にするため、多数の解決法が提案
されてきた。
【０００６】いくつかの解決法は、メモリ・セルの構造
または設計に注目している。例えば、そのような設計の
１つは、絶縁層で浮動ゲートから分離された１つの制御
ゲートを使用している。書込みは、制御ゲートに十分な
正のバイアスをかけて浮動ゲートから制御ゲートに向か
う電子流を誘起させることによって行われる。浮動ゲー
トはそれに応じて正の電荷を蓄積する。消去するとき
は、制御電極を負に傾斜させて、浮動ゲートが負の電荷
を蓄積するようにする。（この手法は、リー（Lee）の
論文"A New approach for the Floating Gate MOS Nonv
olatile Memory"、Applied Physics Letters、Vol.31、
No.7、1977年10月、pp.475〜476、で考察されてい
る。）
または設計に注目している。例えば、そのような設計の
１つは、絶縁層で浮動ゲートから分離された１つの制御
ゲートを使用している。書込みは、制御ゲートに十分な
正のバイアスをかけて浮動ゲートから制御ゲートに向か
う電子流を誘起させることによって行われる。浮動ゲー
トはそれに応じて正の電荷を蓄積する。消去するとき
は、制御電極を負に傾斜させて、浮動ゲートが負の電荷
を蓄積するようにする。（この手法は、リー（Lee）の
論文"A New approach for the Floating Gate MOS Nonv
olatile Memory"、Applied Physics Letters、Vol.31、
No.7、1977年10月、pp.475〜476、で考察されてい
る。）
【０００７】もう１つの通常の設計は、プログラミング
・ゲートと消去ゲートを両方使用するものである。この
設計方式に基づくセルでは、浮動ゲートは、プログラミ
ング・ゲートから制御ゲートに向かう電子流を誘起する
ことによってプログラミングされ、浮動ゲートから消去
ゲートに向かう電子流を誘起することによって消去され
る。（この設計は米国特許第４３１４２６５号明細書に
例示されている。）
・ゲートと消去ゲートを両方使用するものである。この
設計方式に基づくセルでは、浮動ゲートは、プログラミ
ング・ゲートから制御ゲートに向かう電子流を誘起する
ことによってプログラミングされ、浮動ゲートから消去
ゲートに向かう電子流を誘起することによって消去され
る。（この設計は米国特許第４３１４２６５号明細書に
例示されている。）
【０００８】その他に、浮動ゲートの書込みまたは消去
の方法に注目した解決法がある。こうした目的で最もよ
く使用される電荷移動手段はホット・エレクトロン注入
（ホット・エレクトロン注入はチャネル・ホット・エレ
クトロンから生じることがあるが、通常は電子なだれ降
伏から生じる）またはファウラー＝ノルトハイム・トン
ネル効果である。
の方法に注目した解決法がある。こうした目的で最もよ
く使用される電荷移動手段はホット・エレクトロン注入
（ホット・エレクトロン注入はチャネル・ホット・エレ
クトロンから生じることがあるが、通常は電子なだれ降
伏から生じる）またはファウラー＝ノルトハイム・トン
ネル効果である。
【０００９】ホット・エレクトロン注入 ホット・エレクトロン注入を使用してデータ書込み動作
を行う通常の方法では、メモリ・セルのドレイン領域と
制御ゲートに電圧を印加する必要がある。電圧を印加す
ると、浮動ゲートの下側に設けたチャンネル領域の電子
が浮動ゲートに注入される。ホット・エレクトロンは、
制御ゲートに印加された高電圧によって所定の電位に設
定される。浮動ゲートに電子が注入されると、チャンネ
ル領域の閾値電圧が増大する。消去時には、高電圧を消
去ゲートに印加すると、浮動ゲートから消去ゲートに電
子が放電される。
を行う通常の方法では、メモリ・セルのドレイン領域と
制御ゲートに電圧を印加する必要がある。電圧を印加す
ると、浮動ゲートの下側に設けたチャンネル領域の電子
が浮動ゲートに注入される。ホット・エレクトロンは、
制御ゲートに印加された高電圧によって所定の電位に設
定される。浮動ゲートに電子が注入されると、チャンネ
ル領域の閾値電圧が増大する。消去時には、高電圧を消
去ゲートに印加すると、浮動ゲートから消去ゲートに電
子が放電される。
【００１０】この電荷移動法には幾つかの欠陥がある。
ホット・エレクトロン注入によってメモリ・セルをプロ
グラミングするには比較的低い電圧が必要であるが、高
電流要件のために追加の電源が必要となる可能性があ
る。さらに、消去のために注入を用いると、絶縁層が損
われ、その結果、セルの劣化および破壊が起こる可能性
がある。この条件の実際上の影響は、実行可能な書込み
および消去の合計回数が制限されたことである。言い換
えると、高い電流密度は、素子の有効寿命に大きなマイ
ナスの影響を及ぼす。
ホット・エレクトロン注入によってメモリ・セルをプロ
グラミングするには比較的低い電圧が必要であるが、高
電流要件のために追加の電源が必要となる可能性があ
る。さらに、消去のために注入を用いると、絶縁層が損
われ、その結果、セルの劣化および破壊が起こる可能性
がある。この条件の実際上の影響は、実行可能な書込み
および消去の合計回数が制限されたことである。言い換
えると、高い電流密度は、素子の有効寿命に大きなマイ
ナスの影響を及ぼす。
【００１１】トンネル効果は、プログラミング・ゲート
から浮動ゲートに、さらに浮動ゲートから消去ゲートに
電荷を移動するためのもう一つの方法である。（例え
ば、米国特許第４０９９１９６号明細書を参照のこ
と。）
から浮動ゲートに、さらに浮動ゲートから消去ゲートに
電荷を移動するためのもう一つの方法である。（例え
ば、米国特許第４０９９１９６号明細書を参照のこ
と。）
【００１２】トンネル効果には注入よりも高い電圧が必
要であるが、非常に低い電流要件を有する。低い電流を
使って浮動ゲートを消去することの利点は、トンネル・
ウィンドウに与える損傷が少なく、それに応じてメモリ
・セルの耐久性および信頼性にプラスの影響を及ぼすこ
とである。しかし、トンネル消去に必要な高電圧は、ソ
ース・ジャンクション・フィールド・プレートを破壊さ
せ、ホット・ホールを発生させる。
要であるが、非常に低い電流要件を有する。低い電流を
使って浮動ゲートを消去することの利点は、トンネル・
ウィンドウに与える損傷が少なく、それに応じてメモリ
・セルの耐久性および信頼性にプラスの影響を及ぼすこ
とである。しかし、トンネル消去に必要な高電圧は、ソ
ース・ジャンクション・フィールド・プレートを破壊さ
せ、ホット・ホールを発生させる。
【００１３】トンネル効果で使用される高電圧は、個々
のメモリ・セルの外部でも問題を生じさせる。例えば、
フラッシュＥＥＰＲＯＭで使用するメモリ・セル・アレ
イでは、１つのセルに書き込むために高電圧を使用する
と、別のセルが誤って書かれる可能性がある。この状態
を一般に誤りデータ書込みと呼んでいる。この問題は以
下の状態で発生する。特定のメモリ・セルに書き込むた
めに制御ゲートとドレインの両方に高電圧を印加すると
き、制御ゲートの電圧により、同じ制御電圧を共用する
他のメモリ・セルの浮動ゲートが高い電位レベルに引っ
張られる。その１つの結果として、これら他のセルの浮
動ゲートと消去ゲートの間に電界が確立される。凹凸の
ある表面間に漏洩電流が流れる。一般に、小さな凹凸の
表面から大きな凹凸の表面への方がもう一方の方向より
も漏洩流が大きくなる。したがって、消去ゲートの上面
の凹凸が浮動ゲートの下面よりも大きい場合は、消去ゲ
ートと浮動ゲートの間の絶縁層を通って電子が移動し、
浮動ゲートに注入される可能性がある。その結果、誤り
データ書込みが生じる。
のメモリ・セルの外部でも問題を生じさせる。例えば、
フラッシュＥＥＰＲＯＭで使用するメモリ・セル・アレ
イでは、１つのセルに書き込むために高電圧を使用する
と、別のセルが誤って書かれる可能性がある。この状態
を一般に誤りデータ書込みと呼んでいる。この問題は以
下の状態で発生する。特定のメモリ・セルに書き込むた
めに制御ゲートとドレインの両方に高電圧を印加すると
き、制御ゲートの電圧により、同じ制御電圧を共用する
他のメモリ・セルの浮動ゲートが高い電位レベルに引っ
張られる。その１つの結果として、これら他のセルの浮
動ゲートと消去ゲートの間に電界が確立される。凹凸の
ある表面間に漏洩電流が流れる。一般に、小さな凹凸の
表面から大きな凹凸の表面への方がもう一方の方向より
も漏洩流が大きくなる。したがって、消去ゲートの上面
の凹凸が浮動ゲートの下面よりも大きい場合は、消去ゲ
ートと浮動ゲートの間の絶縁層を通って電子が移動し、
浮動ゲートに注入される可能性がある。その結果、誤り
データ書込みが生じる。
【００１４】同様な問題が消去サイクル中にも生じる。
すなわち、高電圧は、誤りデータ消去をも引き起こす可
能性がある。明らかに、誤りデータ書込みおよび誤りデ
ータ消去の可能性を減らすことはメモリ・セルの製造に
おける大きな関心事である。
すなわち、高電圧は、誤りデータ消去をも引き起こす可
能性がある。明らかに、誤りデータ書込みおよび誤りデ
ータ消去の可能性を減らすことはメモリ・セルの製造に
おける大きな関心事である。
【００１５】電荷移動手段としてトンネル効果を使用す
る際に生じるもう１つの難点は、トンネル誘電体（すな
わち、浮動ゲートをプログラミング・ゲートおよび消去
ゲートから分離するために使用される誘電体材料の層）
の最適な組成および厚みを決定することである。トンネ
ル層が比較的厚い（例えば、１００ｎｍ）場合は、介在
する絶縁体を通って浮動ゲートに達するのに十分なエネ
ルギーを有するのはプログラミング電流のごく一部だけ
なので、書込み中に高電流が必要である。非常に薄い
（５〜２０ｎｍ）層では必要な電流は少ないが、そのよ
うな薄い半導体の製造は製造時に問題が生じる可能性が
ある。
る際に生じるもう１つの難点は、トンネル誘電体（すな
わち、浮動ゲートをプログラミング・ゲートおよび消去
ゲートから分離するために使用される誘電体材料の層）
の最適な組成および厚みを決定することである。トンネ
ル層が比較的厚い（例えば、１００ｎｍ）場合は、介在
する絶縁体を通って浮動ゲートに達するのに十分なエネ
ルギーを有するのはプログラミング電流のごく一部だけ
なので、書込み中に高電流が必要である。非常に薄い
（５〜２０ｎｍ）層では必要な電流は少ないが、そのよ
うな薄い半導体の製造は製造時に問題が生じる可能性が
ある。
【００１６】米国特許第４０９９１９６号明細書では、
比較的通常のプログラミング電圧が比較的厚い酸化物で
うまく作用できるように、強化されたトンネル効果が使
用されている。しかし、これらの通常レベルの電流でさ
え絶縁材料を劣化させ、したがって、実行可能な書込み
／消去動作の合計回数を制限してＥＥＰＲＯＭの寿命を
制限することが知られている。
比較的通常のプログラミング電圧が比較的厚い酸化物で
うまく作用できるように、強化されたトンネル効果が使
用されている。しかし、これらの通常レベルの電流でさ
え絶縁材料を劣化させ、したがって、実行可能な書込み
／消去動作の合計回数を制限してＥＥＰＲＯＭの寿命を
制限することが知られている。
【００１７】シリコンを多く含む酸化物をシリコン基板
に付着した場合に、トンネル効果の強化が認められるこ
とが当技術分野で知られている。（例えば、Applied Ph
ysics Letter、37、61（1980）所載の D.J.ディ=マリア
（DiMaria）およびD.W.ドン（Dong）の論文参照）。し
かし、シリコンを多く含む酸化物は非化学量論的性質を
もつため、シリコン／酸化物界面を制御するのが難し
く、かなり大きな漏洩電流（約３×１０-10Ａ）をもた
らす。したがって、この材料は、メモリ・セルに使用す
るとき、大きな欠点を有する。
に付着した場合に、トンネル効果の強化が認められるこ
とが当技術分野で知られている。（例えば、Applied Ph
ysics Letter、37、61（1980）所載の D.J.ディ=マリア
（DiMaria）およびD.W.ドン（Dong）の論文参照）。し
かし、シリコンを多く含む酸化物は非化学量論的性質を
もつため、シリコン／酸化物界面を制御するのが難し
く、かなり大きな漏洩電流（約３×１０-10Ａ）をもた
らす。したがって、この材料は、メモリ・セルに使用す
るとき、大きな欠点を有する。
【００１８】
【発明が解決しようとする課題】本発明の目的は、ＥＥ
ＰＲＯＭが比較的低い電圧で動作し、望ましくないホッ
ト・ホールの発生、誤りデータ書込みおよび誤りデータ
消去等の問題を回避できるようにする、素子構造および
誘電体材料を提供することである。
ＰＲＯＭが比較的低い電圧で動作し、望ましくないホッ
ト・ホールの発生、誤りデータ書込みおよび誤りデータ
消去等の問題を回避できるようにする、素子構造および
誘電体材料を提供することである。
【００１９】もう１つの目的は、実行可能な動作の回数
を増やして、ＥＥＰＲＯＭの有効寿命を長くする、素子
構造および誘電体材料を提供することである。
を増やして、ＥＥＰＲＯＭの有効寿命を長くする、素子
構造および誘電体材料を提供することである。
【００２０】もう１つの目的は、様々な素子の電気的特
性に対応できるようにスケーリング可能なようにその誘
電率が制御できる、誘電体材料を提供することである。
性に対応できるようにスケーリング可能なようにその誘
電率が制御できる、誘電体材料を提供することである。
【００２１】
【課題を解決するための手段】本発明の上記およびその
他の目的、利点および特徴を達成するため、複数のＭＯ
Ｓセルを含むフラッシュＥＥＰＲＯＭが製造される。各
セルでは、プログラミングおよび消去が、それぞれ書込
みゲートから浮動ゲートへのトンネル効果および浮動ゲ
ートから消去ゲートへのトンネル効果によって行われ
る。使用されるトンネル層は多層構造（ＭＬＳ）酸化物
であり、薄い酸化物と薄いポリシリコンが交互に層を形
成している。この層構造は非対称である。すなわち、最
上部または最下部のどちらかの層がその他の層よりも厚
い。この構造の結果、酸化物は方向性を示す。すなわ
ち、一方の方向の方が逆の方向よりもトンネル現象が容
易になる。さらに、ＭＬＳ酸化物はトンネル効果を大幅
に強化する（４．７Ｖという低い電圧でトンネル電流が
認められる）。最後に、層の厚みと数を変えることによ
り、異なる誘電率を有するＭＬＳ酸化物を製造すること
ができる。この方向性は、書込みゲートおよび消去ゲー
トが分離していることとあいまって、この新規なフラッ
シュＥＥＰＲＯＭに幾つかの利点を与えている。すなわ
ち、低電圧で動作可能であり、外乱に対して高い抵抗性
を有し、さらに容易にスケーリング可能な構造を有する
（すなわち、指定されたスケール内の任意の電圧で動作
させることができる）。
他の目的、利点および特徴を達成するため、複数のＭＯ
Ｓセルを含むフラッシュＥＥＰＲＯＭが製造される。各
セルでは、プログラミングおよび消去が、それぞれ書込
みゲートから浮動ゲートへのトンネル効果および浮動ゲ
ートから消去ゲートへのトンネル効果によって行われ
る。使用されるトンネル層は多層構造（ＭＬＳ）酸化物
であり、薄い酸化物と薄いポリシリコンが交互に層を形
成している。この層構造は非対称である。すなわち、最
上部または最下部のどちらかの層がその他の層よりも厚
い。この構造の結果、酸化物は方向性を示す。すなわ
ち、一方の方向の方が逆の方向よりもトンネル現象が容
易になる。さらに、ＭＬＳ酸化物はトンネル効果を大幅
に強化する（４．７Ｖという低い電圧でトンネル電流が
認められる）。最後に、層の厚みと数を変えることによ
り、異なる誘電率を有するＭＬＳ酸化物を製造すること
ができる。この方向性は、書込みゲートおよび消去ゲー
トが分離していることとあいまって、この新規なフラッ
シュＥＥＰＲＯＭに幾つかの利点を与えている。すなわ
ち、低電圧で動作可能であり、外乱に対して高い抵抗性
を有し、さらに容易にスケーリング可能な構造を有する
（すなわち、指定されたスケール内の任意の電圧で動作
させることができる）。
【００２２】
【実施例】図１および図２を参照して、本発明によるＥ
ＥＰＲＯＭ素子の好ましい実施例について説明する。
ＥＰＲＯＭ素子の好ましい実施例について説明する。
【００２３】図１は、メモリ・セルが３×４のアレイに
配列された、ＥＥＰＲＯＭの一実施例の平面図を示す。
各セルは、制御ゲート１２にほぼ平行で、多層構造（Ｍ
ＬＳ）トンネル酸化物１６から成る第１のトンネル層を
介して浮動ゲート１４に接続された消去ゲート１０を有
する。図４に、第１の方向性誘電体１６の詳細な断面を
示す。第１の方向性誘電体１６ａについて、最下層１６
ｂの酸化物は最上層１６ｃの酸化物よりも薄いことが認
められるであろう。この構造の効果として、最下層から
最上層へのトンネル効果が逆方向の場合よりも容易にな
る。
配列された、ＥＥＰＲＯＭの一実施例の平面図を示す。
各セルは、制御ゲート１２にほぼ平行で、多層構造（Ｍ
ＬＳ）トンネル酸化物１６から成る第１のトンネル層を
介して浮動ゲート１４に接続された消去ゲート１０を有
する。図４に、第１の方向性誘電体１６の詳細な断面を
示す。第１の方向性誘電体１６ａについて、最下層１６
ｂの酸化物は最上層１６ｃの酸化物よりも薄いことが認
められるであろう。この構造の効果として、最下層から
最上層へのトンネル効果が逆方向の場合よりも容易にな
る。
【００２４】図１に戻ると、消去動作の際に、消去ゲー
ト１０は第１の方向性誘導体１６のトンネル閾値よりも
大きな正の電圧にバイアスされる。どの消去ゲート１０
もそれに関連する制御ゲート１２にほぼ平行であり、２
行の浮動ゲート１４ａ〜ｆによって共有されるので、選
択されたゲート１０に接続された全てのセルが消去さ
れ、セクタ消去が行われる。
ト１０は第１の方向性誘導体１６のトンネル閾値よりも
大きな正の電圧にバイアスされる。どの消去ゲート１０
もそれに関連する制御ゲート１２にほぼ平行であり、２
行の浮動ゲート１４ａ〜ｆによって共有されるので、選
択されたゲート１０に接続された全てのセルが消去さ
れ、セクタ消去が行われる。
【００２５】ソース１８およびドレイン２０は図示の通
りである。具体的な例として、基板５は、Ｐ型シリコン
でよく、通常の技術を使って埋込み酸化物（ＲＯＸ）ま
たは浅トレンチ分離（ＳＴＩ）領域が形成されている。
次に、標準のイオン注入法を使ってこれらの領域にＮ型
のソース１８およびドレイン２０を形成することができ
る。図１から明らかなように、ソース１８およびドレイ
ン２０は制御ゲート１２と共有され、かつ制御ゲート１
２にほぼ直角であり、セル毎に別の接点は必要でない。
りである。具体的な例として、基板５は、Ｐ型シリコン
でよく、通常の技術を使って埋込み酸化物（ＲＯＸ）ま
たは浅トレンチ分離（ＳＴＩ）領域が形成されている。
次に、標準のイオン注入法を使ってこれらの領域にＮ型
のソース１８およびドレイン２０を形成することができ
る。図１から明らかなように、ソース１８およびドレイ
ン２０は制御ゲート１２と共有され、かつ制御ゲート１
２にほぼ直角であり、セル毎に別の接点は必要でない。
【００２６】プログラミング・ゲートまたは書込みゲー
ト２２は、ソース１８およびドレイン２０に平行で、か
つ制御ゲート１２に直角である。特定のセル２６をプロ
グラミングするには、選択された制御ゲート１２をアー
スから正の電圧に上昇させ、浮動ゲート１４の電圧を正
の値に容量結合する。選択された書込みゲート２２と浮
動ゲート１４の間の差が第２の多層方向性誘電体２４の
トンネル閾値よりも高くなるように、選択された書込み
ゲート２２をアースから負の値に低下させる。この第２
の酸化物２４は、書込みゲート２２と制御ゲート１２の
間に位置する。
ト２２は、ソース１８およびドレイン２０に平行で、か
つ制御ゲート１２に直角である。特定のセル２６をプロ
グラミングするには、選択された制御ゲート１２をアー
スから正の電圧に上昇させ、浮動ゲート１４の電圧を正
の値に容量結合する。選択された書込みゲート２２と浮
動ゲート１４の間の差が第２の多層方向性誘電体２４の
トンネル閾値よりも高くなるように、選択された書込み
ゲート２２をアースから負の値に低下させる。この第２
の酸化物２４は、書込みゲート２２と制御ゲート１２の
間に位置する。
【００２７】図５に第２の方向性誘電体２４ａの詳細な
断面を示す。第２の方向性誘電体２４ａでは、最下層２
４ｂの酸化物が最上層２４ｃの酸化物よりも厚いことが
認められよう。このため、最上層から最下層へのトンネ
ル効果が逆方向の場合よりも容易になる。
断面を示す。第２の方向性誘電体２４ａでは、最下層２
４ｂの酸化物が最上層２４ｃの酸化物よりも厚いことが
認められよう。このため、最上層から最下層へのトンネ
ル効果が逆方向の場合よりも容易になる。
【００２８】図１に戻ると、選択された制御ゲート１２
と選択された書込みゲート２２の交点にあるセル２６で
のみ書込みが行われる。
と選択された書込みゲート２２の交点にあるセル２６で
のみ書込みが行われる。
【００２９】性能を向上させるため、選択された浮動ゲ
ート１４が第１の方向性誘電体１６のトンネル閾値電圧
の１／２まで正にバイアスされ、選択された書込みゲー
ト２２が第２の方向性誘電体２４のトンネル閾値電圧の
１／２よりもわずかに負であることに留意されたい。
ート１４が第１の方向性誘電体１６のトンネル閾値電圧
の１／２まで正にバイアスされ、選択された書込みゲー
ト２２が第２の方向性誘電体２４のトンネル閾値電圧の
１／２よりもわずかに負であることに留意されたい。
【００３０】図２に図１の線２−２に沿ったＥＥＰＲＯ
Ｍのメモリ・セルの断面を示す。３つの絶縁層が示され
ている。第１の絶縁層８は、基板５を浮動ゲート１４か
ら分離する。第２の絶縁層３０は、制御ゲート１２を、
浮動ゲート１４、消去ゲート１０および第１の方向性誘
電体１６から分離する。第３の絶縁層３２は、制御ゲー
ト１２を、浮動ゲート１４、書込みゲート２２および第
２の方向性誘電体２４から分離する。図３に図１の線３
−３に沿ったセルの断面を示す。分割ゲート領域３４が
制御ゲート１２と浮動ゲート１４を直列に接続してい
る。エンハンス・モードの制御ゲート１２と浮動ゲート
１４の直列接続により、過剰消去によって問題が生じる
可能性がなくなる。
Ｍのメモリ・セルの断面を示す。３つの絶縁層が示され
ている。第１の絶縁層８は、基板５を浮動ゲート１４か
ら分離する。第２の絶縁層３０は、制御ゲート１２を、
浮動ゲート１４、消去ゲート１０および第１の方向性誘
電体１６から分離する。第３の絶縁層３２は、制御ゲー
ト１２を、浮動ゲート１４、書込みゲート２２および第
２の方向性誘電体２４から分離する。図３に図１の線３
−３に沿ったセルの断面を示す。分割ゲート領域３４が
制御ゲート１２と浮動ゲート１４を直列に接続してい
る。エンハンス・モードの制御ゲート１２と浮動ゲート
１４の直列接続により、過剰消去によって問題が生じる
可能性がなくなる。
【００３１】製造方法 以下の説明は、前述のメモリ・セルの製造方法に関する
ものである。図６に関して、最初のステップとして、通
常の技術を使って半導体基板５上に埋込み分離領域（Ｒ
ＯＸまたはＳＴＩ）４２を成長させて、ソース、ドレイ
ンおよびゲート領域を形成すべき領域を画定する。次に
基板５ａの上面に薄いゲート酸化物８を成長させて、第
１の絶縁層を形成する。この薄い酸化物の上にポリシリ
コンを付着させる。この結果得られた構造を通常のフォ
トリソグラフィ工程でフォトマスクを使ってエッチング
して、浮動ゲート１４を形成する。浮動ゲート１４の上
に熱酸化物４４を成長させる。
ものである。図６に関して、最初のステップとして、通
常の技術を使って半導体基板５上に埋込み分離領域（Ｒ
ＯＸまたはＳＴＩ）４２を成長させて、ソース、ドレイ
ンおよびゲート領域を形成すべき領域を画定する。次に
基板５ａの上面に薄いゲート酸化物８を成長させて、第
１の絶縁層を形成する。この薄い酸化物の上にポリシリ
コンを付着させる。この結果得られた構造を通常のフォ
トリソグラフィ工程でフォトマスクを使ってエッチング
して、浮動ゲート１４を形成する。浮動ゲート１４の上
に熱酸化物４４を成長させる。
【００３２】浮動ゲート１４の両側１４ｈおよび１４ｉ
に２つの側壁スペーサを形成する。通常のフォトリソグ
ラフィ工程でフォトマスクを使って、これらのスペーサ
の一方をエッチングして除去する。これで、図６に示す
ように１つの側壁４６のみが残る。
に２つの側壁スペーサを形成する。通常のフォトリソグ
ラフィ工程でフォトマスクを使って、これらのスペーサ
の一方をエッチングして除去する。これで、図６に示す
ように１つの側壁４６のみが残る。
【００３３】図７に関して、イオン注入法を使って基板
５内にソース１８およびドレイン２０を形成する。薄い
酸化物および薄いポリシリコンの複数の層を次々に付着
させて第１の方向性誘電体１６を形成する。前述したよ
うに、第１の方向性誘電体１６の断面の詳細な図が図４
に示されている。次に、第１の方向性誘電体１６の上に
ポリシリコンを付着させる。標準のフォトリソグラフィ
技術でフォトマスクを使ってポリシリコンおよび第１の
方向性誘電体１６をエッチングして、第１の方向性誘電
体１６の上面に消去ゲート１０から成る構造を形成す
る。この構造は部分的に浮動ゲート１４と重なる。この
構成を図７に示す。
５内にソース１８およびドレイン２０を形成する。薄い
酸化物および薄いポリシリコンの複数の層を次々に付着
させて第１の方向性誘電体１６を形成する。前述したよ
うに、第１の方向性誘電体１６の断面の詳細な図が図４
に示されている。次に、第１の方向性誘電体１６の上に
ポリシリコンを付着させる。標準のフォトリソグラフィ
技術でフォトマスクを使ってポリシリコンおよび第１の
方向性誘電体１６をエッチングして、第１の方向性誘電
体１６の上面に消去ゲート１０から成る構造を形成す
る。この構造は部分的に浮動ゲート１４と重なる。この
構成を図７に示す。
【００３４】引き続き図７に関して、この構造の上面を
横切って二酸化シリコンの第２の絶縁層３０を成長させ
る。二酸化シリコンは、消去ゲート１０の形成によって
露出された第１の方向性誘電体の部分１６ｇを覆う。標
準のフォトリソグラフィ技術でフォトマスクを使って絶
縁層をエッチングして、消去ゲート１０および第１の方
向性誘電体１６に完全に重なり、かつ浮動ゲート１４に
部分的に重なる構造を形成する。
横切って二酸化シリコンの第２の絶縁層３０を成長させ
る。二酸化シリコンは、消去ゲート１０の形成によって
露出された第１の方向性誘電体の部分１６ｇを覆う。標
準のフォトリソグラフィ技術でフォトマスクを使って絶
縁層をエッチングして、消去ゲート１０および第１の方
向性誘電体１６に完全に重なり、かつ浮動ゲート１４に
部分的に重なる構造を形成する。
【００３５】二酸化シリコンの層を覆ってポリシリコン
層を付着させ、標準のフォトリソグラフィ技術でフォト
マスクを使ってエッチングして、制御ゲート１２を形成
する。このエッチングは、第２の絶縁層の部分３０ａお
よび浮動ゲート１４の部分１４ｃを露出させるように行
う。制御ゲート１２は第２の絶縁層３０によって浮動ゲ
ート１４から完全に絶縁されることに留意されたい。こ
の結果、得られる構成を図７に示す。
層を付着させ、標準のフォトリソグラフィ技術でフォト
マスクを使ってエッチングして、制御ゲート１２を形成
する。このエッチングは、第２の絶縁層の部分３０ａお
よび浮動ゲート１４の部分１４ｃを露出させるように行
う。制御ゲート１２は第２の絶縁層３０によって浮動ゲ
ート１４から完全に絶縁されることに留意されたい。こ
の結果、得られる構成を図７に示す。
【００３６】図２に関して、上記構造の上面を覆って第
３の絶縁層３２を付着させる。この層３２を標準のフォ
トリソグラフィ技術を使ってエッチングして、浮動ゲー
トの表面の一部分１４ｊおよびＲＯＸの表面の一部分１
８ｄを露出させる。
３の絶縁層３２を付着させる。この層３２を標準のフォ
トリソグラフィ技術を使ってエッチングして、浮動ゲー
トの表面の一部分１４ｊおよびＲＯＸの表面の一部分１
８ｄを露出させる。
【００３７】第３の絶縁層３２、浮動ゲートの露出部分
１４ｊおよびＲＯＸの露出部分１８ｄを覆って第２の方
向性誘電体２４を付着させる。最終のポリシリコン層を
付着させる。これを標準のフォトリソグラフィ技術を使
ってエッチングして、書込みゲート２２を形成する。
１４ｊおよびＲＯＸの露出部分１８ｄを覆って第２の方
向性誘電体２４を付着させる。最終のポリシリコン層を
付着させる。これを標準のフォトリソグラフィ技術を使
ってエッチングして、書込みゲート２２を形成する。
【００３８】標準のＣＭＯＳ法を使って金属線を仕上げ
る。
る。
【００３９】トンネル酸化物の特性 次に、トンネル層の新規な特性と、それによるＥＥＰＲ
ＯＭの改良について検討する。既に述べたように、図４
および図５は第１および第２の方向性誘電体１６および
２４の断面を示す。図から明らかなように、トンネル層
は、２つの異なる誘電率を有する２つの異なる材料の交
互の層から成る。
ＯＭの改良について検討する。既に述べたように、図４
および図５は第１および第２の方向性誘電体１６および
２４の断面を示す。図から明らかなように、トンネル層
は、２つの異なる誘電率を有する２つの異なる材料の交
互の層から成る。
【００４０】以下の考察では、使用するこれら２種類の
材料がＳｉＯ2および未ドープのポリシリコンであると
仮定する。しかし、他の材料の組合せもそれらの電気的
特性の間で同様な関係を有することは当業者には周知で
ある。
材料がＳｉＯ2および未ドープのポリシリコンであると
仮定する。しかし、他の材料の組合せもそれらの電気的
特性の間で同様な関係を有することは当業者には周知で
ある。
【００４１】第１の方向性誘電体は、ＳｉＯ2と未ドー
プのポリシリコンの交互の層を作成することによって形
成する。最初に、低圧化学蒸着法でシリコン基板上に３
ｎｍのＳｉＯ2を付着させた。続いて、７００℃の温度
で、低圧化学蒸着法により厚さ２．５ｎｍのポリシリコ
ン層と厚さ５ｎｍのＳｉＯ2層を順次付着させた。これ
らの層付着工程は、３００℃などさらに低い温度で、Ｅ
ＣＲプラズマ反応炉でのパルスＰＥＣＶＤ等の他の手段
でも実行できることは当業者には明らかであろう。
プのポリシリコンの交互の層を作成することによって形
成する。最初に、低圧化学蒸着法でシリコン基板上に３
ｎｍのＳｉＯ2を付着させた。続いて、７００℃の温度
で、低圧化学蒸着法により厚さ２．５ｎｍのポリシリコ
ン層と厚さ５ｎｍのＳｉＯ2層を順次付着させた。これ
らの層付着工程は、３００℃などさらに低い温度で、Ｅ
ＣＲプラズマ反応炉でのパルスＰＥＣＶＤ等の他の手段
でも実行できることは当業者には明らかであろう。
【００４２】実験によれば、方向性誘電体の実効誘電率
はポリシリコン層の数と共に増大する。例えば、ＳｉＯ
2の実効誘電率は３．９であるが、ＳｉＯ2および３つの
ポリシリコン交互層の場合は８．４である（図８に誘電
率とポリシリコン層の数の関係をグラフの形で示す）。
これらの実験の結果から、ポリシリコン層の数がさらに
増えると、実効誘電率は多分シリコンの誘電率（１１．
９）よりも多少低い値で横ばい状態になると予測され
る。
はポリシリコン層の数と共に増大する。例えば、ＳｉＯ
2の実効誘電率は３．９であるが、ＳｉＯ2および３つの
ポリシリコン交互層の場合は８．４である（図８に誘電
率とポリシリコン層の数の関係をグラフの形で示す）。
これらの実験の結果から、ポリシリコン層の数がさらに
増えると、実効誘電率は多分シリコンの誘電率（１１．
９）よりも多少低い値で横ばい状態になると予測され
る。
【００４３】多層方向性誘電体の実効誘電率は、実際に
は使用する複合材料にも依存する。その結果、材料およ
び層の数を変えることにより、任意の所望の誘電率を有
する方向性誘電体を作り出すことが可能である。３．９
よりも低い誘電率の場合は、ポリシリコンの代りに、高
分子絶縁体（誘電率１．４５）またはその他の分極率の
低い無機材料等、低誘電率の材料を使用すべきである。
１０よりも高い誘電率を有する構造の場合は、ポリシリ
コンの代りに、Ｔａ2Ｏ2等の高誘電率を有する材料を使
用することができる。
は使用する複合材料にも依存する。その結果、材料およ
び層の数を変えることにより、任意の所望の誘電率を有
する方向性誘電体を作り出すことが可能である。３．９
よりも低い誘電率の場合は、ポリシリコンの代りに、高
分子絶縁体（誘電率１．４５）またはその他の分極率の
低い無機材料等、低誘電率の材料を使用すべきである。
１０よりも高い誘電率を有する構造の場合は、ポリシリ
コンの代りに、Ｔａ2Ｏ2等の高誘電率を有する材料を使
用することができる。
【００４４】本発明の多層方向性誘電体のもう１つの利
点は、ａ）シリコン基板に最も近いＳｉＯ2層の厚みを
変え、かつｂ）ポリシリコン層の数を増やすことによ
り、ファウラー＝ノルトハイム・トンネル効果に対する
閾値電圧が変化することである。図９に２つの実験の結
果を示す。一方は第１の層の酸化物が３ｎｍ、他方は第
１の層の酸化物が１５ｎｍであった。このグラフから分
かるように、ポリシリコン層の数が増加するに従って、
ファウラー＝ノルトハイム・トンネル効果の閾値電圧は
低下する。さらに、閾値電圧は第１のＳｉＯ2層の厚み
に対して非常に敏感である。
点は、ａ）シリコン基板に最も近いＳｉＯ2層の厚みを
変え、かつｂ）ポリシリコン層の数を増やすことによ
り、ファウラー＝ノルトハイム・トンネル効果に対する
閾値電圧が変化することである。図９に２つの実験の結
果を示す。一方は第１の層の酸化物が３ｎｍ、他方は第
１の層の酸化物が１５ｎｍであった。このグラフから分
かるように、ポリシリコン層の数が増加するに従って、
ファウラー＝ノルトハイム・トンネル効果の閾値電圧は
低下する。さらに、閾値電圧は第１のＳｉＯ2層の厚み
に対して非常に敏感である。
【００４５】本発明により、シリコン基板上に付着され
たシリコンを多く含む酸化物に伴う前記の漏洩の問題が
是正されることに留意されたい。本発明では、化学量論
的ＳｉＯ2層を挿入することにより、トンネル効果の強
化と共にシリコン／酸化物インターフェースを制御す
る。具体的には、多層方向性誘電体の漏洩電流は、厚さ
３ｎｍの第１層の酸化物で約１０-11Ａ、厚さ１５ｎｍ
の酸化物で約１０-12Ａであった。
たシリコンを多く含む酸化物に伴う前記の漏洩の問題が
是正されることに留意されたい。本発明では、化学量論
的ＳｉＯ2層を挿入することにより、トンネル効果の強
化と共にシリコン／酸化物インターフェースを制御す
る。具体的には、多層方向性誘電体の漏洩電流は、厚さ
３ｎｍの第１層の酸化物で約１０-11Ａ、厚さ１５ｎｍ
の酸化物で約１０-12Ａであった。
【００４６】上記で開示した方向性誘電体は、半導体技
術にとって幾つかの重要な利益をもたらす。第１に、使
用するポリシリコン層の数を変えることによって誘電率
が制御できるので、その結果得られる誘電体材料を特定
の半導体の電気的特性に合わせることができる。さら
に、この材料によるとファウラー＝ノルトハイム・トン
ネル効果の強化によって、トンネル型電荷移動がより低
い電圧で行えるようになるので、高い電圧によって生じ
る誤りデータ書込みおよび誤りデータ消去等の問題が回
避される。最後に、材料の方向性により、従来技術で発
生していた漏洩の問題の防止が容易になる。
術にとって幾つかの重要な利益をもたらす。第１に、使
用するポリシリコン層の数を変えることによって誘電率
が制御できるので、その結果得られる誘電体材料を特定
の半導体の電気的特性に合わせることができる。さら
に、この材料によるとファウラー＝ノルトハイム・トン
ネル効果の強化によって、トンネル型電荷移動がより低
い電圧で行えるようになるので、高い電圧によって生じ
る誤りデータ書込みおよび誤りデータ消去等の問題が回
避される。最後に、材料の方向性により、従来技術で発
生していた漏洩の問題の防止が容易になる。
【００４７】方向性誘電体を上記で考察したＥＥＰＲＯ
Ｍ構造と共に使用することにより、低い電圧で動作で
き、したがって一層長い有効寿命を有する、改良された
ＥＥＰＲＯＭがもたらされる。
Ｍ構造と共に使用することにより、低い電圧で動作で
き、したがって一層長い有効寿命を有する、改良された
ＥＥＰＲＯＭがもたらされる。
【００４８】ａ）上記特徴および構造の幾つかは他の特
徴および構造から独立して利用することができ、かつ
ｂ）本発明の趣旨から逸脱することなく上記説明に（構
造、動作上およびその他の）変更を加えることができる
ことを当業者は認めるであろう。例えば、他の同等の技
術を使ってソース領域およびドレイン領域を形成するこ
とができ、さらに他の方法でゲートを配置することが可
能である。またこの方向性誘電体が半導体技術ならびに
その他の業界で他の用途を有することも認識されるであ
ろう。
徴および構造から独立して利用することができ、かつ
ｂ）本発明の趣旨から逸脱することなく上記説明に（構
造、動作上およびその他の）変更を加えることができる
ことを当業者は認めるであろう。例えば、他の同等の技
術を使ってソース領域およびドレイン領域を形成するこ
とができ、さらに他の方法でゲートを配置することが可
能である。またこの方向性誘電体が半導体技術ならびに
その他の業界で他の用途を有することも認識されるであ
ろう。
【００４９】
【発明の効果】本発明によれば以下の効果が得られる。
ＥＥＰＲＯＭが比較的低い電圧で動作するので、望まし
くないホット・ホールの発生、誤りデータ書込みおよび
誤りデータ消去等の問題が回避される。実効可能な動作
の回数が増えるので、ＥＥＰＲＯＭの有効寿命が長くな
る。様々な素子の電気的特性に対応できるようにスケー
リングが可能なようにその誘電率が制御できる、誘電体
材料が提供される。
ＥＥＰＲＯＭが比較的低い電圧で動作するので、望まし
くないホット・ホールの発生、誤りデータ書込みおよび
誤りデータ消去等の問題が回避される。実効可能な動作
の回数が増えるので、ＥＥＰＲＯＭの有効寿命が長くな
る。様々な素子の電気的特性に対応できるようにスケー
リングが可能なようにその誘電率が制御できる、誘電体
材料が提供される。
【図１】１２個のメモリ・セルのアレイから成るフラッ
シュＥＥＰＲＯＭの一部分の切開平面図である。一般に
ＥＥＰＲＯＭでは、所与のメモリ・アレイの全てのセル
が一度に製造され、したがって、同じような構造を有す
る。その結果、任意のサイズの列および行から成るアレ
イが、図１に示す１２個のセルを参照して記述できる。
シュＥＥＰＲＯＭの一部分の切開平面図である。一般に
ＥＥＰＲＯＭでは、所与のメモリ・アレイの全てのセル
が一度に製造され、したがって、同じような構造を有す
る。その結果、任意のサイズの列および行から成るアレ
イが、図１に示す１２個のセルを参照して記述できる。
【図２】図１の線２−２に沿ったフラッシュＥＥＰＲＯ
Ｍの断面図である。
Ｍの断面図である。
【図３】図１の線３−３に沿ったフラッシュＥＥＰＲＯ
Ｍの断面図である。
Ｍの断面図である。
【図４】構造の下部から上部に向かってトンネル移動が
強化された第１の方向性誘電体の断面図である。
強化された第１の方向性誘電体の断面図である。
【図５】構造の上部から下部に向かってトンネル効果が
強化された第２の方向性誘電体の断面図である。
強化された第２の方向性誘電体の断面図である。
【図６】図１の線３−３に沿った製造中のフラッシュＥ
ＥＰＲＯＭの断面図である。この図は分割ゲートの形成
を示す。
ＥＰＲＯＭの断面図である。この図は分割ゲートの形成
を示す。
【図７】制御ゲートの完成後の、図１の線２−２に沿っ
た製造中のフラッシュＥＥＰＲＯＭの断面図である。
た製造中のフラッシュＥＥＰＲＯＭの断面図である。
【図８】誘電体材料の実効誘電率とポリシリコン層の数
の関係を示すグラフである。
の関係を示すグラフである。
【図９】誘電体材料のファウラー＝ノルトハイム・トン
ネル効果の閾値電圧とポリシリコン層の数の間の関係を
示すグラフである。誘電体材料の第１の層の厚みが２つ
の異なる値（３および１５ｎｍ）をとる場合の関係を示
す。
ネル効果の閾値電圧とポリシリコン層の数の間の関係を
示すグラフである。誘電体材料の第１の層の厚みが２つ
の異なる値（３および１５ｎｍ）をとる場合の関係を示
す。
５ 基板 １０ 消去ゲート １２ 制御ゲート １４ 浮動ゲート １６ 多層構造（ＭＬＳ）トンネル酸化物 １８ ソース ２０ ドレイン ２２ 書込みゲート ２６ セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サン・ホー・ドン アメリカ合衆国10541、ニューヨーク州マ ホパック、マグレガー・ドライブ38 (72)発明者 ディーター・ポール・オイゲン・ケルン アメリカ合衆国10501、ニューヨーク州ア マウォーク、ファリーズウェイ (72)発明者 ヤング・ホーン・リー アメリカ合衆国10589、ニューヨーク州サ マーズ、パルマ・ロード３
Claims (6)
- 【請求項１】上部表面を有する第１の導電型の基板と、 それぞれ上記基板内に形成されかつ上記基板の上記上部
表面から部分的に下方に延びる、第２の導電型の領域か
ら成るソースおよびドレインと、 上記基板上に付着された第１の絶縁層と、 ４つの側面、上部表面、および上記第１の絶縁層と接触
する下部表面を有し、上記第１の絶縁層に隣接する浮動
ゲートと、 上記浮動ゲートの上記４つの側面および上記上部表面に
隣接する薄い熱酸化物と、 上記浮動ゲートの上記側面の１つに隣接して形成された
ポリシリコン・スペーサと、 上記基板の一部分および上記浮動ゲートの一部分に隣接
し、かつ第１の方向性誘電体材料の層で上記基板の上記
第１の部分および上記浮動ゲートの上記第１の部分から
絶縁された、上記浮動ゲート電極から電荷を取り除くた
めの第１の電荷移動手段と、 上記浮動ゲートに隣接し、第２の絶縁層で上記浮動ゲー
トから絶縁された制御ゲートと、 上記第２の絶縁層、上記制御ゲート、上記浮動ゲートお
よび上記基板の第２の表面部分に隣接し、第３の絶縁層
で上記第２の絶縁層および上記制御ゲートから絶縁さ
れ、かつ第２の方向性誘電体材料の層で上記第３の絶縁
層、上記浮動ゲートおよび上記基板の上記第２の表面部
分から絶縁された、上記浮動ゲートに電荷を注入するた
めの第２の電荷移動手段とを備えるメモリ・セル。 - 【請求項２】上記第１の方向性誘電体材料が、少なくと
も３つの層を備え、上記の層が、それぞれ異なる誘電率
を有する少なくとも２つの材料の交互の層から成る、請
求項１に記載のメモリ・セル。 - 【請求項３】上記第２の方向性誘電体が、それぞれ異な
る誘電率を有する少なくとも２つの材料の少なくとも３
つの交互の層から成る、請求項１に記載のメモリ・セ
ル。 - 【請求項４】上記材料の第１のものがＳｉＯ2であり、
上記材料の第２のものがポリシリコンである、請求項２
に記載のメモリ・セル。 - 【請求項５】半導体基板の上部表面から下方に延びる埋
込み絶縁領域を成長させるステップと、 上記基板の上記上部表面上に第１の絶縁層を付着させる
ステップと、 上記第１の絶縁層上に第１のポリシリコン層を付着させ
るステップと、 上記第１の絶縁層および上記第１のポリシリコン層をエ
ッチングして、４つの側面、上部表面および下部表面を
有する浮動ゲートを形成するステップと、 上記浮動ゲートの上記４つの側面および上記上部表面を
覆って薄い熱酸化物を成長させるステップと、 上部表面を有するソースおよびドレインを上記基板に形
成するステップと、 上記基板の上記上部表面および上記浮動ゲートの上記上
部表面上に第１の方向性誘電体材料を付着させるステッ
プと、 上記第１の方向性誘電体材料上に第２のポリシリコン層
を付着させるステップと、 フォトリソグラフィ技術を使って、上記第２のポリシリ
コン層から、上記浮動ゲートに部分的に重なる消去ゲー
トを形成するステップと、 上記消去ゲート、上記第１の方向性誘電体材料、上記浮
動ゲート、および上記基板の上記上部表面上に第２の絶
縁層を形成するステップと、 上記第２の絶縁層が上記消去ゲートおよび上記第１の方
向性誘電体材料に完全に重なり、かつ上記浮動ゲートに
部分的に重なるように、フォトリソグラフィ技術を使っ
て上記第２の絶縁層をエッチングするステップと、 上記第２の絶縁層を覆って第３のポリシリコン層を付着
させるステップと、 フォトリソグラフィ技術を使って上記第３のポリシリコ
ン層をエッチングして、上記浮動ゲートから上記第２の
絶縁層で分離された制御ゲートを形成するステップと、 上記制御ゲート、上記第２の絶縁層および上記浮動ゲー
ト上に第３の絶縁層を付着させるステップと、 上記第３の絶縁層が上記浮動ゲートおよび上記基板の上
記上部表面の一部分を露出状態で残すように、フォトリ
ソグラフィ技術を使って上記第３の絶縁層をエッチング
するステップと、 上記第３の絶縁層、上記浮動ゲートの上記露出部分およ
び上記基板の上記上部表面の上記露出部分上に、少なく
とも３つの層を有する第２の方向性誘電体材料を付着さ
せるステップと、 上記第２の方向性誘電体上に、書込みゲートを形成する
第３のポリシリコン層を付着させるステップとを含むメ
モリ・セルの製造方法。 - 【請求項６】第１の誘電率を有する第１の誘電体材料の
第１の層と、 上記第１の誘電率とは異なる第２の誘電率を有する第２
の誘電体材料の第２の層と、 上記第１の誘電体材料の１つの層または上記第１の誘電
体材料と上記第２の誘電体材料の交互の複数の層から成
る少なくとも１つの他の層とを備え、 上記の複数の層の実効誘電率が、上記第１および第２の
誘電体材料として選ばれた材料および層の総数によって
決まり、 上記の複数の層が、上記第１および第２の誘電体材料と
して選ばれた材料、および層の総数に応じて決まる、ト
ンネル現象が発生する閾値電圧を有する、 方向性誘電体材料。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/901,281 US5331189A (en) | 1992-06-19 | 1992-06-19 | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| US901281 | 1992-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661505A true JPH0661505A (ja) | 1994-03-04 |
| JP2566723B2 JP2566723B2 (ja) | 1996-12-25 |
Family
ID=25413865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130642A Expired - Lifetime JP2566723B2 (ja) | 1992-06-19 | 1993-06-01 | メモリ・セル及びこれの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5331189A (ja) |
| EP (1) | EP0574671A3 (ja) |
| JP (1) | JP2566723B2 (ja) |
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