JPH0661505A - メモリ・セル、その製造方法および方向性誘電体材料 - Google Patents
メモリ・セル、その製造方法および方向性誘電体材料Info
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- JPH0661505A JPH0661505A JP5130642A JP13064293A JPH0661505A JP H0661505 A JPH0661505 A JP H0661505A JP 5130642 A JP5130642 A JP 5130642A JP 13064293 A JP13064293 A JP 13064293A JP H0661505 A JPH0661505 A JP H0661505A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】 低い電圧で動作可能であり、外乱に対して高
い抵抗性を有し、容易にスケーリング可能な構造を有す
る、フラッシュEEPROMを提供することである。 【構成】 複数のMOSセルを含むフラッシュEEPR
OMを製造する。各セルでは、プログラミングおよび消
去が、それぞれ書込みゲート22から浮動ゲート14に
向かうトンネル効果および浮動ゲート14から消去ゲー
ト10に向かうトンネル効果によって行われる。使用す
る方向性誘電体16、24は多層構造(MLS)酸化物
であり、薄い酸化物と薄いポリシリコンが交互の層を形
成する。層構造は非対称である。すなわち、最上部また
は最下部の層のどちらかがその他の層よりも厚い。この
構造の結果、酸化物は方向性を示す。すなわち、一方の
方向の方が逆の方向よりもトンネル効果が容易になる。
さらに酸化物はトンネル効果を著しく強化する(4.7
Vという低い電圧でトンネル効果が認められる)。
い抵抗性を有し、容易にスケーリング可能な構造を有す
る、フラッシュEEPROMを提供することである。 【構成】 複数のMOSセルを含むフラッシュEEPR
OMを製造する。各セルでは、プログラミングおよび消
去が、それぞれ書込みゲート22から浮動ゲート14に
向かうトンネル効果および浮動ゲート14から消去ゲー
ト10に向かうトンネル効果によって行われる。使用す
る方向性誘電体16、24は多層構造(MLS)酸化物
であり、薄い酸化物と薄いポリシリコンが交互の層を形
成する。層構造は非対称である。すなわち、最上部また
は最下部の層のどちらかがその他の層よりも厚い。この
構造の結果、酸化物は方向性を示す。すなわち、一方の
方向の方が逆の方向よりもトンネル効果が容易になる。
さらに酸化物はトンネル効果を著しく強化する(4.7
Vという低い電圧でトンネル効果が認められる)。
Description
【0001】
【産業上の利用分野】本発明は概して不揮発性半導体メ
モリ素子およびその製造に使用される材料に関するもの
である。具体的には、本発明は不揮発性の電気的消去可
能プログラマブム読取り専用メモリ(EEPROM)に
関するものである。
モリ素子およびその製造に使用される材料に関するもの
である。具体的には、本発明は不揮発性の電気的消去可
能プログラマブム読取り専用メモリ(EEPROM)に
関するものである。
【0002】
【従来の技術】コンピュータ業界では、情報を記憶する
ためのメモリ素子および方法が長い間決定的に重要であ
った。したがって、半導体材料およびそれから製造され
るメモリ素子の進歩が大きな価値をもっている。
ためのメモリ素子および方法が長い間決定的に重要であ
った。したがって、半導体材料およびそれから製造され
るメモリ素子の進歩が大きな価値をもっている。
【0003】EEPROMという用語は、製造後に消去
および再書込みが可能なメモリ素子に使用される。これ
らのメモリ・セルは一般にMOS技術に基づいており、
浮動ゲート構造を用いる。そのようなメモリ・セルで
は、電荷が、電気的に絶縁された浮動ゲート上に移動ま
たは書き込まれ、それによって素子の閾値電圧を制御す
る。読取り動作は、充電ゲートによってもたらされると
非充電ゲートによるインピーダンスを区別する。したが
って、充電ゲートをセルの一方の(2進)状態を示すの
に使用し、未充電ゲートを他方の状態を示すのに使用す
ることができる。セルの状態を反転するには、電荷を浮
動ゲートから取り去る、すなわち消去する。
および再書込みが可能なメモリ素子に使用される。これ
らのメモリ・セルは一般にMOS技術に基づいており、
浮動ゲート構造を用いる。そのようなメモリ・セルで
は、電荷が、電気的に絶縁された浮動ゲート上に移動ま
たは書き込まれ、それによって素子の閾値電圧を制御す
る。読取り動作は、充電ゲートによってもたらされると
非充電ゲートによるインピーダンスを区別する。したが
って、充電ゲートをセルの一方の(2進)状態を示すの
に使用し、未充電ゲートを他方の状態を示すのに使用す
ることができる。セルの状態を反転するには、電荷を浮
動ゲートから取り去る、すなわち消去する。
【0004】一般的に、EEPROMはアレイまたはマ
トリックス構造の複数のメモリ・セルから成る。すなわ
ち、複数の平行なワード線または行線にほぼ直角な、複
数の平行なビット線または列線として作成される。その
ようなアレイでは、1つのメモリ・セルを、指定された
行線と指定された列線の交点で表すことができる。セル
は、特定の列線および特定の行線に適当な電圧を印加す
ることにより、プログラミングまたは消去することがで
きる。セルのアレイまたはマトリックス全体に対して消
去を行うことが可能なEEPROMをフラッシュEEP
ROMと称する。一括消去というこの性質は、セルの寸
法を一層小さくできる点で利点を有する。
トリックス構造の複数のメモリ・セルから成る。すなわ
ち、複数の平行なワード線または行線にほぼ直角な、複
数の平行なビット線または列線として作成される。その
ようなアレイでは、1つのメモリ・セルを、指定された
行線と指定された列線の交点で表すことができる。セル
は、特定の列線および特定の行線に適当な電圧を印加す
ることにより、プログラミングまたは消去することがで
きる。セルのアレイまたはマトリックス全体に対して消
去を行うことが可能なEEPROMをフラッシュEEP
ROMと称する。一括消去というこの性質は、セルの寸
法を一層小さくできる点で利点を有する。
【0005】浮動ゲートのプログラミング(または書込
み)および消去を容易にするため、多数の解決法が提案
されてきた。
み)および消去を容易にするため、多数の解決法が提案
されてきた。
【0006】いくつかの解決法は、メモリ・セルの構造
または設計に注目している。例えば、そのような設計の
1つは、絶縁層で浮動ゲートから分離された1つの制御
ゲートを使用している。書込みは、制御ゲートに十分な
正のバイアスをかけて浮動ゲートから制御ゲートに向か
う電子流を誘起させることによって行われる。浮動ゲー
トはそれに応じて正の電荷を蓄積する。消去するとき
は、制御電極を負に傾斜させて、浮動ゲートが負の電荷
を蓄積するようにする。(この手法は、リー(Lee)の
論文"A New approach for the Floating Gate MOS Nonv
olatile Memory"、Applied Physics Letters、Vol.31、
No.7、1977年10月、pp.475〜476、で考察されてい
る。)
または設計に注目している。例えば、そのような設計の
1つは、絶縁層で浮動ゲートから分離された1つの制御
ゲートを使用している。書込みは、制御ゲートに十分な
正のバイアスをかけて浮動ゲートから制御ゲートに向か
う電子流を誘起させることによって行われる。浮動ゲー
トはそれに応じて正の電荷を蓄積する。消去するとき
は、制御電極を負に傾斜させて、浮動ゲートが負の電荷
を蓄積するようにする。(この手法は、リー(Lee)の
論文"A New approach for the Floating Gate MOS Nonv
olatile Memory"、Applied Physics Letters、Vol.31、
No.7、1977年10月、pp.475〜476、で考察されてい
る。)
【0007】もう1つの通常の設計は、プログラミング
・ゲートと消去ゲートを両方使用するものである。この
設計方式に基づくセルでは、浮動ゲートは、プログラミ
ング・ゲートから制御ゲートに向かう電子流を誘起する
ことによってプログラミングされ、浮動ゲートから消去
ゲートに向かう電子流を誘起することによって消去され
る。(この設計は米国特許第4314265号明細書に
例示されている。)
・ゲートと消去ゲートを両方使用するものである。この
設計方式に基づくセルでは、浮動ゲートは、プログラミ
ング・ゲートから制御ゲートに向かう電子流を誘起する
ことによってプログラミングされ、浮動ゲートから消去
ゲートに向かう電子流を誘起することによって消去され
る。(この設計は米国特許第4314265号明細書に
例示されている。)
【0008】その他に、浮動ゲートの書込みまたは消去
の方法に注目した解決法がある。こうした目的で最もよ
く使用される電荷移動手段はホット・エレクトロン注入
(ホット・エレクトロン注入はチャネル・ホット・エレ
クトロンから生じることがあるが、通常は電子なだれ降
伏から生じる)またはファウラー=ノルトハイム・トン
ネル効果である。
の方法に注目した解決法がある。こうした目的で最もよ
く使用される電荷移動手段はホット・エレクトロン注入
(ホット・エレクトロン注入はチャネル・ホット・エレ
クトロンから生じることがあるが、通常は電子なだれ降
伏から生じる)またはファウラー=ノルトハイム・トン
ネル効果である。
【0009】ホット・エレクトロン注入 ホット・エレクトロン注入を使用してデータ書込み動作
を行う通常の方法では、メモリ・セルのドレイン領域と
制御ゲートに電圧を印加する必要がある。電圧を印加す
ると、浮動ゲートの下側に設けたチャンネル領域の電子
が浮動ゲートに注入される。ホット・エレクトロンは、
制御ゲートに印加された高電圧によって所定の電位に設
定される。浮動ゲートに電子が注入されると、チャンネ
ル領域の閾値電圧が増大する。消去時には、高電圧を消
去ゲートに印加すると、浮動ゲートから消去ゲートに電
子が放電される。
を行う通常の方法では、メモリ・セルのドレイン領域と
制御ゲートに電圧を印加する必要がある。電圧を印加す
ると、浮動ゲートの下側に設けたチャンネル領域の電子
が浮動ゲートに注入される。ホット・エレクトロンは、
制御ゲートに印加された高電圧によって所定の電位に設
定される。浮動ゲートに電子が注入されると、チャンネ
ル領域の閾値電圧が増大する。消去時には、高電圧を消
去ゲートに印加すると、浮動ゲートから消去ゲートに電
子が放電される。
【0010】この電荷移動法には幾つかの欠陥がある。
ホット・エレクトロン注入によってメモリ・セルをプロ
グラミングするには比較的低い電圧が必要であるが、高
電流要件のために追加の電源が必要となる可能性があ
る。さらに、消去のために注入を用いると、絶縁層が損
われ、その結果、セルの劣化および破壊が起こる可能性
がある。この条件の実際上の影響は、実行可能な書込み
および消去の合計回数が制限されたことである。言い換
えると、高い電流密度は、素子の有効寿命に大きなマイ
ナスの影響を及ぼす。
ホット・エレクトロン注入によってメモリ・セルをプロ
グラミングするには比較的低い電圧が必要であるが、高
電流要件のために追加の電源が必要となる可能性があ
る。さらに、消去のために注入を用いると、絶縁層が損
われ、その結果、セルの劣化および破壊が起こる可能性
がある。この条件の実際上の影響は、実行可能な書込み
および消去の合計回数が制限されたことである。言い換
えると、高い電流密度は、素子の有効寿命に大きなマイ
ナスの影響を及ぼす。
【0011】トンネル効果は、プログラミング・ゲート
から浮動ゲートに、さらに浮動ゲートから消去ゲートに
電荷を移動するためのもう一つの方法である。(例え
ば、米国特許第4099196号明細書を参照のこ
と。)
から浮動ゲートに、さらに浮動ゲートから消去ゲートに
電荷を移動するためのもう一つの方法である。(例え
ば、米国特許第4099196号明細書を参照のこ
と。)
【0012】トンネル効果には注入よりも高い電圧が必
要であるが、非常に低い電流要件を有する。低い電流を
使って浮動ゲートを消去することの利点は、トンネル・
ウィンドウに与える損傷が少なく、それに応じてメモリ
・セルの耐久性および信頼性にプラスの影響を及ぼすこ
とである。しかし、トンネル消去に必要な高電圧は、ソ
ース・ジャンクション・フィールド・プレートを破壊さ
せ、ホット・ホールを発生させる。
要であるが、非常に低い電流要件を有する。低い電流を
使って浮動ゲートを消去することの利点は、トンネル・
ウィンドウに与える損傷が少なく、それに応じてメモリ
・セルの耐久性および信頼性にプラスの影響を及ぼすこ
とである。しかし、トンネル消去に必要な高電圧は、ソ
ース・ジャンクション・フィールド・プレートを破壊さ
せ、ホット・ホールを発生させる。
【0013】トンネル効果で使用される高電圧は、個々
のメモリ・セルの外部でも問題を生じさせる。例えば、
フラッシュEEPROMで使用するメモリ・セル・アレ
イでは、1つのセルに書き込むために高電圧を使用する
と、別のセルが誤って書かれる可能性がある。この状態
を一般に誤りデータ書込みと呼んでいる。この問題は以
下の状態で発生する。特定のメモリ・セルに書き込むた
めに制御ゲートとドレインの両方に高電圧を印加すると
き、制御ゲートの電圧により、同じ制御電圧を共用する
他のメモリ・セルの浮動ゲートが高い電位レベルに引っ
張られる。その1つの結果として、これら他のセルの浮
動ゲートと消去ゲートの間に電界が確立される。凹凸の
ある表面間に漏洩電流が流れる。一般に、小さな凹凸の
表面から大きな凹凸の表面への方がもう一方の方向より
も漏洩流が大きくなる。したがって、消去ゲートの上面
の凹凸が浮動ゲートの下面よりも大きい場合は、消去ゲ
ートと浮動ゲートの間の絶縁層を通って電子が移動し、
浮動ゲートに注入される可能性がある。その結果、誤り
データ書込みが生じる。
のメモリ・セルの外部でも問題を生じさせる。例えば、
フラッシュEEPROMで使用するメモリ・セル・アレ
イでは、1つのセルに書き込むために高電圧を使用する
と、別のセルが誤って書かれる可能性がある。この状態
を一般に誤りデータ書込みと呼んでいる。この問題は以
下の状態で発生する。特定のメモリ・セルに書き込むた
めに制御ゲートとドレインの両方に高電圧を印加すると
き、制御ゲートの電圧により、同じ制御電圧を共用する
他のメモリ・セルの浮動ゲートが高い電位レベルに引っ
張られる。その1つの結果として、これら他のセルの浮
動ゲートと消去ゲートの間に電界が確立される。凹凸の
ある表面間に漏洩電流が流れる。一般に、小さな凹凸の
表面から大きな凹凸の表面への方がもう一方の方向より
も漏洩流が大きくなる。したがって、消去ゲートの上面
の凹凸が浮動ゲートの下面よりも大きい場合は、消去ゲ
ートと浮動ゲートの間の絶縁層を通って電子が移動し、
浮動ゲートに注入される可能性がある。その結果、誤り
データ書込みが生じる。
【0014】同様な問題が消去サイクル中にも生じる。
すなわち、高電圧は、誤りデータ消去をも引き起こす可
能性がある。明らかに、誤りデータ書込みおよび誤りデ
ータ消去の可能性を減らすことはメモリ・セルの製造に
おける大きな関心事である。
すなわち、高電圧は、誤りデータ消去をも引き起こす可
能性がある。明らかに、誤りデータ書込みおよび誤りデ
ータ消去の可能性を減らすことはメモリ・セルの製造に
おける大きな関心事である。
【0015】電荷移動手段としてトンネル効果を使用す
る際に生じるもう1つの難点は、トンネル誘電体(すな
わち、浮動ゲートをプログラミング・ゲートおよび消去
ゲートから分離するために使用される誘電体材料の層)
の最適な組成および厚みを決定することである。トンネ
ル層が比較的厚い(例えば、100nm)場合は、介在
する絶縁体を通って浮動ゲートに達するのに十分なエネ
ルギーを有するのはプログラミング電流のごく一部だけ
なので、書込み中に高電流が必要である。非常に薄い
(5〜20nm)層では必要な電流は少ないが、そのよ
うな薄い半導体の製造は製造時に問題が生じる可能性が
ある。
る際に生じるもう1つの難点は、トンネル誘電体(すな
わち、浮動ゲートをプログラミング・ゲートおよび消去
ゲートから分離するために使用される誘電体材料の層)
の最適な組成および厚みを決定することである。トンネ
ル層が比較的厚い(例えば、100nm)場合は、介在
する絶縁体を通って浮動ゲートに達するのに十分なエネ
ルギーを有するのはプログラミング電流のごく一部だけ
なので、書込み中に高電流が必要である。非常に薄い
(5〜20nm)層では必要な電流は少ないが、そのよ
うな薄い半導体の製造は製造時に問題が生じる可能性が
ある。
【0016】米国特許第4099196号明細書では、
比較的通常のプログラミング電圧が比較的厚い酸化物で
うまく作用できるように、強化されたトンネル効果が使
用されている。しかし、これらの通常レベルの電流でさ
え絶縁材料を劣化させ、したがって、実行可能な書込み
/消去動作の合計回数を制限してEEPROMの寿命を
制限することが知られている。
比較的通常のプログラミング電圧が比較的厚い酸化物で
うまく作用できるように、強化されたトンネル効果が使
用されている。しかし、これらの通常レベルの電流でさ
え絶縁材料を劣化させ、したがって、実行可能な書込み
/消去動作の合計回数を制限してEEPROMの寿命を
制限することが知られている。
【0017】シリコンを多く含む酸化物をシリコン基板
に付着した場合に、トンネル効果の強化が認められるこ
とが当技術分野で知られている。(例えば、Applied Ph
ysics Letter、37、61(1980)所載の D.J.ディ=マリア
(DiMaria)およびD.W.ドン(Dong)の論文参照)。し
かし、シリコンを多く含む酸化物は非化学量論的性質を
もつため、シリコン/酸化物界面を制御するのが難し
く、かなり大きな漏洩電流(約3×10-10A)をもた
らす。したがって、この材料は、メモリ・セルに使用す
るとき、大きな欠点を有する。
に付着した場合に、トンネル効果の強化が認められるこ
とが当技術分野で知られている。(例えば、Applied Ph
ysics Letter、37、61(1980)所載の D.J.ディ=マリア
(DiMaria)およびD.W.ドン(Dong)の論文参照)。し
かし、シリコンを多く含む酸化物は非化学量論的性質を
もつため、シリコン/酸化物界面を制御するのが難し
く、かなり大きな漏洩電流(約3×10-10A)をもた
らす。したがって、この材料は、メモリ・セルに使用す
るとき、大きな欠点を有する。
【0018】
【発明が解決しようとする課題】本発明の目的は、EE
PROMが比較的低い電圧で動作し、望ましくないホッ
ト・ホールの発生、誤りデータ書込みおよび誤りデータ
消去等の問題を回避できるようにする、素子構造および
誘電体材料を提供することである。
PROMが比較的低い電圧で動作し、望ましくないホッ
ト・ホールの発生、誤りデータ書込みおよび誤りデータ
消去等の問題を回避できるようにする、素子構造および
誘電体材料を提供することである。
【0019】もう1つの目的は、実行可能な動作の回数
を増やして、EEPROMの有効寿命を長くする、素子
構造および誘電体材料を提供することである。
を増やして、EEPROMの有効寿命を長くする、素子
構造および誘電体材料を提供することである。
【0020】もう1つの目的は、様々な素子の電気的特
性に対応できるようにスケーリング可能なようにその誘
電率が制御できる、誘電体材料を提供することである。
性に対応できるようにスケーリング可能なようにその誘
電率が制御できる、誘電体材料を提供することである。
【0021】
【課題を解決するための手段】本発明の上記およびその
他の目的、利点および特徴を達成するため、複数のMO
Sセルを含むフラッシュEEPROMが製造される。各
セルでは、プログラミングおよび消去が、それぞれ書込
みゲートから浮動ゲートへのトンネル効果および浮動ゲ
ートから消去ゲートへのトンネル効果によって行われ
る。使用されるトンネル層は多層構造(MLS)酸化物
であり、薄い酸化物と薄いポリシリコンが交互に層を形
成している。この層構造は非対称である。すなわち、最
上部または最下部のどちらかの層がその他の層よりも厚
い。この構造の結果、酸化物は方向性を示す。すなわ
ち、一方の方向の方が逆の方向よりもトンネル現象が容
易になる。さらに、MLS酸化物はトンネル効果を大幅
に強化する(4.7Vという低い電圧でトンネル電流が
認められる)。最後に、層の厚みと数を変えることによ
り、異なる誘電率を有するMLS酸化物を製造すること
ができる。この方向性は、書込みゲートおよび消去ゲー
トが分離していることとあいまって、この新規なフラッ
シュEEPROMに幾つかの利点を与えている。すなわ
ち、低電圧で動作可能であり、外乱に対して高い抵抗性
を有し、さらに容易にスケーリング可能な構造を有する
(すなわち、指定されたスケール内の任意の電圧で動作
させることができる)。
他の目的、利点および特徴を達成するため、複数のMO
Sセルを含むフラッシュEEPROMが製造される。各
セルでは、プログラミングおよび消去が、それぞれ書込
みゲートから浮動ゲートへのトンネル効果および浮動ゲ
ートから消去ゲートへのトンネル効果によって行われ
る。使用されるトンネル層は多層構造(MLS)酸化物
であり、薄い酸化物と薄いポリシリコンが交互に層を形
成している。この層構造は非対称である。すなわち、最
上部または最下部のどちらかの層がその他の層よりも厚
い。この構造の結果、酸化物は方向性を示す。すなわ
ち、一方の方向の方が逆の方向よりもトンネル現象が容
易になる。さらに、MLS酸化物はトンネル効果を大幅
に強化する(4.7Vという低い電圧でトンネル電流が
認められる)。最後に、層の厚みと数を変えることによ
り、異なる誘電率を有するMLS酸化物を製造すること
ができる。この方向性は、書込みゲートおよび消去ゲー
トが分離していることとあいまって、この新規なフラッ
シュEEPROMに幾つかの利点を与えている。すなわ
ち、低電圧で動作可能であり、外乱に対して高い抵抗性
を有し、さらに容易にスケーリング可能な構造を有する
(すなわち、指定されたスケール内の任意の電圧で動作
させることができる)。
【0022】
【実施例】図1および図2を参照して、本発明によるE
EPROM素子の好ましい実施例について説明する。
EPROM素子の好ましい実施例について説明する。
【0023】図1は、メモリ・セルが3×4のアレイに
配列された、EEPROMの一実施例の平面図を示す。
各セルは、制御ゲート12にほぼ平行で、多層構造(M
LS)トンネル酸化物16から成る第1のトンネル層を
介して浮動ゲート14に接続された消去ゲート10を有
する。図4に、第1の方向性誘電体16の詳細な断面を
示す。第1の方向性誘電体16aについて、最下層16
bの酸化物は最上層16cの酸化物よりも薄いことが認
められるであろう。この構造の効果として、最下層から
最上層へのトンネル効果が逆方向の場合よりも容易にな
る。
配列された、EEPROMの一実施例の平面図を示す。
各セルは、制御ゲート12にほぼ平行で、多層構造(M
LS)トンネル酸化物16から成る第1のトンネル層を
介して浮動ゲート14に接続された消去ゲート10を有
する。図4に、第1の方向性誘電体16の詳細な断面を
示す。第1の方向性誘電体16aについて、最下層16
bの酸化物は最上層16cの酸化物よりも薄いことが認
められるであろう。この構造の効果として、最下層から
最上層へのトンネル効果が逆方向の場合よりも容易にな
る。
【0024】図1に戻ると、消去動作の際に、消去ゲー
ト10は第1の方向性誘導体16のトンネル閾値よりも
大きな正の電圧にバイアスされる。どの消去ゲート10
もそれに関連する制御ゲート12にほぼ平行であり、2
行の浮動ゲート14a〜fによって共有されるので、選
択されたゲート10に接続された全てのセルが消去さ
れ、セクタ消去が行われる。
ト10は第1の方向性誘導体16のトンネル閾値よりも
大きな正の電圧にバイアスされる。どの消去ゲート10
もそれに関連する制御ゲート12にほぼ平行であり、2
行の浮動ゲート14a〜fによって共有されるので、選
択されたゲート10に接続された全てのセルが消去さ
れ、セクタ消去が行われる。
【0025】ソース18およびドレイン20は図示の通
りである。具体的な例として、基板5は、P型シリコン
でよく、通常の技術を使って埋込み酸化物(ROX)ま
たは浅トレンチ分離(STI)領域が形成されている。
次に、標準のイオン注入法を使ってこれらの領域にN型
のソース18およびドレイン20を形成することができ
る。図1から明らかなように、ソース18およびドレイ
ン20は制御ゲート12と共有され、かつ制御ゲート1
2にほぼ直角であり、セル毎に別の接点は必要でない。
りである。具体的な例として、基板5は、P型シリコン
でよく、通常の技術を使って埋込み酸化物(ROX)ま
たは浅トレンチ分離(STI)領域が形成されている。
次に、標準のイオン注入法を使ってこれらの領域にN型
のソース18およびドレイン20を形成することができ
る。図1から明らかなように、ソース18およびドレイ
ン20は制御ゲート12と共有され、かつ制御ゲート1
2にほぼ直角であり、セル毎に別の接点は必要でない。
【0026】プログラミング・ゲートまたは書込みゲー
ト22は、ソース18およびドレイン20に平行で、か
つ制御ゲート12に直角である。特定のセル26をプロ
グラミングするには、選択された制御ゲート12をアー
スから正の電圧に上昇させ、浮動ゲート14の電圧を正
の値に容量結合する。選択された書込みゲート22と浮
動ゲート14の間の差が第2の多層方向性誘電体24の
トンネル閾値よりも高くなるように、選択された書込み
ゲート22をアースから負の値に低下させる。この第2
の酸化物24は、書込みゲート22と制御ゲート12の
間に位置する。
ト22は、ソース18およびドレイン20に平行で、か
つ制御ゲート12に直角である。特定のセル26をプロ
グラミングするには、選択された制御ゲート12をアー
スから正の電圧に上昇させ、浮動ゲート14の電圧を正
の値に容量結合する。選択された書込みゲート22と浮
動ゲート14の間の差が第2の多層方向性誘電体24の
トンネル閾値よりも高くなるように、選択された書込み
ゲート22をアースから負の値に低下させる。この第2
の酸化物24は、書込みゲート22と制御ゲート12の
間に位置する。
【0027】図5に第2の方向性誘電体24aの詳細な
断面を示す。第2の方向性誘電体24aでは、最下層2
4bの酸化物が最上層24cの酸化物よりも厚いことが
認められよう。このため、最上層から最下層へのトンネ
ル効果が逆方向の場合よりも容易になる。
断面を示す。第2の方向性誘電体24aでは、最下層2
4bの酸化物が最上層24cの酸化物よりも厚いことが
認められよう。このため、最上層から最下層へのトンネ
ル効果が逆方向の場合よりも容易になる。
【0028】図1に戻ると、選択された制御ゲート12
と選択された書込みゲート22の交点にあるセル26で
のみ書込みが行われる。
と選択された書込みゲート22の交点にあるセル26で
のみ書込みが行われる。
【0029】性能を向上させるため、選択された浮動ゲ
ート14が第1の方向性誘電体16のトンネル閾値電圧
の1/2まで正にバイアスされ、選択された書込みゲー
ト22が第2の方向性誘電体24のトンネル閾値電圧の
1/2よりもわずかに負であることに留意されたい。
ート14が第1の方向性誘電体16のトンネル閾値電圧
の1/2まで正にバイアスされ、選択された書込みゲー
ト22が第2の方向性誘電体24のトンネル閾値電圧の
1/2よりもわずかに負であることに留意されたい。
【0030】図2に図1の線2−2に沿ったEEPRO
Mのメモリ・セルの断面を示す。3つの絶縁層が示され
ている。第1の絶縁層8は、基板5を浮動ゲート14か
ら分離する。第2の絶縁層30は、制御ゲート12を、
浮動ゲート14、消去ゲート10および第1の方向性誘
電体16から分離する。第3の絶縁層32は、制御ゲー
ト12を、浮動ゲート14、書込みゲート22および第
2の方向性誘電体24から分離する。図3に図1の線3
−3に沿ったセルの断面を示す。分割ゲート領域34が
制御ゲート12と浮動ゲート14を直列に接続してい
る。エンハンス・モードの制御ゲート12と浮動ゲート
14の直列接続により、過剰消去によって問題が生じる
可能性がなくなる。
Mのメモリ・セルの断面を示す。3つの絶縁層が示され
ている。第1の絶縁層8は、基板5を浮動ゲート14か
ら分離する。第2の絶縁層30は、制御ゲート12を、
浮動ゲート14、消去ゲート10および第1の方向性誘
電体16から分離する。第3の絶縁層32は、制御ゲー
ト12を、浮動ゲート14、書込みゲート22および第
2の方向性誘電体24から分離する。図3に図1の線3
−3に沿ったセルの断面を示す。分割ゲート領域34が
制御ゲート12と浮動ゲート14を直列に接続してい
る。エンハンス・モードの制御ゲート12と浮動ゲート
14の直列接続により、過剰消去によって問題が生じる
可能性がなくなる。
【0031】製造方法 以下の説明は、前述のメモリ・セルの製造方法に関する
ものである。図6に関して、最初のステップとして、通
常の技術を使って半導体基板5上に埋込み分離領域(R
OXまたはSTI)42を成長させて、ソース、ドレイ
ンおよびゲート領域を形成すべき領域を画定する。次に
基板5aの上面に薄いゲート酸化物8を成長させて、第
1の絶縁層を形成する。この薄い酸化物の上にポリシリ
コンを付着させる。この結果得られた構造を通常のフォ
トリソグラフィ工程でフォトマスクを使ってエッチング
して、浮動ゲート14を形成する。浮動ゲート14の上
に熱酸化物44を成長させる。
ものである。図6に関して、最初のステップとして、通
常の技術を使って半導体基板5上に埋込み分離領域(R
OXまたはSTI)42を成長させて、ソース、ドレイ
ンおよびゲート領域を形成すべき領域を画定する。次に
基板5aの上面に薄いゲート酸化物8を成長させて、第
1の絶縁層を形成する。この薄い酸化物の上にポリシリ
コンを付着させる。この結果得られた構造を通常のフォ
トリソグラフィ工程でフォトマスクを使ってエッチング
して、浮動ゲート14を形成する。浮動ゲート14の上
に熱酸化物44を成長させる。
【0032】浮動ゲート14の両側14hおよび14i
に2つの側壁スペーサを形成する。通常のフォトリソグ
ラフィ工程でフォトマスクを使って、これらのスペーサ
の一方をエッチングして除去する。これで、図6に示す
ように1つの側壁46のみが残る。
に2つの側壁スペーサを形成する。通常のフォトリソグ
ラフィ工程でフォトマスクを使って、これらのスペーサ
の一方をエッチングして除去する。これで、図6に示す
ように1つの側壁46のみが残る。
【0033】図7に関して、イオン注入法を使って基板
5内にソース18およびドレイン20を形成する。薄い
酸化物および薄いポリシリコンの複数の層を次々に付着
させて第1の方向性誘電体16を形成する。前述したよ
うに、第1の方向性誘電体16の断面の詳細な図が図4
に示されている。次に、第1の方向性誘電体16の上に
ポリシリコンを付着させる。標準のフォトリソグラフィ
技術でフォトマスクを使ってポリシリコンおよび第1の
方向性誘電体16をエッチングして、第1の方向性誘電
体16の上面に消去ゲート10から成る構造を形成す
る。この構造は部分的に浮動ゲート14と重なる。この
構成を図7に示す。
5内にソース18およびドレイン20を形成する。薄い
酸化物および薄いポリシリコンの複数の層を次々に付着
させて第1の方向性誘電体16を形成する。前述したよ
うに、第1の方向性誘電体16の断面の詳細な図が図4
に示されている。次に、第1の方向性誘電体16の上に
ポリシリコンを付着させる。標準のフォトリソグラフィ
技術でフォトマスクを使ってポリシリコンおよび第1の
方向性誘電体16をエッチングして、第1の方向性誘電
体16の上面に消去ゲート10から成る構造を形成す
る。この構造は部分的に浮動ゲート14と重なる。この
構成を図7に示す。
【0034】引き続き図7に関して、この構造の上面を
横切って二酸化シリコンの第2の絶縁層30を成長させ
る。二酸化シリコンは、消去ゲート10の形成によって
露出された第1の方向性誘電体の部分16gを覆う。標
準のフォトリソグラフィ技術でフォトマスクを使って絶
縁層をエッチングして、消去ゲート10および第1の方
向性誘電体16に完全に重なり、かつ浮動ゲート14に
部分的に重なる構造を形成する。
横切って二酸化シリコンの第2の絶縁層30を成長させ
る。二酸化シリコンは、消去ゲート10の形成によって
露出された第1の方向性誘電体の部分16gを覆う。標
準のフォトリソグラフィ技術でフォトマスクを使って絶
縁層をエッチングして、消去ゲート10および第1の方
向性誘電体16に完全に重なり、かつ浮動ゲート14に
部分的に重なる構造を形成する。
【0035】二酸化シリコンの層を覆ってポリシリコン
層を付着させ、標準のフォトリソグラフィ技術でフォト
マスクを使ってエッチングして、制御ゲート12を形成
する。このエッチングは、第2の絶縁層の部分30aお
よび浮動ゲート14の部分14cを露出させるように行
う。制御ゲート12は第2の絶縁層30によって浮動ゲ
ート14から完全に絶縁されることに留意されたい。こ
の結果、得られる構成を図7に示す。
層を付着させ、標準のフォトリソグラフィ技術でフォト
マスクを使ってエッチングして、制御ゲート12を形成
する。このエッチングは、第2の絶縁層の部分30aお
よび浮動ゲート14の部分14cを露出させるように行
う。制御ゲート12は第2の絶縁層30によって浮動ゲ
ート14から完全に絶縁されることに留意されたい。こ
の結果、得られる構成を図7に示す。
【0036】図2に関して、上記構造の上面を覆って第
3の絶縁層32を付着させる。この層32を標準のフォ
トリソグラフィ技術を使ってエッチングして、浮動ゲー
トの表面の一部分14jおよびROXの表面の一部分1
8dを露出させる。
3の絶縁層32を付着させる。この層32を標準のフォ
トリソグラフィ技術を使ってエッチングして、浮動ゲー
トの表面の一部分14jおよびROXの表面の一部分1
8dを露出させる。
【0037】第3の絶縁層32、浮動ゲートの露出部分
14jおよびROXの露出部分18dを覆って第2の方
向性誘電体24を付着させる。最終のポリシリコン層を
付着させる。これを標準のフォトリソグラフィ技術を使
ってエッチングして、書込みゲート22を形成する。
14jおよびROXの露出部分18dを覆って第2の方
向性誘電体24を付着させる。最終のポリシリコン層を
付着させる。これを標準のフォトリソグラフィ技術を使
ってエッチングして、書込みゲート22を形成する。
【0038】標準のCMOS法を使って金属線を仕上げ
る。
る。
【0039】トンネル酸化物の特性 次に、トンネル層の新規な特性と、それによるEEPR
OMの改良について検討する。既に述べたように、図4
および図5は第1および第2の方向性誘電体16および
24の断面を示す。図から明らかなように、トンネル層
は、2つの異なる誘電率を有する2つの異なる材料の交
互の層から成る。
OMの改良について検討する。既に述べたように、図4
および図5は第1および第2の方向性誘電体16および
24の断面を示す。図から明らかなように、トンネル層
は、2つの異なる誘電率を有する2つの異なる材料の交
互の層から成る。
【0040】以下の考察では、使用するこれら2種類の
材料がSiO2および未ドープのポリシリコンであると
仮定する。しかし、他の材料の組合せもそれらの電気的
特性の間で同様な関係を有することは当業者には周知で
ある。
材料がSiO2および未ドープのポリシリコンであると
仮定する。しかし、他の材料の組合せもそれらの電気的
特性の間で同様な関係を有することは当業者には周知で
ある。
【0041】第1の方向性誘電体は、SiO2と未ドー
プのポリシリコンの交互の層を作成することによって形
成する。最初に、低圧化学蒸着法でシリコン基板上に3
nmのSiO2を付着させた。続いて、700℃の温度
で、低圧化学蒸着法により厚さ2.5nmのポリシリコ
ン層と厚さ5nmのSiO2層を順次付着させた。これ
らの層付着工程は、300℃などさらに低い温度で、E
CRプラズマ反応炉でのパルスPECVD等の他の手段
でも実行できることは当業者には明らかであろう。
プのポリシリコンの交互の層を作成することによって形
成する。最初に、低圧化学蒸着法でシリコン基板上に3
nmのSiO2を付着させた。続いて、700℃の温度
で、低圧化学蒸着法により厚さ2.5nmのポリシリコ
ン層と厚さ5nmのSiO2層を順次付着させた。これ
らの層付着工程は、300℃などさらに低い温度で、E
CRプラズマ反応炉でのパルスPECVD等の他の手段
でも実行できることは当業者には明らかであろう。
【0042】実験によれば、方向性誘電体の実効誘電率
はポリシリコン層の数と共に増大する。例えば、SiO
2の実効誘電率は3.9であるが、SiO2および3つの
ポリシリコン交互層の場合は8.4である(図8に誘電
率とポリシリコン層の数の関係をグラフの形で示す)。
これらの実験の結果から、ポリシリコン層の数がさらに
増えると、実効誘電率は多分シリコンの誘電率(11.
9)よりも多少低い値で横ばい状態になると予測され
る。
はポリシリコン層の数と共に増大する。例えば、SiO
2の実効誘電率は3.9であるが、SiO2および3つの
ポリシリコン交互層の場合は8.4である(図8に誘電
率とポリシリコン層の数の関係をグラフの形で示す)。
これらの実験の結果から、ポリシリコン層の数がさらに
増えると、実効誘電率は多分シリコンの誘電率(11.
9)よりも多少低い値で横ばい状態になると予測され
る。
【0043】多層方向性誘電体の実効誘電率は、実際に
は使用する複合材料にも依存する。その結果、材料およ
び層の数を変えることにより、任意の所望の誘電率を有
する方向性誘電体を作り出すことが可能である。3.9
よりも低い誘電率の場合は、ポリシリコンの代りに、高
分子絶縁体(誘電率1.45)またはその他の分極率の
低い無機材料等、低誘電率の材料を使用すべきである。
10よりも高い誘電率を有する構造の場合は、ポリシリ
コンの代りに、Ta2O2等の高誘電率を有する材料を使
用することができる。
は使用する複合材料にも依存する。その結果、材料およ
び層の数を変えることにより、任意の所望の誘電率を有
する方向性誘電体を作り出すことが可能である。3.9
よりも低い誘電率の場合は、ポリシリコンの代りに、高
分子絶縁体(誘電率1.45)またはその他の分極率の
低い無機材料等、低誘電率の材料を使用すべきである。
10よりも高い誘電率を有する構造の場合は、ポリシリ
コンの代りに、Ta2O2等の高誘電率を有する材料を使
用することができる。
【0044】本発明の多層方向性誘電体のもう1つの利
点は、a)シリコン基板に最も近いSiO2層の厚みを
変え、かつb)ポリシリコン層の数を増やすことによ
り、ファウラー=ノルトハイム・トンネル効果に対する
閾値電圧が変化することである。図9に2つの実験の結
果を示す。一方は第1の層の酸化物が3nm、他方は第
1の層の酸化物が15nmであった。このグラフから分
かるように、ポリシリコン層の数が増加するに従って、
ファウラー=ノルトハイム・トンネル効果の閾値電圧は
低下する。さらに、閾値電圧は第1のSiO2層の厚み
に対して非常に敏感である。
点は、a)シリコン基板に最も近いSiO2層の厚みを
変え、かつb)ポリシリコン層の数を増やすことによ
り、ファウラー=ノルトハイム・トンネル効果に対する
閾値電圧が変化することである。図9に2つの実験の結
果を示す。一方は第1の層の酸化物が3nm、他方は第
1の層の酸化物が15nmであった。このグラフから分
かるように、ポリシリコン層の数が増加するに従って、
ファウラー=ノルトハイム・トンネル効果の閾値電圧は
低下する。さらに、閾値電圧は第1のSiO2層の厚み
に対して非常に敏感である。
【0045】本発明により、シリコン基板上に付着され
たシリコンを多く含む酸化物に伴う前記の漏洩の問題が
是正されることに留意されたい。本発明では、化学量論
的SiO2層を挿入することにより、トンネル効果の強
化と共にシリコン/酸化物インターフェースを制御す
る。具体的には、多層方向性誘電体の漏洩電流は、厚さ
3nmの第1層の酸化物で約10-11A、厚さ15nm
の酸化物で約10-12Aであった。
たシリコンを多く含む酸化物に伴う前記の漏洩の問題が
是正されることに留意されたい。本発明では、化学量論
的SiO2層を挿入することにより、トンネル効果の強
化と共にシリコン/酸化物インターフェースを制御す
る。具体的には、多層方向性誘電体の漏洩電流は、厚さ
3nmの第1層の酸化物で約10-11A、厚さ15nm
の酸化物で約10-12Aであった。
【0046】上記で開示した方向性誘電体は、半導体技
術にとって幾つかの重要な利益をもたらす。第1に、使
用するポリシリコン層の数を変えることによって誘電率
が制御できるので、その結果得られる誘電体材料を特定
の半導体の電気的特性に合わせることができる。さら
に、この材料によるとファウラー=ノルトハイム・トン
ネル効果の強化によって、トンネル型電荷移動がより低
い電圧で行えるようになるので、高い電圧によって生じ
る誤りデータ書込みおよび誤りデータ消去等の問題が回
避される。最後に、材料の方向性により、従来技術で発
生していた漏洩の問題の防止が容易になる。
術にとって幾つかの重要な利益をもたらす。第1に、使
用するポリシリコン層の数を変えることによって誘電率
が制御できるので、その結果得られる誘電体材料を特定
の半導体の電気的特性に合わせることができる。さら
に、この材料によるとファウラー=ノルトハイム・トン
ネル効果の強化によって、トンネル型電荷移動がより低
い電圧で行えるようになるので、高い電圧によって生じ
る誤りデータ書込みおよび誤りデータ消去等の問題が回
避される。最後に、材料の方向性により、従来技術で発
生していた漏洩の問題の防止が容易になる。
【0047】方向性誘電体を上記で考察したEEPRO
M構造と共に使用することにより、低い電圧で動作で
き、したがって一層長い有効寿命を有する、改良された
EEPROMがもたらされる。
M構造と共に使用することにより、低い電圧で動作で
き、したがって一層長い有効寿命を有する、改良された
EEPROMがもたらされる。
【0048】a)上記特徴および構造の幾つかは他の特
徴および構造から独立して利用することができ、かつ
b)本発明の趣旨から逸脱することなく上記説明に(構
造、動作上およびその他の)変更を加えることができる
ことを当業者は認めるであろう。例えば、他の同等の技
術を使ってソース領域およびドレイン領域を形成するこ
とができ、さらに他の方法でゲートを配置することが可
能である。またこの方向性誘電体が半導体技術ならびに
その他の業界で他の用途を有することも認識されるであ
ろう。
徴および構造から独立して利用することができ、かつ
b)本発明の趣旨から逸脱することなく上記説明に(構
造、動作上およびその他の)変更を加えることができる
ことを当業者は認めるであろう。例えば、他の同等の技
術を使ってソース領域およびドレイン領域を形成するこ
とができ、さらに他の方法でゲートを配置することが可
能である。またこの方向性誘電体が半導体技術ならびに
その他の業界で他の用途を有することも認識されるであ
ろう。
【0049】
【発明の効果】本発明によれば以下の効果が得られる。
EEPROMが比較的低い電圧で動作するので、望まし
くないホット・ホールの発生、誤りデータ書込みおよび
誤りデータ消去等の問題が回避される。実効可能な動作
の回数が増えるので、EEPROMの有効寿命が長くな
る。様々な素子の電気的特性に対応できるようにスケー
リングが可能なようにその誘電率が制御できる、誘電体
材料が提供される。
EEPROMが比較的低い電圧で動作するので、望まし
くないホット・ホールの発生、誤りデータ書込みおよび
誤りデータ消去等の問題が回避される。実効可能な動作
の回数が増えるので、EEPROMの有効寿命が長くな
る。様々な素子の電気的特性に対応できるようにスケー
リングが可能なようにその誘電率が制御できる、誘電体
材料が提供される。
【図1】12個のメモリ・セルのアレイから成るフラッ
シュEEPROMの一部分の切開平面図である。一般に
EEPROMでは、所与のメモリ・アレイの全てのセル
が一度に製造され、したがって、同じような構造を有す
る。その結果、任意のサイズの列および行から成るアレ
イが、図1に示す12個のセルを参照して記述できる。
シュEEPROMの一部分の切開平面図である。一般に
EEPROMでは、所与のメモリ・アレイの全てのセル
が一度に製造され、したがって、同じような構造を有す
る。その結果、任意のサイズの列および行から成るアレ
イが、図1に示す12個のセルを参照して記述できる。
【図2】図1の線2−2に沿ったフラッシュEEPRO
Mの断面図である。
Mの断面図である。
【図3】図1の線3−3に沿ったフラッシュEEPRO
Mの断面図である。
Mの断面図である。
【図4】構造の下部から上部に向かってトンネル移動が
強化された第1の方向性誘電体の断面図である。
強化された第1の方向性誘電体の断面図である。
【図5】構造の上部から下部に向かってトンネル効果が
強化された第2の方向性誘電体の断面図である。
強化された第2の方向性誘電体の断面図である。
【図6】図1の線3−3に沿った製造中のフラッシュE
EPROMの断面図である。この図は分割ゲートの形成
を示す。
EPROMの断面図である。この図は分割ゲートの形成
を示す。
【図7】制御ゲートの完成後の、図1の線2−2に沿っ
た製造中のフラッシュEEPROMの断面図である。
た製造中のフラッシュEEPROMの断面図である。
【図8】誘電体材料の実効誘電率とポリシリコン層の数
の関係を示すグラフである。
の関係を示すグラフである。
【図9】誘電体材料のファウラー=ノルトハイム・トン
ネル効果の閾値電圧とポリシリコン層の数の間の関係を
示すグラフである。誘電体材料の第1の層の厚みが2つ
の異なる値(3および15nm)をとる場合の関係を示
す。
ネル効果の閾値電圧とポリシリコン層の数の間の関係を
示すグラフである。誘電体材料の第1の層の厚みが2つ
の異なる値(3および15nm)をとる場合の関係を示
す。
5 基板 10 消去ゲート 12 制御ゲート 14 浮動ゲート 16 多層構造(MLS)トンネル酸化物 18 ソース 20 ドレイン 22 書込みゲート 26 セル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サン・ホー・ドン アメリカ合衆国10541、ニューヨーク州マ ホパック、マグレガー・ドライブ38 (72)発明者 ディーター・ポール・オイゲン・ケルン アメリカ合衆国10501、ニューヨーク州ア マウォーク、ファリーズウェイ (72)発明者 ヤング・ホーン・リー アメリカ合衆国10589、ニューヨーク州サ マーズ、パルマ・ロード3
Claims (6)
- 【請求項1】上部表面を有する第1の導電型の基板と、 それぞれ上記基板内に形成されかつ上記基板の上記上部
表面から部分的に下方に延びる、第2の導電型の領域か
ら成るソースおよびドレインと、 上記基板上に付着された第1の絶縁層と、 4つの側面、上部表面、および上記第1の絶縁層と接触
する下部表面を有し、上記第1の絶縁層に隣接する浮動
ゲートと、 上記浮動ゲートの上記4つの側面および上記上部表面に
隣接する薄い熱酸化物と、 上記浮動ゲートの上記側面の1つに隣接して形成された
ポリシリコン・スペーサと、 上記基板の一部分および上記浮動ゲートの一部分に隣接
し、かつ第1の方向性誘電体材料の層で上記基板の上記
第1の部分および上記浮動ゲートの上記第1の部分から
絶縁された、上記浮動ゲート電極から電荷を取り除くた
めの第1の電荷移動手段と、 上記浮動ゲートに隣接し、第2の絶縁層で上記浮動ゲー
トから絶縁された制御ゲートと、 上記第2の絶縁層、上記制御ゲート、上記浮動ゲートお
よび上記基板の第2の表面部分に隣接し、第3の絶縁層
で上記第2の絶縁層および上記制御ゲートから絶縁さ
れ、かつ第2の方向性誘電体材料の層で上記第3の絶縁
層、上記浮動ゲートおよび上記基板の上記第2の表面部
分から絶縁された、上記浮動ゲートに電荷を注入するた
めの第2の電荷移動手段とを備えるメモリ・セル。 - 【請求項2】上記第1の方向性誘電体材料が、少なくと
も3つの層を備え、上記の層が、それぞれ異なる誘電率
を有する少なくとも2つの材料の交互の層から成る、請
求項1に記載のメモリ・セル。 - 【請求項3】上記第2の方向性誘電体が、それぞれ異な
る誘電率を有する少なくとも2つの材料の少なくとも3
つの交互の層から成る、請求項1に記載のメモリ・セ
ル。 - 【請求項4】上記材料の第1のものがSiO2であり、
上記材料の第2のものがポリシリコンである、請求項2
に記載のメモリ・セル。 - 【請求項5】半導体基板の上部表面から下方に延びる埋
込み絶縁領域を成長させるステップと、 上記基板の上記上部表面上に第1の絶縁層を付着させる
ステップと、 上記第1の絶縁層上に第1のポリシリコン層を付着させ
るステップと、 上記第1の絶縁層および上記第1のポリシリコン層をエ
ッチングして、4つの側面、上部表面および下部表面を
有する浮動ゲートを形成するステップと、 上記浮動ゲートの上記4つの側面および上記上部表面を
覆って薄い熱酸化物を成長させるステップと、 上部表面を有するソースおよびドレインを上記基板に形
成するステップと、 上記基板の上記上部表面および上記浮動ゲートの上記上
部表面上に第1の方向性誘電体材料を付着させるステッ
プと、 上記第1の方向性誘電体材料上に第2のポリシリコン層
を付着させるステップと、 フォトリソグラフィ技術を使って、上記第2のポリシリ
コン層から、上記浮動ゲートに部分的に重なる消去ゲー
トを形成するステップと、 上記消去ゲート、上記第1の方向性誘電体材料、上記浮
動ゲート、および上記基板の上記上部表面上に第2の絶
縁層を形成するステップと、 上記第2の絶縁層が上記消去ゲートおよび上記第1の方
向性誘電体材料に完全に重なり、かつ上記浮動ゲートに
部分的に重なるように、フォトリソグラフィ技術を使っ
て上記第2の絶縁層をエッチングするステップと、 上記第2の絶縁層を覆って第3のポリシリコン層を付着
させるステップと、 フォトリソグラフィ技術を使って上記第3のポリシリコ
ン層をエッチングして、上記浮動ゲートから上記第2の
絶縁層で分離された制御ゲートを形成するステップと、 上記制御ゲート、上記第2の絶縁層および上記浮動ゲー
ト上に第3の絶縁層を付着させるステップと、 上記第3の絶縁層が上記浮動ゲートおよび上記基板の上
記上部表面の一部分を露出状態で残すように、フォトリ
ソグラフィ技術を使って上記第3の絶縁層をエッチング
するステップと、 上記第3の絶縁層、上記浮動ゲートの上記露出部分およ
び上記基板の上記上部表面の上記露出部分上に、少なく
とも3つの層を有する第2の方向性誘電体材料を付着さ
せるステップと、 上記第2の方向性誘電体上に、書込みゲートを形成する
第3のポリシリコン層を付着させるステップとを含むメ
モリ・セルの製造方法。 - 【請求項6】第1の誘電率を有する第1の誘電体材料の
第1の層と、 上記第1の誘電率とは異なる第2の誘電率を有する第2
の誘電体材料の第2の層と、 上記第1の誘電体材料の1つの層または上記第1の誘電
体材料と上記第2の誘電体材料の交互の複数の層から成
る少なくとも1つの他の層とを備え、 上記の複数の層の実効誘電率が、上記第1および第2の
誘電体材料として選ばれた材料および層の総数によって
決まり、 上記の複数の層が、上記第1および第2の誘電体材料と
して選ばれた材料、および層の総数に応じて決まる、ト
ンネル現象が発生する閾値電圧を有する、 方向性誘電体材料。
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US901281 | 1992-06-19 |
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Publication Number | Publication Date |
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