CN101442075B - 闪存 - Google Patents
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Abstract
本发明提供一种闪存，包括：一基底；一形成于该基底上的第一绝缘层；一设置于该第一绝缘层上的控制栅极；以及两个分别和该基底共平面的浮置栅极，其分别设置于该控制栅极的两侧；及一第二绝缘层，形成于该控制栅极与该第一绝缘层与所述浮置栅极之间。由于控制栅极可同时控制两个浮置栅极，因此可同时进行两组数据的输入与输出，对元件效率的提升确有实质性帮助。且因设计原理来自浮置栅极数量的增加，而非栅极尺寸的微缩，因此，又可避免因尺寸微缩造成的例如短沟道效应或热载流子效应的缺点。
Description
技术领域
本发明涉及一种半导体存储装置，特别是涉及一种具有双浮置栅极的闪存。
背景技术
在半导体存储装置中，闪存(flash memory)是一种非易失性(non-volatile)存储器，且属于可擦除可编程只读存储器(erasable programmable read-onlymemory，EPROM)。一般而言，闪存具有两个栅极(一浮置栅极与一控制栅极)，其中浮置栅极用以存储电荷，控制栅极则用以控制数据的输入与输出。浮置栅极的位置在控制栅极之下，由于与外部电路并没有连接，是处于浮置状态。控制栅极则通常与字线(word line)连接。闪存的优点是其可针对整个存储器区块进行擦除，且擦除速度快，约只需1至2秒。因此，近年来，闪存已广泛运用在各种电子消费性产品上，例如：数码相机、数码摄影机、移动电话、手提电脑或随身听等。
在集成电路芯片上制作高密度的半导体元件时，必须考虑如何缩小每一个存储单元(memory cell)的大小与电力消耗，以使其操作速度加快。在传统的平面晶体管设计中，为了获得一更小尺寸的存储单元，必须尽量将晶体管的栅极长度缩短，以减少存储单元的横向面积。然而，在公知闪存的制造工艺中，若将栅极长度微缩至大约45纳米或以下时，浮置栅极介电层将很难随之继续向下微缩，致使元件受限于上述尺寸，无法朝更小尺寸发展。另当线宽缩小时，也易产生短沟道效应或热载流子效应而降低元件可靠度。
发明内容
本发明的一实施例，提供一种闪存，包括：一基底；一形成于该基底上的第一绝缘层；一设置于该第一绝缘层上的控制栅极；以及两个分别和该基底共平面的浮置栅极，其分别设置于该控制栅极的两侧；及一第二绝缘层，形成于该控制栅极与该第一绝缘层与所述浮置栅极之间。
本发明的一实施例，提供一种具有双浮置栅极的闪存。在其存储单元中，具有两个分别设置于控制栅极两侧的浮置栅极。由于控制栅极可同时控制两个浮置栅极，因此可同时进行两组数据的输入与输出，对元件效率的提升确有实质性帮助。且因设计原理来自浮置栅极数量的增加，而非栅极尺寸的微缩，因此，又可避免因尺寸微缩造成的例如短沟道效应或热载流子效应的缺点。
为让本发明的上述目的、特征及优点能更明显易懂，以下特举一优选实施例，并配合附图，作详细说明如下。
附图说明
图1为本发明的一实施例，说明一闪存装置的平面配置。
图2为本发明的一实施例，说明一闪存的结构，为一沿图1A-A剖面线所得的剖面示意图。
图3A～3C为本发明的一实施例，说明一闪存的制造方法。
附图标记说明如下：
10～闪存
12～基底
14～第一绝缘层(氧化层)
16～控制栅极
18、120～浮置栅极
20～第二绝缘层(氧化层)
22～源极
24～漏极
26～沟道
28～p-n结
30～氧化铝层
32、38～图案化氮化层
34～沟槽
36～多晶硅层
40～间隙壁
100～有源区
110～栅极层
具体实施方式
请参阅图1～2，说明本发明的一实施例，一种闪存装置。图1为一闪存装置的平面配置图。图2为图1沿A-A剖面线所得的部分剖面示意图。
图1中，标记100表示一有源区，标记110表示一栅极层，而位于栅极层110两侧的标记120则表示两浮置栅极。
图2中，闪存10包括一基底12、一第一绝缘层14、一控制栅极16、两浮置栅极18以及一第二绝缘层20。第一绝缘层14形成于基底12上。控制栅极16设置于第一绝缘层14上。两浮置栅极18分别与基底12共平面，设置于控制栅极16的两侧。第二绝缘层20形成于控制栅极16与第一绝缘层14之间以及形成于控制栅极16与两浮置栅极18之间。
上述基底12可为一p型或n型硅基底。第一绝缘层14可为一氧化层。控制栅极16可由多晶硅所构成。浮置栅极18可由高介电常数材质所构成。高介电常数材质可包括氮化物或氧化物，其中氮化物可为氮化硅(siliconnitride)，而氧化物可为金属氧化物，例如氧化铪(hafnium oxide)、氧化锆(zirconium oxide)或氧化铝(aluminum oxide)。第二绝缘层20可为一氧化层。
闪存10还包括一源极22与一漏极24，形成于基底12中，并分别位于控制栅极16的两侧。在基底12中，还包括一沟道26，形成于源极22与漏极24之间。此外，在沟道26与源/漏极(22/24)之间还包括形成有一p-n结(p-njunction)28。p-n结28可为一渐变结(gradedjunction)，其浓度变化范围在20微米内大约可从1×1019降至1×1017。
与公知具有一控制栅极与单一浮置栅极的闪存结构相比较，本发明的一实施例，提供一种具有双浮置栅极的闪存。在其存储单元中，具有两分别设置于控制栅极两侧的浮置栅极。由于控制栅极可同时控制两个浮置栅极，因此可同时进行两组数据的输入与输出，对元件效率的提升确有实质性帮助。且因设计原理来自浮置栅极数量的增加，而非栅极尺寸的微缩，因此，又可避免因尺寸微缩造成的例如短沟道效应或热载流子效应的缺点。
当电子被浮置栅极收集后便会停驻在浮置栅极内，使临界电压上升，如 果想要移除浮置栅极中的电子，如同其它可擦除可编程的只读存储器(erasable programmable read-only memory，EPROM)，闪存也是在浮置栅极与源极或基底间，加诸一高电场，以促使浮置栅极上的电子穿遂通过氧化层至源极或基底上。
请参阅图3A～3C，说明本发明的一实施例，一种闪存的制造方法。首先，如图3A所示，提供一基底12之后依序于基底12上形成一氧化层(第一绝缘层)14与一氧化铝层30。接着，于氧化铝层30上形成一图案化氮化层32。
随后，以图案化氮化层32为一掩模，蚀刻氧化铝层30至露出氧化层14，以定义出一沟槽34，如图3B所示。待除去图案化氮化层32后，坦覆性地形成一氧化层(第二绝缘层)20于氧化铝层30表面(未示出)及沟槽34的侧壁与底部。随后，覆盖一多晶硅层36于氧化层20上(未示出)并填入沟槽34。接着，通过例如化学机械研磨(chemical mechanical polish，CMP)的平坦化步骤除去氧化铝层30上的氧化层20与多晶硅层36，以在沟槽34中形成一控制栅极16。随后，形成另一图案化氮化层38于多晶硅层36上，并在图案化氮化层38两侧形成间隙壁40。
接着，以图案化氮化层38与间隙壁40为掩模，蚀刻氧化铝层30，以定义出两浮置栅极18，如图3C所示，至此，即完成本发明的一实施例，一具有双浮置栅极闪存10的制作。本发明闪存结构可由任何适合的半导体工艺制得，并不限定上述制法。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，本领域的任何技术人员，在不脱离本发明的精神和范围内，当可作更动与修改，因此本发明的保护范围当视所附的权利要求书所界定者为准。
Claims (8)
1.一种闪存，包括：
一基底；
一形成于该基底上的第一绝缘层；
一设置于该第一绝缘层上的控制栅极；
两分别和该基底共平面的浮置栅极，其分别设置于该控制栅极的两侧；以及
一形成于该控制栅极与该第一绝缘层与所述浮置栅极之间的第二绝缘层。
2.如权利要求1所述的闪存，其中该控制栅极由多晶硅构成。
3.如权利要求2所述的闪存，其中所述浮置栅极由高介电常数材质构成。
4.如权利要求2所述的闪存，其中所述浮置栅极由氮化物或氧化物构成。
5.如权利要求4所述的闪存，其中所述浮置栅极包括氮化硅。
6.如权利要求4所述的闪存，其中所述浮置栅极包括氧化铪、氧化锆或氧化铝。
7.如权利要求1所述的闪存，还包括一源极与一漏极，形成于该基底中，分别位于该控制栅极的两侧。
8.如权利要求7所述的闪存，还包括一沟道，形成于该源极与该漏极之间，一p-n结，形成于该沟道与该源/漏极之间，其中该p-n结为一渐变结。
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