CN102437161A

CN102437161A - 分裂栅极存储单元及其操作方法

Info

Publication number: CN102437161A
Application number: CN2011103794983A
Authority: CN
Inventors: 钱亮; 杨光军; 李冰寒
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-11-24
Filing date: 2011-11-24
Publication date: 2012-05-02
Anticipated expiration: 2031-11-24
Also published as: CN102437161B

Abstract

一种分裂栅极存储单元及其操作方法。所述存储单元包括：半导体衬底，其中依次形成有第一掺杂区、第二掺杂区和第三掺杂区，所述第三掺杂区中形成有第一扩散区和第二扩散区；浮栅，形成于所述第一扩散区和第二扩散区之间的半导体衬底上，所述浮栅的第一侧与所述第一扩散区的部分重叠；控制栅，形成于所述浮栅的第二侧与所述第二扩散区之间的半导体衬底上，所述控制栅与所述浮栅的第二侧之间形成有绝缘氧化层；选择栅，形成于所述第一扩散区的半导体衬底上；其中，所述第一掺杂区与所述第三掺杂区的掺杂类型相同，与所述第二掺杂区的掺杂类型相反。本发明可以有效地减小存储单元的尺寸，提高存储单元的质量以及降低其制造成本。

Description

分裂栅极存储单元及其操作方法

技术领域

本发明涉及半导体存储器件，特别涉及一种分裂栅极存储单元及其操作方法。

背景技术

非易失性存储器指的是即使断电时仍然能够保持所存储的数据的储存器件。通常，非易失性存储器件包括可擦除可写入只读存储器(EPROM)、电可擦除可写入只读存储器(EEPROM)以及闪速EEPROM。目前存在两种基本类型的非易失性存储器存储单元结构：堆叠栅极和分裂栅极结构，其中分裂栅极存储单元因为有效地避免了过擦除效应以及具有更高的编程效率而得到了广泛应用。

图1示出了现有技术的一种分裂栅极存储器件的结构示意图，参考图1，所述存储器件包括两个存储单元M1和M2，形成于P型半导体衬底100上；所述半导体衬底100中形成有N型的第一扩散区120和第二扩散区130，所述第一扩散区120是由两个存储单元M1和M2共享的公共源极区，第二扩散区130是漏极区；所述存储单元M1和M2相对于第一扩散区120(即公共源极区)具有镜像结构。

具体地，每个存储单元M1、M2分别包括：位于所述第一扩散区120和第二扩散区130之间的沟道区140、浮栅150、控制栅160、栅极绝缘层170、形成于浮栅150上的多氧化物层180以及绝缘氧化层190。

其中，浮栅150为电隔离的栅电极，位于所述第一扩散区120和第二扩散区130之间的半导体衬底100上，并且所述浮栅150的第一侧与所述第一扩散区120部分重叠；控制栅160，位于所述浮栅150的第二侧与所述第二扩散区130之间的半导体衬底100上；绝缘氧化层190，位于所述控制栅160与所述浮栅150的第二侧之间并覆盖所述浮栅150的一个侧壁和沟道区140的一部分；栅极绝缘层170，位于所述浮栅150与半导体衬底100之间以使得所述浮栅150、控制栅160与半导体衬底100绝缘；多氧化物层180通过硅的局部氧化(LOCOS)工艺形成于浮栅150上。

在一种常规设计中，每个控制栅160均是沿行方向(如图1所示的A-A′方向)延伸的字线(WL，图1中未示出)且沿着行共同连接到每个存储单元。层间介质层110形成于存储单元M1和M2的上方。公共源极线220通过接触栓塞210连接至第一扩散区120(公共源极区)，所述公共源极线220沿着与控制栅160(即字线)相同的方向延伸。第二扩散区130(漏极区)通过位线BL连接，且沿列方向(如图1中所示的B-B′方向)延伸。

对上述的分裂栅极存储单元进行擦除操作时，通常利用Fowler-Nordheim(FN)隧穿技术将浮栅150中的电子通过绝缘氧化层190转移到控制栅160。也就是说，将不同的电压分别施加到控制栅160、第一扩散区120(公共源极区)、第二扩散区130(漏极区)和半导体衬底100上，以使得浮栅150放电。

图2示出了在擦除、写入以及读取操作时用于存储单元M1和M2的常规操作条件。具体地，参考图2，在读取操作过程中，将1.8V的电压施加到控制栅160，将0V的电压施加到第一扩散区120(公共源极区)和半导体衬底100，并且将0.8V的电压施加到第二扩散区130(漏极区)。

在写入操作过程中，将1.5V的电压施加到控制栅160，以激活控制栅160下方的沟道区140；此外，将0.5V的电压施加到第二扩散区130(漏极区)，将0V的电压施加到半导体衬底上，并将9V的电压施加到第一扩散区120(公共源极区)。

在擦除过程中，将第一扩散区120(公共源极区)、第二扩散区130(漏极区)和半导体衬底100的电压设定为0V，并将12V左右的电压施加到控制栅160上。控制栅160上的高电压产生触发FN隧穿的强电场，使得浮栅150中的电子通过绝缘氧化层190转移到控制栅160中。

在上述常规操作中，为实现对存储单元M1、M2的擦除，需要设计12V的供电电路。但是，12V供电电路中器件的尺寸比较大，且形成工艺复杂、成本较高。为形成12V器件的LDD(Lightly Doped Drain，轻掺杂漏极)结构，通常需要进行两次掺杂，因此就需要两个光罩。然而，由于光罩的成本较高，从而使得现有技术中制作分裂栅极存储单元的成本较高。

因此，如何减小分裂栅极存储单元的尺寸以及如何降低其制造成本就成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种分裂栅极存储单元及其操作方法，以有效地减小其尺寸以及降低其制造成本。

为解决上述问题，本发明提供一种分裂栅极存储单元，包括：

半导体衬底，其中形成有第一掺杂区，所述第一掺杂区中形成有第二掺杂区，所述第二掺杂区中形成有第三掺杂区，所述第三掺杂区中形成有第一扩散区和位于所述第一扩散区两侧的第二扩散区；

浮栅，形成于所述第一扩散区和第二扩散区之间的半导体衬底上，所述浮栅的第一侧与所述第一扩散区的部分重叠；

控制栅，形成于所述浮栅的第二侧与所述第二扩散区之间的半导体衬底上，所述控制栅与所述浮栅的第二侧之间形成有绝缘氧化层；

选择栅，形成于所述第一扩散区的半导体衬底上；

其中，所述第一掺杂区与所述第三掺杂区的掺杂类型相同，与所述第二掺杂区的掺杂类型相反。

可选地，所述第一掺杂区和第三掺杂区为P型；所述第二掺杂区为N型。

可选地，所述N型的掺杂离子为磷或砷；P型的掺杂离子为硼或铟。

可选地，所述控制栅、浮栅以及选择栅均为多晶硅材料。

可选地，所述绝缘氧化层为氧化硅层、氮化硅层或者两者的复合结构。

本发明还提供了上述分裂栅极存储单元的操作方法，包括：将所述半导体衬底的第一掺杂区接地，对所述控制栅施加第一擦除电压，对所述第三掺杂区、第一扩散区和第二扩散区施加第二擦除电压，以实现对存储单元的擦除。

可选地，所述第一擦除电压范围为5V～9V；所述第二擦除电压的范围为-7V～-5V。

可选地，所述分裂栅极存储单元的操作方法，还包括：将所述半导体衬底的第一掺杂区、第三掺杂区以及第一扩散区接地，对所述控制栅施加第一读取电压，对第二扩散区施加第二读取电压，以实现对存储单元的读取。

可选地，所述第一读取电压范围为1.8V～2V；所述第二读取电压范围为0.8V～1V。

可选地，所述分裂栅极存储单元的操作方法，还包括：将所述半导体衬底的第一掺杂区接地，对控制栅施加第一写入电压，对所述第三掺杂区和第二扩散区施加第二写入电压，对所述第一扩散区施加第三写入电压，以实现对存储单元的写入。

可选地，所述第一写入电压范围为-1V～-2V；所述第二写入电压范围为-2V～-3V；第三写入电压范围为5V～7V。

与现有技术相比，上述技术方案具有以下优点：

1)半导体衬底中依次形成有第一掺杂区、第二掺杂区和第三掺杂区，在对分裂栅极存储单元进行擦除操作时，可以对所述第三掺杂区施加一负向的擦除电压，使得其控制栅上施加的正向的擦除电压降低，因此可以省略现有技术中12V的供电电路。由于12V的供电电路中器件的尺寸较大、生产工艺复杂，并且制造成本较高，因此，本发明分裂栅极存储单元简化了工艺步骤、降低了制造成本，并且最终减小了存储单元的尺寸。

2)此外，通过适当增大控制栅与第三掺杂区、第一扩散区以及第二扩散区之间的电压差，可以有效地缩短对存储单元进行测试的时间，并且提高测试效率。

3)现有技术的分裂栅极存储单元，为了减小控制栅与第二扩散区之间区域的漏电流，以提高分裂栅极存储单元的可靠性，通常将控制栅与位线之间的距离扩大。但是本发明的分裂栅极存储单元，可以通过适当增大控制栅与第三掺杂区、第一扩散区以及第二扩散区之间的电压差，提高测试中的良率，一方面可以有效地保证存储单元的可靠性，另一方面还可以避免扩大字线与位线之间的距离，因此可以进一步地减小存储单元的尺寸。

附图说明

图1是现有技术的一种分裂栅极存储器件的结构示意图；

图2是图1所示的分裂栅极存储器件在擦除、写入以及读取操作时操作条件的示意图；

图3是本发明实施例的分裂栅极存储单元的结构示意图；

图4是图3所示的分裂栅极存储单元在擦除、写入以及读取操作时操作条件的示意图。

具体实施方式

由前述分析可知，在现有技术中，对存储单元擦除时所需的电压为12V，并且将该正向的12V电压施加至控制栅上，因此需要形成12V的供电电路，但是本领域技术人员公知的，12V的器件尺寸比较大，生产工艺复杂，并且制造的成本较高，从而导致存储单元的整体尺寸较大，且成本较高。

为了解决此问题，本发明的分裂栅极存储单元在其半导体衬底中依次形成了三个掺杂区(即第一掺杂区、第二掺杂区和第三掺杂区)，使得在对存储单元进行擦除操作时，可以在第三掺杂区上施加一负向的擦除电压。这样，就可以减小施加在控制栅上的正向的擦除电压，从而可以省略形成12V的供电电路，进而达到简化工艺、降低制造成本以及减小尺寸的目的。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

参考图3，本发明实施例的分裂栅极存储单元，包括：

半导体衬底，其中形成有第一掺杂区301，所述第一掺杂区301中形成有第二掺杂区302，所述第二掺杂区中形成有第三掺杂区303，所述第三掺杂区303中形成有第一扩散区320和位于所述第一扩散区320两侧的第二扩散区330；

浮栅350，形成于所述第一扩散区320和第二扩散区330之间的半导体衬底上，所述浮栅350的第一侧与所述第一扩散区320部分重叠；

控制栅360，形成于所述浮栅350的第二侧与所述第二扩散区330之间的半导体衬底上，所述控制栅360与所述浮栅350的第二侧之间形成有绝缘氧化层390；

选择栅410，形成于所述第一扩散区320的半导体衬底上；

其中，所述第一掺杂区301与所述第三掺杂区303的掺杂类型相同，与所述第二掺杂区302的掺杂类型相反。

本实施例中，所述控制栅360、浮栅350以及选择栅410均为多晶硅材料，但是其不应限制本发明的保护范围，在其他实施例中，也可以采用其他材料形成所述控制栅360、浮栅350以及选择栅410。

本实施例中，所述分裂栅极存储单元包括两个子存储单元m1和m2，形成于半导体衬底上；所述半导体衬底中通过离子注入的方式依次形成有第一掺杂区301、第二掺杂区302和第三掺杂区303。具体地，第一掺杂区301的深度大于第二掺杂区302的深度，并且所述第二掺杂区302的深度大于第三掺杂区303的深度。所述第一掺杂区301和第三掺杂区303为P型，且其掺杂的离子为硼或者铟；所述第二掺杂区302为N型，且其掺杂的离子为磷或着砷。

上述离子注入的方式与现有技术的相类似，为本领域技术人员所熟知，故在此不再赘述。当然，在其他实施例中，还可以采用现有技术的其他方式，例如高温热扩散等，来形成所述第一掺杂区301、第二掺杂区302和第三掺杂区303，此不能用于限制本发明的保护范围。

在所述第三掺杂区303中形成有N型的第一扩散区320和第二扩散区330，所述第一扩散区320是由两个存储单元m1和m2共享的公共源极区，第二扩散区330是漏极区；所述存储单元m1和m2相对于第一扩散区320(即公共源极区)具有镜像结构。

具体地，每个存储单元m1、m2分别包括：位于所述第一扩散区320和第二扩散区330之间的沟道区340、浮栅350、控制栅360、栅极绝缘层370、形成于浮栅350上的多氧化物层380以及绝缘氧化层390。

其中，浮栅350为电隔离的栅电极，位于所述第一扩散区320和第二扩散区330之间的半导体衬底上，并且所述浮栅350的第一侧与所述第一扩散区320部分重叠；控制栅360，位于所述浮栅350的第二侧与所述第二扩散区330之间的半导体衬底上；绝缘氧化层390，位于所述控制栅360与所述浮栅350的第二侧之间，并覆盖所述浮栅350的一个侧壁和沟道区340的一部分；栅极绝缘层370，位于所述浮栅350与半导体衬底之间以使得所述浮栅350、控制栅360与所述半导体衬底绝缘；多氧化物层380通过硅的局部氧化(LOCOS)工艺形成于浮栅350上。

本实施例中，所述绝缘氧化层390为氧化硅层、氮化硅层或者其两者的复合结构，但其不能限制本发明的保护范围，在其他实施例中，还可以根据实际应用形成其他结构的绝缘氧化层390。

在本实施例中，所述控制栅360是沿着行方向(如图3所示的A-A′方向)延伸的字线(WL，图3未示出)；公共源极线420通过所述选择栅410连接至第一扩散区320(公共源极区)；第二扩散区330(漏极区)通过位线BL连接，且沿列方向(如图3所示的B-B′方向)延伸。

具体地，下面再结合附图对本实施例分裂栅极存储单元的操作过程做详细说明。

图4示出了图3所示的分裂栅极存储单元在擦除、写入以及读取操作时的操作条件。需要说明的是，在对图3所示的分裂栅极存储单元进行各种操作时，施加在其上的各个电压分别由外部电路提供。具体地，在本实施例中，所述第一扩散区320(公共源极区)、第二扩散区330(漏极区)和控制栅360上的各工作电压分别由公共源极线420、位线BL和字线(WL)提供。同样的，所述第三掺杂区303中还包括与外部电路连接的端口(图3未示出)，所述端口通过金属线与外部电路连接，并由外部电路对所述第三掺杂区303施加所需的工作电压。所述第三掺杂区303与外部电与外部电路连接的具体结构可以参考第二扩散区330(漏极区)与位线BL的连接方式。

图4示出了用于执行写入操作的操作电压。通常的，通过源极侧沟道热电子注入对存储单元m1、m2进行写入操作。在写入期间，将所述半导体衬底的第一掺杂区301接地，对控制栅360(字线)施加第一写入电压，对所述第三掺杂区303和第二扩散区330(漏极区或者说位线)施加第二写入电压，对所述第一扩散区320(公共源极区)施加第三写入电压，以实现对存储单元的写入。

具体地，在本实施例中，将所述半导体衬底的第一掺杂区301的电压设置为0V；施加在控制栅360(字线)上的第一写入电压范围为-1V～-2V；施加在第三掺杂区303和第二扩散区330(漏极区或者说位线)上的第二写入电压范围为-2V～-3V；施加在第一扩散区320(公共源极区)上的第三写入电压范围为5V～7V。在写入期间，所述施加到控制栅360(字线)上的第一写入电压足以激活控制栅360下方的沟道区340；此外，施加到第一扩散区320(公共源极区)和第二扩散区330(漏极区)的电压差以产生沟道热电子。源极电压通过电容C1(如图3所示)电容性耦合到浮栅350，使得浮栅350与沟道区340之间形成电场，使得热电子注入到浮栅350中，完成写入操作。需要说明的是，所述电容C1指的是第一扩散区320(公共源极区)与浮栅350之间所形成的电容，其受到第一扩散区320(公共源极区)与浮栅350之间的重叠面积的限制。

在上述写入操作结束后，选中的分裂栅极存储单元的浮栅350中就存储了一定的电荷，从而使得选中的存储单元晶体管处于高阈值状态(不导通状态)，而未选中的存储存储单元未被写入，而处于低阈值状态(导通状态)。通常根据存储在各自浮栅350中的电荷将子存储单元m1、m2设置为逻辑“0”或者“1”。具体地，浮栅350通过改变存储单元晶体管的阈值电压，使得存储单元晶体管处于高阈值状态(不导通状态)或低阈值状态(导通状态)，其中，在读取操作过程中将导通或不导通状态作为逻辑电平输出。

图4还示出了用于执行读取操作时操作电压。在读取周期期间，将所述半导体衬底的第一掺杂区301、第三掺杂区303以及第一扩散区320(公共源极区)接地；对所述控制栅360施加第一读取电压，对第二扩散区330(漏极区)施加第二读取电压，以实现对存储单元的读取。

具体地，在本实施例中，将所述半导体衬底的第一掺杂区301、第三掺杂区303以及第一扩散区320(公共源极区)上的电压设置为0V；施加在控制栅360(字线)上的第一读取电压范围为1.8V～2V；施加在第二扩散区330(漏极区或者位线)上的第二读取电压范围为0.8V～1V。在这些条件下，若所选中的存储单元处于“高阈值”或者“不导通”状态，那么存储晶体管不会导通，所选中的位线上没有电流经过，因此将输出逻辑“0”；反之，若所选中的存储单元处于“低阈值”或者“导通”状态，那么存储晶体管将导通，因而所选中的位线上将会有电流经过，因此将输出逻辑“1”。如此，就实现了对存储单元的读取。

图4还示出了用于执行擦除操作时的操作电压。在擦除过程中，将半导体衬底中第一掺杂区301接地；将一正向的擦除电压施加到控制栅360上，同时将一负向的擦除电压施加到第三掺杂区303、第一扩散区320(公共源极区)和第二扩散区330(漏极区)上，以使得浮栅350放电。

具体地，在本实施例中，所述第一掺杂区301的电压被设置为0V；所述第三掺杂区303、第一扩散区320(公共源极区)以及第二扩散区330(漏极区)被施加一相同的负向的擦除电压，从而使得其电压差为0V。

由于所述第三掺杂区303上被施加了负向的擦除电压，因而使得在对第一扩散区320(公共源极区)以及第二扩散区330(漏极区)施加相同的负向的擦除电压时，能够保证第三掺杂区303中的第一扩散区320(公共源极区)和第二扩散区330(漏极区)不会产生漏电。也就是说，通过增加第三掺杂区303之后，使得能够在第一扩散区320(公共源极区)和第二扩散区330(漏极区)上施加负向电压。

其中，所述正向的擦除电压的范围为5V～9V，所述负向的擦除电压的范围为-7V～-5V；优选地，所述正向的擦除电压与负向的擦除电压的电压差范围可以为12V～15V。在这样的条件下，源极电压(即所述负向的擦除电压)通过电容C1(如图3所示)电容性耦合到浮栅350上，因此所述控制栅360与浮栅350之间会产生触发FN隧穿的强电场，使得浮栅350上的电子通过绝缘氧化层390转移到控制栅360中，从而完成对子存储单元m1、m2的擦除操作。

以上对分裂栅极存储单元及其操作方法进行了详细说明，但是需要说明的是，在其他非分裂栅极存储单元中同样可以采用本发明实施例所示的半导体衬底，即在半导体衬底中依次形成第一掺杂区、第二掺杂区和第三掺杂区，从而可以在其第三掺杂区中施加负向电压。在其他实施例中，存储单元的操作方法以及其半导体衬底的结构等与前述的相类似，故在此不再赘述。

综上，本发明实施例的分裂栅极存储单元，至少具有如下有益效果：

1)本实施例中，由于在半导体衬底中形成了三个掺杂区，因而可以在第三掺杂区303上施加负向电压，从而在第一扩散区320(公共源极区)以及第二扩散区330(漏极区)上也可以施加负向电压，进而可以使得施加到控制栅360上的正向电压降低。这样，在擦除操作时，不再需要在外围设计12V的供电电路，因而可以简化工艺、节省成本，另一方面也可以减小尺寸。

2)对现有技术的分裂栅极存储单元进行测试时，通常将半导体衬底设置为0V，而在其控制栅上施加12V左右的电压。本领域技术人员公知的，对于利用高压筛选存储器件前期失效的模式，高压测试所需的时间与施加在控制栅和半导体衬底之间的电压差成反比，而高压测试的效率则与施加在控制栅和半导体衬底之间的电压差成正比。也就是说，当施加在控制栅和半导体衬底之间的电压差增大时，测试所需的时间会相应地缩短，并且测试的效率会相应地提高。

在现有技术中，为了保护其中绝缘氧化层的性能，施加在其控制栅上的电压一般不会超过12V。这样，存储器件的正常擦除工作电压(12V)和高压筛选存储器件前期失效模式时的疲劳测试电压(12V)保持一致，从而使得筛选只能通过增加疲劳测试时间来实现，因此限制了其测试的时间和效率。

但是，本发明实施例的分裂栅极存储单元，其包括了三个掺杂区，从而可以在其第三掺杂区上施加一负向电压，一方面可以使得施加在控制栅上的正向电压降低，从而有效地保护控制栅与浮栅之间的绝缘氧化层；另一方面还可以方便地调整控制栅与第三掺杂区、第一扩散区以及第二扩散区的电压差。

发明人通过多次实验验证后发现，将控制栅与第三掺杂区、第一扩散区以及第二扩散区之间的电压差由12V增大到15V之后，每个存储芯片的测试时间由10s缩短至2s，即测试所需的时间缩短了8s，每片晶圆的测试时间将减少1个小时左右，这样有效地提高了测试的效率，并且保证了测试的质量和降低了测试的成本。

3)由前述分析可知，为了保护分裂栅极存储单元中绝缘氧化层的性能，施加在其控制栅上的电压一般不会超过12V。在这种测试条件下，有可能无法将存储单元的缺陷检测出来，因此，为了保证存储单元的可靠性，现有技术通常将字线与位线之间的距离扩大，从而减小字线与位线之间的漏电流。然而，本发明的分裂栅极存储单元及其操作方法，可以通过适当增大控制栅与第三掺杂区、第一扩散区以及第二扩散区之间的电压差，提高测试中的覆盖率，一方面可以有效地保证存储单元的可靠性，另一方面还可以避免扩大字线与位线之间的距离，因此可以进一步地减小存储单元的尺寸。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种分裂栅极存储单元，其特征在于，包括：

选择栅，形成于所述第一扩散区的半导体衬底上；

2.如权利要求1所述的分裂栅极存储单元，其特征在于，所述第一掺杂区和第三掺杂区为P型；所述第二掺杂区为N型。

3.如权利要求2所述的分裂栅极存储单元，其特征在于，所述N型的掺杂离子为磷或砷；P型的掺杂离子为硼或铟。

4.如权利要求1所述的分裂栅极存储单元，其特征在于，所述控制栅、浮栅以及选择栅均为多晶硅材料。

5.如权利要求1所述的分裂栅极存储单元，其特征在于，所述绝缘氧化层为氧化硅层、氮化硅层或者两者的复合结构。

6.一种如权利要求1至5任一项所述的分裂栅极存储单元的操作方法，其特征在于，包括：将所述半导体衬底的第一掺杂区接地，对所述控制栅施加第一擦除电压，对所述第三掺杂区、第一扩散区和第二扩散区施加第二擦除电压，以实现对存储单元的擦除，其中，所述第二擦除电压小于零。

7.如权利要求6所述的分裂栅极存储单元的操作方法，其特征在于，所述第一擦除电压范围为5V～9V；所述第二擦除电压的范围为-7V～-5V。

8.如权利要求6所述的分裂栅极存储单元的操作方法，其特征在于，还包括：将所述半导体衬底的第一掺杂区、第三掺杂区以及第一扩散区接地，对所述控制栅施加第一读取电压，对第二扩散区施加第二读取电压，以实现对存储单元的读取。

9.如权利要求8所述的分裂栅极存储单元的操作方法，其特征在于，所述第一读取电压范围为1.8V～2V；所述第二读取电压范围为0.8V～1V。

10.如权利要求6所述的分裂栅极存储单元的操作方法，其特征在于，还包括：将所述半导体衬底的第一掺杂区接地，对控制栅施加第一写入电压，对所述第三掺杂区和第二扩散区施加第二写入电压，对所述第一扩散区施加第三写入电压，以实现对存储单元的写入。

11.如权利要求10所述的分裂栅极存储单元的操作方法，其特征在于，所述第一写入电压范围为-1V～-2V；所述第二写入电压范围为-2V～-3V；第三写入电压范围为5V～7V。