JP3122453B2 - アモルファスシリコン薄膜トランジスタ用の絶縁構造 - Google Patents
アモルファスシリコン薄膜トランジスタ用の絶縁構造Info
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Description
【発明の詳細な説明】 発明の背景 本発明は、薄膜電界効果トランジスタに関し、更に詳
しくは、マトリックスアドレス式液晶ディスプレイ（LC
D）等に使用されるようなアモルファスシリコン（ａ−S
i）薄膜電界効果トランジスタ（FET）用のゲート絶縁体
構造の改良に関する。
しくは、マトリックスアドレス式液晶ディスプレイ（LC
D）等に使用されるようなアモルファスシリコン（ａ−S
i）薄膜電界効果トランジスタ（FET）用のゲート絶縁体
構造の改良に関する。
薄膜FETは種々の用途を有しており、例えば、薄膜FET
の１つの用途はLCD装置である。LCD装置は典型的には外
側縁部においてシールされ、液晶材料を収容する一対の
フラットパネルを有している。酸化インジウムスズ等の
ような透明電極材料が所定のパターンでパネルの内側表
面上に通常配設されている。一方のパネルはしばしば単
一の透明な「アース面」または「バックプレーン」によ
って完全に覆われ、他方のパネルはここにおいて「画
素」電極と称される透明電極のアレイを構成している。
画素電極は通常同じ数の列および行に構成され、Ｘ−Ｙ
マトリックス構造に形成されている。そして、LCD装置
の典型的な各セルは画素電極とアース電極との間に配設
された液晶材料を有し、隣り合う前側パネルおよび後側
パネルの間に配設されたキャパシタ構造を事実上形成し
ている。
の１つの用途はLCD装置である。LCD装置は典型的には外
側縁部においてシールされ、液晶材料を収容する一対の
フラットパネルを有している。酸化インジウムスズ等の
ような透明電極材料が所定のパターンでパネルの内側表
面上に通常配設されている。一方のパネルはしばしば単
一の透明な「アース面」または「バックプレーン」によ
って完全に覆われ、他方のパネルはここにおいて「画
素」電極と称される透明電極のアレイを構成している。
画素電極は通常同じ数の列および行に構成され、Ｘ−Ｙ
マトリックス構造に形成されている。そして、LCD装置
の典型的な各セルは画素電極とアース電極との間に配設
された液晶材料を有し、隣り合う前側パネルおよび後側
パネルの間に配設されたキャパシタ構造を事実上形成し
ている。
LCD装置が反射光によって動作するものである場合、
２つのパネルのうちの一方とその上に配設された電極の
みが光を透過する必要があり、他方のパネルとその上に
配設された電極は光を反射する材料で形成される。LCD
装置がバックライトを透過するように動作するものであ
る場合には、両方のパネルおよびその上に配設された電
極は光を透過しなければならない。
２つのパネルのうちの一方とその上に配設された電極の
みが光を透過する必要があり、他方のパネルとその上に
配設された電極は光を反射する材料で形成される。LCD
装置がバックライトを透過するように動作するものであ
る場合には、両方のパネルおよびその上に配設された電
極は光を透過しなければならない。
動作においては、液晶材料の配向は液晶材料の両側上
に配設されたアース面電極と画素電極との間に印加され
た電圧によって左右され、該電圧に応答して電界が形成
される。典型的には、画素電極に印加される電圧によっ
て液晶材料の光学的特性が変化する。この光学的変化は
液晶ディスプレイ装置のスクリーン上に情報の表示を行
う。
に配設されたアース面電極と画素電極との間に印加され
た電圧によって左右され、該電圧に応答して電界が形成
される。典型的には、画素電極に印加される電圧によっ
て液晶材料の光学的特性が変化する。この光学的変化は
液晶ディスプレイ装置のスクリーン上に情報の表示を行
う。
LCD装置の個々の画素をオン／オフするために多くの
電気的機構が使用されているが、薄膜電界効果トランジ
スタ（TFT）、得にアモルファスシリコン（ａ−Si）層
を使用したFETは、それらの大きさが小さく、消費電力
が低く、スイッチング速度が高く、製造しやすく、従来
のLCD構造と両立し得るので用いるのが好ましい。
電気的機構が使用されているが、薄膜電界効果トランジ
スタ（TFT）、得にアモルファスシリコン（ａ−Si）層
を使用したFETは、それらの大きさが小さく、消費電力
が低く、スイッチング速度が高く、製造しやすく、従来
のLCD構造と両立し得るので用いるのが好ましい。
個々の画素のFETとの電気的通信は、典型的には各々
が画素の各行（または列）に対応する複数のＸアドレス
線すなわち走査線と、各々が画素の各列（または行）に
対応する複数のＹアドレス線すなわちデータ線とを使用
した一致アドレス技術を使用して達成される。走査線は
通常画素FETのゲート電極に接続され、データ線は通常
ソース電極に接続される。各FETのドレイン電極は関連
する画素電極に接続される。個々の画素をアドレスする
には走査線の１つに充分な大きさの電圧を印加して、そ
の走査線に対応する行のFETを導通状態に「スイッチオ
ン」する。データ線に対応する列のFETが「オン」状態
にある間にそのデータ線にデータ電圧が印加されると、
画素のキャパシタは充電されて、データ電圧を蓄積す
る。これは、走査線の電圧がFETをオフにするのに充分
なレベルまで低下した後においてもその状態に留まって
いる。ディスプレイの各画素はこのように個々にアドレ
スされる。画素電極に印加されるデータ電圧の大きさに
よって、液晶材料の光学的特性が変化する。データ電圧
の大きさによって画素を光が透過しなかったり（オ
フ）、画素を最大の光が透過したり（オン）、または中
間のグレイスケールレベルの光透過が行われたりする。
が画素の各行（または列）に対応する複数のＸアドレス
線すなわち走査線と、各々が画素の各列（または行）に
対応する複数のＹアドレス線すなわちデータ線とを使用
した一致アドレス技術を使用して達成される。走査線は
通常画素FETのゲート電極に接続され、データ線は通常
ソース電極に接続される。各FETのドレイン電極は関連
する画素電極に接続される。個々の画素をアドレスする
には走査線の１つに充分な大きさの電圧を印加して、そ
の走査線に対応する行のFETを導通状態に「スイッチオ
ン」する。データ線に対応する列のFETが「オン」状態
にある間にそのデータ線にデータ電圧が印加されると、
画素のキャパシタは充電されて、データ電圧を蓄積す
る。これは、走査線の電圧がFETをオフにするのに充分
なレベルまで低下した後においてもその状態に留まって
いる。ディスプレイの各画素はこのように個々にアドレ
スされる。画素電極に印加されるデータ電圧の大きさに
よって、液晶材料の光学的特性が変化する。データ電圧
の大きさによって画素を光が透過しなかったり（オ
フ）、画素を最大の光が透過したり（オン）、または中
間のグレイスケールレベルの光透過が行われたりする。
LCD装置に使用されるａ−Si TFTは、典型的にはLCD
のFETをアドレスするための走査線と同時に各TFTのゲー
トを形成するように第１の金属層を堆積しパターン形成
することによって倒立スタガー構造に形成される。窒化
シリコン（SIN）、酸化シリコン（SiO）等のようなゲー
ト絶縁材料からなる層がゲート金属層の上に堆積され、
ａ−Siの第１の層がゲート絶縁／誘電体層上に堆積さ
れ、ドープ処理されたａ−Siの第２の層が第１のａ−Si
層上に堆積される。ドープ処理されたａ−Si層はFETの
ソース領域およびドレイン領域を形成するようにパター
ン形成される。FETの構造および電気的特性を改良する
ように２層ゲート絶縁体構造を有する電界効果トランジ
スタの１つの特に有益な形態が、1989年１月26日出願の
米国特許出願第303,091号に記載されている。
のFETをアドレスするための走査線と同時に各TFTのゲー
トを形成するように第１の金属層を堆積しパターン形成
することによって倒立スタガー構造に形成される。窒化
シリコン（SIN）、酸化シリコン（SiO）等のようなゲー
ト絶縁材料からなる層がゲート金属層の上に堆積され、
ａ−Siの第１の層がゲート絶縁／誘電体層上に堆積さ
れ、ドープ処理されたａ−Siの第２の層が第１のａ−Si
層上に堆積される。ドープ処理されたａ−Si層はFETの
ソース領域およびドレイン領域を形成するようにパター
ン形成される。FETの構造および電気的特性を改良する
ように２層ゲート絶縁体構造を有する電界効果トランジ
スタの１つの特に有益な形態が、1989年１月26日出願の
米国特許出願第303,091号に記載されている。
TFTにおいては、ゲート絶縁／誘電体層は、（１）FET
の動作時に電荷キャリアの良好な移動度およびしきい値
電圧の安定性のような良好な電気的特性性能を提供し、
（２）高い降伏電圧および素子製造中における低いエッ
チング速度のような構造的完全性（integrity）を有す
るという２つの機能を達成しなければならない。これら
の所望の特性の全てを有する単一の材料はまだ発見され
ていない。従って、典型的には電気的性能と構造的完全
性のかね合いが必要である。
の動作時に電荷キャリアの良好な移動度およびしきい値
電圧の安定性のような良好な電気的特性性能を提供し、
（２）高い降伏電圧および素子製造中における低いエッ
チング速度のような構造的完全性（integrity）を有す
るという２つの機能を達成しなければならない。これら
の所望の特性の全てを有する単一の材料はまだ発見され
ていない。従って、典型的には電気的性能と構造的完全
性のかね合いが必要である。
FETの導電チャンネルにおける電荷の移動度はFETのス
イッチング速度を決定する。従って、高速スイッチング
が要望されている用途には高い移動度を有するFETが必
要である。また、素子が高い信頼性をもって動作すべき
である場合には、しきい値電圧の安定性を維持しなけれ
ばならない。FETの導電チャンネルは、FETの動作時に、
ゲート絶縁／誘電体層と半導体材料層との間の界面領域
に形成される。この界面領域は典型的には数百オングス
トロームの厚さであり、FETの電気的性能特性を決定す
るのがこの領域の構成である。プラズマ強化化学蒸着法
（PECVD）によって堆積され、かつ（Si3N4の化学量論的
化合物に対して）窒素を豊富に含んでいる窒化シリコン
の絶縁／誘電体層を有するａ−Si FETは、満足な電子
移動度およびしきい値電圧安定性を有する素子を構成す
る。しかしながら、窒素を豊富に含んでいる窒化シリコ
ン層は典型的には構造上完全性が貧弱であり、これは全
ての用途に重要であるとともに、LCD装置等のような複
雑な構造物の製造に特に重要である。貧弱な構造的完全
性（窒素が多い）を有する窒化物層は、降伏電圧を低く
し、ａ−Si層とその下側の導電層との間を短絡するピン
ホール等のような構造的欠陥を形成しやすい。更に、窒
素の多い窒化物層は上側に設けられたａ−Si層と比較し
て、緩衝剤で処理されたフッ化水素酸（BHF）や四フッ
化炭素（CF4）および酸素の混合ガスのようなエッチン
グ剤によるエッチング速度が高い。この高いエッチング
速度は、ａ−SiおよびSiN層がときどき同じマスキング
ステップでエッチングされるので望ましくない。SiN層
がａ−Siよりも速くエッチングされる場合には、SiN層
はａ−Si層の下側でアンダーカットされる。このアンダ
ーカットはソースおよびドレイン金属層およびパッシベ
ーション層のような次の材料層の堆積時にステップカバ
リッジ（step coverage）問題を生ずる。また、シリコ
ンに対して速いSiNエッチング速度は設計の制約および
製造処理がシリコンのみをエッチングすることを必要と
し、エッチングを下側の窒化物層の所で停止することを
必要とする場合には望ましくない。
イッチング速度を決定する。従って、高速スイッチング
が要望されている用途には高い移動度を有するFETが必
要である。また、素子が高い信頼性をもって動作すべき
である場合には、しきい値電圧の安定性を維持しなけれ
ばならない。FETの導電チャンネルは、FETの動作時に、
ゲート絶縁／誘電体層と半導体材料層との間の界面領域
に形成される。この界面領域は典型的には数百オングス
トロームの厚さであり、FETの電気的性能特性を決定す
るのがこの領域の構成である。プラズマ強化化学蒸着法
（PECVD）によって堆積され、かつ（Si3N4の化学量論的
化合物に対して）窒素を豊富に含んでいる窒化シリコン
の絶縁／誘電体層を有するａ−Si FETは、満足な電子
移動度およびしきい値電圧安定性を有する素子を構成す
る。しかしながら、窒素を豊富に含んでいる窒化シリコ
ン層は典型的には構造上完全性が貧弱であり、これは全
ての用途に重要であるとともに、LCD装置等のような複
雑な構造物の製造に特に重要である。貧弱な構造的完全
性（窒素が多い）を有する窒化物層は、降伏電圧を低く
し、ａ−Si層とその下側の導電層との間を短絡するピン
ホール等のような構造的欠陥を形成しやすい。更に、窒
素の多い窒化物層は上側に設けられたａ−Si層と比較し
て、緩衝剤で処理されたフッ化水素酸（BHF）や四フッ
化炭素（CF4）および酸素の混合ガスのようなエッチン
グ剤によるエッチング速度が高い。この高いエッチング
速度は、ａ−SiおよびSiN層がときどき同じマスキング
ステップでエッチングされるので望ましくない。SiN層
がａ−Siよりも速くエッチングされる場合には、SiN層
はａ−Si層の下側でアンダーカットされる。このアンダ
ーカットはソースおよびドレイン金属層およびパッシベ
ーション層のような次の材料層の堆積時にステップカバ
リッジ（step coverage）問題を生ずる。また、シリコ
ンに対して速いSiNエッチング速度は設計の制約および
製造処理がシリコンのみをエッチングすることを必要と
し、エッチングを下側の窒化物層の所で停止することを
必要とする場合には望ましくない。
従って、本発明の主目的は、上述した不利益を受けな
い新規なゲート絶縁体構造を有する薄膜トランジスタを
提供することにある。
い新規なゲート絶縁体構造を有する薄膜トランジスタを
提供することにある。
本発明の他の目的は、最適な電気的特性および構造的
特性を有する新規なゲート絶縁体構造を有する薄膜トラ
ンジスタを提供することにある。
特性を有する新規なゲート絶縁体構造を有する薄膜トラ
ンジスタを提供することにある。
本発明の別の目的は、処理が両立し得るエッチング特
性および高い絶縁耐力を有する新規なゲート絶縁体構造
を有する薄膜トランジスタを提供することにある。
性および高い絶縁耐力を有する新規なゲート絶縁体構造
を有する薄膜トランジスタを提供することにある。
本発明の更に他の目的は、高い電荷移動度およびしき
い値電圧安定性を有する薄膜トランジスタを提供するこ
とにある。
い値電圧安定性を有する薄膜トランジスタを提供するこ
とにある。
本発明の上記および他の目的、ならびにその特徴およ
び利点は、添付図面を参照した以下の説明から明らかに
なるであろう。添付図面においては、同じ符号は同じ構
成要素を示している。
び利点は、添付図面を参照した以下の説明から明らかに
なるであろう。添付図面においては、同じ符号は同じ構
成要素を示している。
発明の要約 本発明によれば、薄膜電界効果トランジスタ（TFT）
は、絶縁材料（ガラス等）からなる基板上に堆積され、
ゲート電極を形成するようにパターン形成されたゲート
金属層を有している。約1000−3000オングストロームの
厚さを有する第１の窒化シリコン層（SiN）が前記ゲー
ト金属層上に堆積されている。前記第１のSiN層は最小
のエッチング速度および大きな絶縁耐力を有するように
選択されたシリコン対窒素（Si:N）濃度比を有する。第
１のSiN層は好ましくはプラズマ強化化学蒸着法（PECV
D）によって堆積され、好ましくは約1.87より高い屈折
率を有するようなシリコン密度を有している。約200オ
ングストローム以下の厚さを有する第２のSiN層が第１
のSiN層上に（PECVDによって）堆積されている。第２の
SiN層は最適なTFT性能、すなわち安定性、電荷移動度、
しきい値電圧安定性等を有するように選択されたSi:N濃
度比を有し、好ましくは約1.87の屈折率を有するような
シリコン密度を有しており、従って第１のSiN層よりも
低いSi:N濃度比を有し、より低い密度であり、より柔ら
かい。第１および第２のSiN層のSi:N濃度比は主に堆積
の間に使用されるアンモニア対シランの気相比によって
制御される。また、濃度比は堆積圧力、プラズマ出力お
よび基板温度の関数である。第１のアモルファスシリコ
ン（ａ−Si）層が第２のSiN層上に堆積され、次いで第
２のａ−Si層が第１のａ−Si層上に堆積され、好ましく
はＮ＋型導電性を有するようにドープ処理されている。
少なくとも第１および第２のａ−Si層ならびに可能な場
合には第２の柔らかいSiN層はアイランド構造を形成す
るようにパターン形成される。第１の硬いSiN層は好ま
しくは「エッチング停止」層として作用し、ａ−Si層の
下側におけるアンダーカットを防止する。このアンダー
カットは次の材料層がアイランド構造の上に堆積される
ときにステップカバリッジ問題を発生するものである。
ソース／ドレイン金属層がアイランド構造の上に第２の
ドープ処理されたａ−Si層と電気的接触するように堆積
される。ソース／ドレイン金属層はパターン形成されて
別々のソースおよびドレイン電極を形成するとともに、
下側のゲート電極と整合した開口部を形成する。パター
ン形成されたソース／ドレイン金属層はマスクを構成す
る。このマスクを用いて、ドープ処理されたａ−Si層が
パターン形成されて、別々のソースおよびドレイン領域
が形成され、これらの各領域は部分的にゲート電極の上
に位置する。動作においては、適切な極性および大きさ
の電圧がゲート電極に印加されると、第１のａ−Si層を
通してソースおよびドレイン領域の間に導電性チャンネ
ルが作られる。
は、絶縁材料（ガラス等）からなる基板上に堆積され、
ゲート電極を形成するようにパターン形成されたゲート
金属層を有している。約1000−3000オングストロームの
厚さを有する第１の窒化シリコン層（SiN）が前記ゲー
ト金属層上に堆積されている。前記第１のSiN層は最小
のエッチング速度および大きな絶縁耐力を有するように
選択されたシリコン対窒素（Si:N）濃度比を有する。第
１のSiN層は好ましくはプラズマ強化化学蒸着法（PECV
D）によって堆積され、好ましくは約1.87より高い屈折
率を有するようなシリコン密度を有している。約200オ
ングストローム以下の厚さを有する第２のSiN層が第１
のSiN層上に（PECVDによって）堆積されている。第２の
SiN層は最適なTFT性能、すなわち安定性、電荷移動度、
しきい値電圧安定性等を有するように選択されたSi:N濃
度比を有し、好ましくは約1.87の屈折率を有するような
シリコン密度を有しており、従って第１のSiN層よりも
低いSi:N濃度比を有し、より低い密度であり、より柔ら
かい。第１および第２のSiN層のSi:N濃度比は主に堆積
の間に使用されるアンモニア対シランの気相比によって
制御される。また、濃度比は堆積圧力、プラズマ出力お
よび基板温度の関数である。第１のアモルファスシリコ
ン（ａ−Si）層が第２のSiN層上に堆積され、次いで第
２のａ−Si層が第１のａ−Si層上に堆積され、好ましく
はＮ＋型導電性を有するようにドープ処理されている。
少なくとも第１および第２のａ−Si層ならびに可能な場
合には第２の柔らかいSiN層はアイランド構造を形成す
るようにパターン形成される。第１の硬いSiN層は好ま
しくは「エッチング停止」層として作用し、ａ−Si層の
下側におけるアンダーカットを防止する。このアンダー
カットは次の材料層がアイランド構造の上に堆積される
ときにステップカバリッジ問題を発生するものである。
ソース／ドレイン金属層がアイランド構造の上に第２の
ドープ処理されたａ−Si層と電気的接触するように堆積
される。ソース／ドレイン金属層はパターン形成されて
別々のソースおよびドレイン電極を形成するとともに、
下側のゲート電極と整合した開口部を形成する。パター
ン形成されたソース／ドレイン金属層はマスクを構成す
る。このマスクを用いて、ドープ処理されたａ−Si層が
パターン形成されて、別々のソースおよびドレイン領域
が形成され、これらの各領域は部分的にゲート電極の上
に位置する。動作においては、適切な極性および大きさ
の電圧がゲート電極に印加されると、第１のａ−Si層を
通してソースおよびドレイン領域の間に導電性チャンネ
ルが作られる。
本発明によれば、液晶ディスプレイ（LCD）装置は複
数の画素セルを有し、その各々はTFT構造を有する。こ
のTFT構造はゲート金属層上に設けられた第１のSiN層、
その上の第２のSiN層、さらにその上のａ−Si層を有す
る。第２のSiN層はトランジスタ性能を最適化するよう
に選択されたシリコン密度を有し、第１のSiN層よりも
薄い厚さを有している。第１のSiN層はBHF、CF4プラズ
マ等のようなエッチング剤を使用したとき、最小エッチ
ング速度および大きな絶縁耐力を有するように選択され
たシリコン密度を有している。酸化インジウムスズのよ
うな光透過材料から成る画素電極が第１のSiN層上に堆
積されてパターン形成され、ソース／ドレイン金属層が
堆積されてパターン形成され、画素電極の一部と電気的
に接触するソース電極およびドレイン電極を形成する。
SiN、酸化シリコン等のような光透過性パッシベーショ
ン材料から成る層が画素セル上に堆積される。
数の画素セルを有し、その各々はTFT構造を有する。こ
のTFT構造はゲート金属層上に設けられた第１のSiN層、
その上の第２のSiN層、さらにその上のａ−Si層を有す
る。第２のSiN層はトランジスタ性能を最適化するよう
に選択されたシリコン密度を有し、第１のSiN層よりも
薄い厚さを有している。第１のSiN層はBHF、CF4プラズ
マ等のようなエッチング剤を使用したとき、最小エッチ
ング速度および大きな絶縁耐力を有するように選択され
たシリコン密度を有している。酸化インジウムスズのよ
うな光透過材料から成る画素電極が第１のSiN層上に堆
積されてパターン形成され、ソース／ドレイン金属層が
堆積されてパターン形成され、画素電極の一部と電気的
に接触するソース電極およびドレイン電極を形成する。
SiN、酸化シリコン等のような光透過性パッシベーショ
ン材料から成る層が画素セル上に堆積される。
好適実施例の説明 他の構成要素に対する電圧の供給を制御するための電
子スイッチング手段として薄膜電界効果トランジスタ
（FET）を使用することは本技術分野で知られているこ
とである。１つの特定の用途は、液晶ディスプレイ（LC
D）の個々の画像セル（画素）をオン・オフ制御するこ
とである。第１図は多数の画素12の配列から形成される
LCD装置10の一部を示す平面図である。画素12は通常同
じ数の列および行に配列されて、Ｘ−Ｙマトリックス形
式の構造を形成する。FET14は典型的には画素の光透過
（または反射）特性の動作を制御するために各画素12に
形成されている。電気信号が視覚信号に変換するために
通常ゲート線または走査線と称される複数のＸアドレス
線16および通常ソース線またはデータ線と称される複数
のＹアドレス線18を介してFET14および画素12に供給さ
れる。典型的には、各行の画素には１本の走査線16があ
り、各列の画素には１本のデータ線18がある。走査線16
は通常ディスプレイを横切って一方の方向に伸びてお
り、データ線18は典型的には走査線に対してほぼ直角な
方向に伸びている。しかしながら、走査線およびデータ
線は画素がスタガー（食い違い）式に配列されている場
合にはジグザク状に曲がっている。走査線16およびデー
タ線18はクロスオーバ部として知られている位置20の所
で互いを横切り、絶縁層においてクロスオーバ部20にお
いて互いから隔てられている。
子スイッチング手段として薄膜電界効果トランジスタ
（FET）を使用することは本技術分野で知られているこ
とである。１つの特定の用途は、液晶ディスプレイ（LC
D）の個々の画像セル（画素）をオン・オフ制御するこ
とである。第１図は多数の画素12の配列から形成される
LCD装置10の一部を示す平面図である。画素12は通常同
じ数の列および行に配列されて、Ｘ−Ｙマトリックス形
式の構造を形成する。FET14は典型的には画素の光透過
（または反射）特性の動作を制御するために各画素12に
形成されている。電気信号が視覚信号に変換するために
通常ゲート線または走査線と称される複数のＸアドレス
線16および通常ソース線またはデータ線と称される複数
のＹアドレス線18を介してFET14および画素12に供給さ
れる。典型的には、各行の画素には１本の走査線16があ
り、各列の画素には１本のデータ線18がある。走査線16
は通常ディスプレイを横切って一方の方向に伸びてお
り、データ線18は典型的には走査線に対してほぼ直角な
方向に伸びている。しかしながら、走査線およびデータ
線は画素がスタガー（食い違い）式に配列されている場
合にはジグザク状に曲がっている。走査線16およびデー
タ線18はクロスオーバ部として知られている位置20の所
で互いを横切り、絶縁層においてクロスオーバ部20にお
いて互いから隔てられている。
また、第２図を参照すると、第１図の単一の液晶セル
22を詳細に平面図で示しているが、各FET14のゲート電
極24およびソース電極26はそれぞれ走査線16およびデー
タ線18に接続され、走査線およびデータ線から電気信号
を光学信号に変換するための画素12に供給する。各FET1
4のドレイン電極28は酸化インジウムスズ（ITO）等のよ
うな光透過材料から形成された画素電極30に接続されて
いる。
22を詳細に平面図で示しているが、各FET14のゲート電
極24およびソース電極26はそれぞれ走査線16およびデー
タ線18に接続され、走査線およびデータ線から電気信号
を光学信号に変換するための画素12に供給する。各FET1
4のドレイン電極28は酸化インジウムスズ（ITO）等のよ
うな光透過材料から形成された画素電極30に接続されて
いる。
従来のFET14および画素12の一部の断面図が第３図に
示されている。第３図に示す画素セル部分は本発明によ
って実施される構造または処理に対応していないが、差
異を明らかにするために考察することは有益なことであ
る。二酸化シリコン等のような光透過絶縁材から成る層
32がガラス基板34上に形成されている。FETのゲート電
極24および画素電極30が周知の写真平板技術によって絶
縁層32上に形成されている。窒化シリコン（SiXNY）の
層がゲート24上に堆積され、水素化アモルファスシリコ
ン（ａ−Si:H）の層38が窒化シリコン層36上に堆積され
ている。それから、層36および38は第３図に示すように
周知の写真平板技術によってパターン形成される。SiN
層36が良好な電気的特性、すなわち良好な移動度および
しきい値電圧安定性を有するように選択された低いSi対
Ｎ濃度比を有する場合、このSiN層36は次の材料層が堆
積されるときにステップカバリッジ問題を生じるおそれ
のあるアンダーカットがエッチングにより生じ得る。更
に、低いSi:N濃度比はピンホールのような構造的欠点を
増大する可能性があり、これは短絡を発生したり、歩留
まりを低減する。水素化アモルファスシリコンから成る
高濃度ドープ処理された層40が層38の上に形成されてパ
ターン形成され、ソース領域40aおよびドレイン領域40b
を形成する。領域40aおよび40bは好ましくはＮ＋導電性
を有する。窒化シリコン層36ならびにシリコン層38およ
び40は好ましくは約300℃の温度および約0.1−0.5トル
（Torr）の範囲の圧力の下でのプラズマ増強化学蒸着
（PECVD）によって堆積される。この処理法は従来のCVD
よりも非常に低い基板温度で高い品質のフィルムを堆積
することを可能にする。この低い温度による処理は更に
ガラス基板34を使用することを可能にしている。
示されている。第３図に示す画素セル部分は本発明によ
って実施される構造または処理に対応していないが、差
異を明らかにするために考察することは有益なことであ
る。二酸化シリコン等のような光透過絶縁材から成る層
32がガラス基板34上に形成されている。FETのゲート電
極24および画素電極30が周知の写真平板技術によって絶
縁層32上に形成されている。窒化シリコン（SiXNY）の
層がゲート24上に堆積され、水素化アモルファスシリコ
ン（ａ−Si:H）の層38が窒化シリコン層36上に堆積され
ている。それから、層36および38は第３図に示すように
周知の写真平板技術によってパターン形成される。SiN
層36が良好な電気的特性、すなわち良好な移動度および
しきい値電圧安定性を有するように選択された低いSi対
Ｎ濃度比を有する場合、このSiN層36は次の材料層が堆
積されるときにステップカバリッジ問題を生じるおそれ
のあるアンダーカットがエッチングにより生じ得る。更
に、低いSi:N濃度比はピンホールのような構造的欠点を
増大する可能性があり、これは短絡を発生したり、歩留
まりを低減する。水素化アモルファスシリコンから成る
高濃度ドープ処理された層40が層38の上に形成されてパ
ターン形成され、ソース領域40aおよびドレイン領域40b
を形成する。領域40aおよび40bは好ましくはＮ＋導電性
を有する。窒化シリコン層36ならびにシリコン層38およ
び40は好ましくは約300℃の温度および約0.1−0.5トル
（Torr）の範囲の圧力の下でのプラズマ増強化学蒸着
（PECVD）によって堆積される。この処理法は従来のCVD
よりも非常に低い基板温度で高い品質のフィルムを堆積
することを可能にする。この低い温度による処理は更に
ガラス基板34を使用することを可能にしている。
データ線18、ソース電極26およびドレイン電極28のた
めの金属層は好ましくは同時に堆積されてパターン形成
される。ソース電極26はデータ線18およびソース領域40
aの両方に接触して形成され、ドレイン電極28はドレイ
ン領域40bおよび画素電極30の両方に接触して堆積され
てパターン形成される。窒化シリコン等のようなパッシ
ベーション材料から成る層42が好ましくはプラズマ堆積
法によってFET上に形成される。ガラス層46が液晶ディ
スプレイ40の上を覆い、これはガラスファイバ、ガラス
ビーズ等のような機械的スペーサ47によってFET構造か
ら隔てられる。このように、FETおよび画素はガラス基
板34とガラス層46の間に挟まれている。液晶ディスプレ
イ装置10の全ての画素に共通なアース面電極48が画素電
極30から一定の間隔をあけてガラス層46上に形成され
る。電極30および48の間の部分50には液晶材料が充填さ
れ、ガラス層46は液晶ディスプレイ装置10の周囲におい
てシール（図示せず）によりガラス基板38に結合され
る。第４図のセルの等価回路に示すように、画素電極30
およびアース電極48は実効的にFET14およびアース電位
点の間に接続された画素キャパシタ52を構成する。
めの金属層は好ましくは同時に堆積されてパターン形成
される。ソース電極26はデータ線18およびソース領域40
aの両方に接触して形成され、ドレイン電極28はドレイ
ン領域40bおよび画素電極30の両方に接触して堆積され
てパターン形成される。窒化シリコン等のようなパッシ
ベーション材料から成る層42が好ましくはプラズマ堆積
法によってFET上に形成される。ガラス層46が液晶ディ
スプレイ40の上を覆い、これはガラスファイバ、ガラス
ビーズ等のような機械的スペーサ47によってFET構造か
ら隔てられる。このように、FETおよび画素はガラス基
板34とガラス層46の間に挟まれている。液晶ディスプレ
イ装置10の全ての画素に共通なアース面電極48が画素電
極30から一定の間隔をあけてガラス層46上に形成され
る。電極30および48の間の部分50には液晶材料が充填さ
れ、ガラス層46は液晶ディスプレイ装置10の周囲におい
てシール（図示せず）によりガラス基板38に結合され
る。第４図のセルの等価回路に示すように、画素電極30
およびアース電極48は実効的にFET14およびアース電位
点の間に接続された画素キャパシタ52を構成する。
動作においては、個々の画素12（第４図）は、適当な
極性および大きさの走査線電圧を走査線16に供給するこ
とによってアドレスされて、ソース領域40aおよびドレ
イン領域40bの間にａ−Si:H層38を横切って導電チャン
ネル44（第４図）を作る。走査線電圧が存在している間
にデータ電圧がデータ線18に供給されると、画素キャパ
シタ52はデータ電圧が存在する間充電される。導電チャ
ンネル44が消滅して、FET44が非導通状態に切替わるレ
ベルまで走査線電圧が低減した後においても、画素キャ
パシタ52は蓄積した電荷を保持する。この手順は通常周
期的に繰り返されて、画素キャパシタ52上の電荷を更新
する。LCD画像はビデオ速度で、好ましくは約10-2秒以
下毎に更新されて、LCD上の画像を維持し、ディスプレ
イのちらつきを防止する。画素12を透過した光の量は画
素電極30に供給されたデータ線電圧の大きさおよび画素
キャパシタ52上の電荷の関数である。
極性および大きさの走査線電圧を走査線16に供給するこ
とによってアドレスされて、ソース領域40aおよびドレ
イン領域40bの間にａ−Si:H層38を横切って導電チャン
ネル44（第４図）を作る。走査線電圧が存在している間
にデータ電圧がデータ線18に供給されると、画素キャパ
シタ52はデータ電圧が存在する間充電される。導電チャ
ンネル44が消滅して、FET44が非導通状態に切替わるレ
ベルまで走査線電圧が低減した後においても、画素キャ
パシタ52は蓄積した電荷を保持する。この手順は通常周
期的に繰り返されて、画素キャパシタ52上の電荷を更新
する。LCD画像はビデオ速度で、好ましくは約10-2秒以
下毎に更新されて、LCD上の画像を維持し、ディスプレ
イのちらつきを防止する。画素12を透過した光の量は画
素電極30に供給されたデータ線電圧の大きさおよび画素
キャパシタ52上の電荷の関数である。
本発明によれば、改良した多重層ゲート絶縁／誘電体
構造を有するFETを形成するには、まず、好ましくはス
パッタリングによって基板34′上にゲート金属層24′
（第５図）を堆積する。この基板は好ましくはガラスパ
ネル34′ａの上に酸化シリコン等のような光透過絶縁材
から成る層34′ｂを堆積したものである。ゲート金属層
24′はパターン形成されエッチングされて、ゲート電
極、走査線および（希望により）冗長なゲート金属部を
形成する。冗長なゲート金属部は好ましくはデータ線18
の下側に最終的に位置するように形成される。冗長なゲ
ート金属部のパターンは実際に個々の電気的に分離され
たアイランドパターンを構成し、それらの間のギャップ
にはゲート線16（第２図）が通過することを可能にし、
これは電気回路の冗長性を形成し、歩留まりを増大する
ために使用される。本発明においては、ゲート金属はア
ルミニウム、金、クロミウム、チタニウム等で構成され
る。チタニウムの場合、ゲート金属層24′は四フッ化炭
素（CF4）と４（重量）％の酸素の混合物の中でプラズ
マエッチングされる。アルミニウムのゲート金属材料は
PAWN（リン、酢酸、弱い硝酸溶液）のような溶液を使用
してエッチングされる。第５図はFETゲート電極に対応
するFETアイランドの近傍のゲート金属層24′の一部を
示している。
構造を有するFETを形成するには、まず、好ましくはス
パッタリングによって基板34′上にゲート金属層24′
（第５図）を堆積する。この基板は好ましくはガラスパ
ネル34′ａの上に酸化シリコン等のような光透過絶縁材
から成る層34′ｂを堆積したものである。ゲート金属層
24′はパターン形成されエッチングされて、ゲート電
極、走査線および（希望により）冗長なゲート金属部を
形成する。冗長なゲート金属部は好ましくはデータ線18
の下側に最終的に位置するように形成される。冗長なゲ
ート金属部のパターンは実際に個々の電気的に分離され
たアイランドパターンを構成し、それらの間のギャップ
にはゲート線16（第２図）が通過することを可能にし、
これは電気回路の冗長性を形成し、歩留まりを増大する
ために使用される。本発明においては、ゲート金属はア
ルミニウム、金、クロミウム、チタニウム等で構成され
る。チタニウムの場合、ゲート金属層24′は四フッ化炭
素（CF4）と４（重量）％の酸素の混合物の中でプラズ
マエッチングされる。アルミニウムのゲート金属材料は
PAWN（リン、酢酸、弱い硝酸溶液）のような溶液を使用
してエッチングされる。第５図はFETゲート電極に対応
するFETアイランドの近傍のゲート金属層24′の一部を
示している。
約1000−3000オングストロームの厚さを有するSiNの
第１の層54は好ましくはPECVD法によってゲート金属層2
4′上に堆積される。第１のSiN層54は最小のエッチング
速度および高い絶縁耐力が得られるように充分高い（シ
リコンを豊富に含んだ）シリコン対窒素濃度比を有する
ようにする。第１の層54の密度および固さはシリコン対
窒素濃度化の増大とともに増大し、これは構造的欠点
（ピンホール等）が発生する確率を低減する。約200オ
ングストローム以下の厚さを有する第２の薄いSiN層56
が第１のSiN層の上に（好ましくはPECVD法によって）堆
積される。第２のSiN層56は第１のSiN層よりも典型的に
低いシリコン対窒素濃度比（Si:N）を有する。第２の層
のSi:N濃度比は、窒素を豊富に含み、従って第２の層56
がその後に堆積されるアモルファスシリコン層と界面を
形成した場合に最適なFET性能、すなわち安定性、電荷
移動度、しきい値電圧安定性等を有する層を形成するよ
うに選択される。第２のSiN層56は第１の層54よりも窒
素が豊富であり、第１の層54よりも低いSi:N濃度比を有
しているので、第２のSiN層56は低い密度を有し、第１
のSiN層54よりも柔らかく、この結果構造的欠陥が発生
する可能性がある。しかしながら、第１のSiN層54が所
望の構造的完全性を形成するように最適化されているの
でこの可能性は重要ではない。電気的特性を最適化する
第２のSiN層56の選択された密度、すなわちSi:N濃度
は、この層の屈折率を測定することによって、すなわち
真空中における光の速度に対する材料中における光の速
度を（6328オングストロームの波長で）測定することに
よって決定される。約1.87の屈折率は電気的性能を最適
化するSi:N濃度に対応する。第２のSiN層56（約1.87の
屈折率を有している）の最適な電気的性能を説明するた
めに、しきい値電圧（VT）のシフトが別の異なる屈折率
（異なるSi:N濃度比に対応する）に対して測定された。
曲線58（第９図に示す）が種々の点に当てはめられた。
最も低いVTシフトは約1.86と1.88の屈折率の間にあるこ
とがわかる。Si:N濃度が高くなると、それに応じて屈折
率およびVTシフトが大きくなるが、BHFの湿式エッチン
グの際またはプラズマバレルエッチャ内でのCF4およびO
2の雰囲気におけるプラズマエッチングの際のエッチン
グ速度がより低くなる。更に、より高い屈折率はより高
い降伏強度およびより少ないピンホールに対応する。そ
して、第１のSiN層54は構造的完全性を最適化するため
に6328オングストロームの波長で1.87よりも高い、好ま
しくは約1.90以上の屈折率を有するようにする。
第１の層54は好ましくはPECVD法によってゲート金属層2
4′上に堆積される。第１のSiN層54は最小のエッチング
速度および高い絶縁耐力が得られるように充分高い（シ
リコンを豊富に含んだ）シリコン対窒素濃度比を有する
ようにする。第１の層54の密度および固さはシリコン対
窒素濃度化の増大とともに増大し、これは構造的欠点
（ピンホール等）が発生する確率を低減する。約200オ
ングストローム以下の厚さを有する第２の薄いSiN層56
が第１のSiN層の上に（好ましくはPECVD法によって）堆
積される。第２のSiN層56は第１のSiN層よりも典型的に
低いシリコン対窒素濃度比（Si:N）を有する。第２の層
のSi:N濃度比は、窒素を豊富に含み、従って第２の層56
がその後に堆積されるアモルファスシリコン層と界面を
形成した場合に最適なFET性能、すなわち安定性、電荷
移動度、しきい値電圧安定性等を有する層を形成するよ
うに選択される。第２のSiN層56は第１の層54よりも窒
素が豊富であり、第１の層54よりも低いSi:N濃度比を有
しているので、第２のSiN層56は低い密度を有し、第１
のSiN層54よりも柔らかく、この結果構造的欠陥が発生
する可能性がある。しかしながら、第１のSiN層54が所
望の構造的完全性を形成するように最適化されているの
でこの可能性は重要ではない。電気的特性を最適化する
第２のSiN層56の選択された密度、すなわちSi:N濃度
は、この層の屈折率を測定することによって、すなわち
真空中における光の速度に対する材料中における光の速
度を（6328オングストロームの波長で）測定することに
よって決定される。約1.87の屈折率は電気的性能を最適
化するSi:N濃度に対応する。第２のSiN層56（約1.87の
屈折率を有している）の最適な電気的性能を説明するた
めに、しきい値電圧（VT）のシフトが別の異なる屈折率
（異なるSi:N濃度比に対応する）に対して測定された。
曲線58（第９図に示す）が種々の点に当てはめられた。
最も低いVTシフトは約1.86と1.88の屈折率の間にあるこ
とがわかる。Si:N濃度が高くなると、それに応じて屈折
率およびVTシフトが大きくなるが、BHFの湿式エッチン
グの際またはプラズマバレルエッチャ内でのCF4およびO
2の雰囲気におけるプラズマエッチングの際のエッチン
グ速度がより低くなる。更に、より高い屈折率はより高
い降伏強度およびより少ないピンホールに対応する。そ
して、第１のSiN層54は構造的完全性を最適化するため
に6328オングストロームの波長で1.87よりも高い、好ま
しくは約1.90以上の屈折率を有するようにする。
窒化層54および56は好ましくは約205℃−300℃の温度
で好ましくは約0.5トルの圧力（0.1−0.5トルの範囲内
の圧力でも満足である）の下でソースガスとしてアンモ
ニアおよびシランを使用したPECVDによって堆積される
が、ジシランおよび窒素のような他のガスを使用しても
よい。この堆積法では、第１のSiN層54および第２のSiN
層56のSi:N濃度は主に各層の堆積の間に使用されるアン
モニア対シラン気相比によって制御される。また、濃度
比は堆積の間に基板が維持される温度、処理圧力および
プラズマ電力によって影響されるが、これらの３つの後
者の変数は好ましくは各層の堆積の間一定にされ、アン
モニア対シランの気相比のみが変えられる。変数の各々
の設定は堆積装置またはシステム毎に異なるが、各層に
対する屈折率をチェックでき、従って堆積装置を、各層
に対して所望のSi:N濃度比が得られるように校正でき
る。気相比は約４および約10の間で変えて、各層に対し
て所望のSi:N濃度比を形成する。温度は好ましくは約30
0℃であり、圧力は好ましくは約４および約10の間の気
相比に対して約0.5トルである。
で好ましくは約0.5トルの圧力（0.1−0.5トルの範囲内
の圧力でも満足である）の下でソースガスとしてアンモ
ニアおよびシランを使用したPECVDによって堆積される
が、ジシランおよび窒素のような他のガスを使用しても
よい。この堆積法では、第１のSiN層54および第２のSiN
層56のSi:N濃度は主に各層の堆積の間に使用されるアン
モニア対シラン気相比によって制御される。また、濃度
比は堆積の間に基板が維持される温度、処理圧力および
プラズマ電力によって影響されるが、これらの３つの後
者の変数は好ましくは各層の堆積の間一定にされ、アン
モニア対シランの気相比のみが変えられる。変数の各々
の設定は堆積装置またはシステム毎に異なるが、各層に
対する屈折率をチェックでき、従って堆積装置を、各層
に対して所望のSi:N濃度比が得られるように校正でき
る。気相比は約４および約10の間で変えて、各層に対し
て所望のSi:N濃度比を形成する。温度は好ましくは約30
0℃であり、圧力は好ましくは約４および約10の間の気
相比に対して約0.5トルである。
第５図を再び参照すると、半導体材料、好ましくはア
モルファスシリコン（ａ−Si）の層38′がPECVDによっ
てSiN層56上に堆積され、半導体材料、好ましくはＮ＋
導電率を有するようにドープ処理されたａ−Siから成る
第２の層40′が第１のａ−Si層38′上に堆積される。半
導体層38′および40′は好ましくはそれぞれ約2000およ
び500オングストロームの厚さを有する。
モルファスシリコン（ａ−Si）の層38′がPECVDによっ
てSiN層56上に堆積され、半導体材料、好ましくはＮ＋
導電率を有するようにドープ処理されたａ−Siから成る
第２の層40′が第１のａ−Si層38′上に堆積される。半
導体層38′および40′は好ましくはそれぞれ約2000およ
び500オングストロームの厚さを有する。
２つの窒化層および２つのａ−Si層はPECVD法によっ
て堆積されるので、プラズマを使用することによって気
相反応および表面反応を、従来のCVD法によって可能で
あったものよりも低い処理温度で生じさせる。低い処理
温度は、単結晶シリコン基板に比較して安価であり且つ
任意の分野で利用できるガラス基板を使用することを可
能にする。また、PECVD法は実質的に真空を破壊するこ
となく多重層の堆積を可能とし、酸素、カーボン等のよ
うな汚染物の影響を実質的に受けない界面を層間に形成
する。
て堆積されるので、プラズマを使用することによって気
相反応および表面反応を、従来のCVD法によって可能で
あったものよりも低い処理温度で生じさせる。低い処理
温度は、単結晶シリコン基板に比較して安価であり且つ
任意の分野で利用できるガラス基板を使用することを可
能にする。また、PECVD法は実質的に真空を破壊するこ
となく多重層の堆積を可能とし、酸素、カーボン等のよ
うな汚染物の影響を実質的に受けない界面を層間に形成
する。
それから、少なくとも半導体層38′および40′は好ま
しくはHClガス内においてパターン形成されプラズマエ
ッチングされるが、SiCl4、SF6およびCF4＋O2のような
他のプラズマエッチングを使用してもよい。また、第２
のSiN層56もHCl内でプラズマエッチングすることができ
る。第１のSiN層54はその高い密度および固さのために
実質的にエッチングされず、ウェーハのほぼ全表面上に
残っている。SiN層54は特に第６図に示されているが、
これは特にFETのアイランド形成の初期段階を示してい
るものである。
しくはHClガス内においてパターン形成されプラズマエ
ッチングされるが、SiCl4、SF6およびCF4＋O2のような
他のプラズマエッチングを使用してもよい。また、第２
のSiN層56もHCl内でプラズマエッチングすることができ
る。第１のSiN層54はその高い密度および固さのために
実質的にエッチングされず、ウェーハのほぼ全表面上に
残っている。SiN層54は特に第６図に示されているが、
これは特にFETのアイランド形成の初期段階を示してい
るものである。
透明画素電極30′（第７図）が、好ましくは酸化イン
ジウムスズ（ITO）を用いて、堆積され、エッチングま
たは（LCD装置が形成している場合には）リフトオフに
よってパターン形成される。特に、ゲートのレベルの金
属層がSiN層54によって酸化インジウムスズ用エッチン
グ剤から保護されているので、酸化インジウムスズの湿
式エッチングがこの製造段階において可能である。
ジウムスズ（ITO）を用いて、堆積され、エッチングま
たは（LCD装置が形成している場合には）リフトオフに
よってパターン形成される。特に、ゲートのレベルの金
属層がSiN層54によって酸化インジウムスズ用エッチン
グ剤から保護されているので、酸化インジウムスズの湿
式エッチングがこの製造段階において可能である。
処理のこの段階において、モリブデン、アルミニウム
等のようなソース／ドレイン金属層が好ましくはスパッ
タリング法によって基板の表面の上に堆積され、エッチ
ングされて、ソース／ドレインおよびデータ線18のパタ
ーンを形成する。PAWN溶液を使用して、モリブデンまた
はアルミニウムのソース／ドレイン金属層をエッチング
する。この結果の構造が第７図に示されている。ソース
／ドレイン金属層は第７図に示すようにＮ＋ドープ処理
されたａ−Si層40′と電気的に接触したソース接触電極
26′およびドレイン接触電極28′を形成するようにエッ
チング処理されている。続いて、Ｎ＋ドープ処理された
ａ−Si40′の一部が電極26′および28′をマスクとして
使用してアイランド構造のチャンネル領域から除去さ
れ、ソース領域40′ａおよびドレイン領域40bを有するF
ET素子を形成する。本技術分野に専門知識を有する者は
多くのFET構造でソースおよびドレインが対称であり、
多くの状況においてソースおよびドレインの接続を逆に
することができることが認められよう。これは本発明の
場合も同じことであり、ソースおよびドレインの命名は
半導体素子を説明するための単なる便宜上のものであ
る。基板は、好ましくはプラズマ堆積法によって堆積さ
れる窒化シリコン等のようなパッシベーション材料から
成る層60で覆われる。その結果の構造が第８図に示され
ている。この処理により、SiN層54によって互いから絶
縁されているので余分な金属または余分な酸化インジウ
ムスズによるゲートすなわち走査線と画素電極すなわち
データ線との間の短絡が生じないことに注意されたい。
等のようなソース／ドレイン金属層が好ましくはスパッ
タリング法によって基板の表面の上に堆積され、エッチ
ングされて、ソース／ドレインおよびデータ線18のパタ
ーンを形成する。PAWN溶液を使用して、モリブデンまた
はアルミニウムのソース／ドレイン金属層をエッチング
する。この結果の構造が第７図に示されている。ソース
／ドレイン金属層は第７図に示すようにＮ＋ドープ処理
されたａ−Si層40′と電気的に接触したソース接触電極
26′およびドレイン接触電極28′を形成するようにエッ
チング処理されている。続いて、Ｎ＋ドープ処理された
ａ−Si40′の一部が電極26′および28′をマスクとして
使用してアイランド構造のチャンネル領域から除去さ
れ、ソース領域40′ａおよびドレイン領域40bを有するF
ET素子を形成する。本技術分野に専門知識を有する者は
多くのFET構造でソースおよびドレインが対称であり、
多くの状況においてソースおよびドレインの接続を逆に
することができることが認められよう。これは本発明の
場合も同じことであり、ソースおよびドレインの命名は
半導体素子を説明するための単なる便宜上のものであ
る。基板は、好ましくはプラズマ堆積法によって堆積さ
れる窒化シリコン等のようなパッシベーション材料から
成る層60で覆われる。その結果の構造が第８図に示され
ている。この処理により、SiN層54によって互いから絶
縁されているので余分な金属または余分な酸化インジウ
ムスズによるゲートすなわち走査線と画素電極すなわち
データ線との間の短絡が生じないことに注意されたい。
本発明は以上に説明し例示した特定の実施例に限定さ
れないものであることは本技術分野に専門知識を有する
者には容易に理解されることであろう。ここに示し説明
したもの以外の別の実施例および改変のみならず多くの
変形、変更および等価な構成は本発明の趣旨または範囲
から逸脱することなく上述した明細書および図面から明
らかであり、または容易に想到されよう。本発明を好適
実施例に関して詳細に説明したが、それらは本発明の単
なる一例であり、本発明の完全な理解のためになされた
ものであることを理解されたい。ここに説明した薄膜ト
ランジスタ構造は一般に他の素子に適応可能であり有益
なものである。この構造をLCD装置に適用した場合につ
いて説明したが、もちろん他の用途にも用いる。従っ
て、本発明は特許請求の範囲の記載によって限定される
ものである。
れないものであることは本技術分野に専門知識を有する
者には容易に理解されることであろう。ここに示し説明
したもの以外の別の実施例および改変のみならず多くの
変形、変更および等価な構成は本発明の趣旨または範囲
から逸脱することなく上述した明細書および図面から明
らかであり、または容易に想到されよう。本発明を好適
実施例に関して詳細に説明したが、それらは本発明の単
なる一例であり、本発明の完全な理解のためになされた
ものであることを理解されたい。ここに説明した薄膜ト
ランジスタ構造は一般に他の素子に適応可能であり有益
なものである。この構造をLCD装置に適用した場合につ
いて説明したが、もちろん他の用途にも用いる。従っ
て、本発明は特許請求の範囲の記載によって限定される
ものである。
第１図は薄膜トランジスタ駆動式液晶ディスプレイ装置
の一部を示す平面図である。 第２図は第１図のLCD装置の一部を詳細に示す平面図で
ある。 第３図は第２図の線３−３に沿って取られた従来の液晶
セルの一部を示す断面図である。 第４図は液晶セルの等価回路図である。 第５図乃至第８図は本発明による製造方法の種々のステ
ップを示すLCD画素セルの一部を示す断面図である。 第９図は種々のSi:N濃度比において屈折率に対するしき
い値電圧シフトを示すグラフである。 10……LCD装置、12……画素、14……FET、16……走査
線、18……データ線、24′……ゲート金属層、30……画
素電極、34′……基板、38′……ａ−Si層、40′……ド
ープ処理されたａ−Si層、52……画素キャパシタ、54…
…第１のSiN層、56……第２のSiN層。
の一部を示す平面図である。 第２図は第１図のLCD装置の一部を詳細に示す平面図で
ある。 第３図は第２図の線３−３に沿って取られた従来の液晶
セルの一部を示す断面図である。 第４図は液晶セルの等価回路図である。 第５図乃至第８図は本発明による製造方法の種々のステ
ップを示すLCD画素セルの一部を示す断面図である。 第９図は種々のSi:N濃度比において屈折率に対するしき
い値電圧シフトを示すグラフである。 10……LCD装置、12……画素、14……FET、16……走査
線、18……データ線、24′……ゲート金属層、30……画
素電極、34′……基板、38′……ａ−Si層、40′……ド
ープ処理されたａ−Si層、52……画素キャパシタ、54…
…第１のSiN層、56……第２のSiN層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−226731（ＪＰ，Ａ) 特開 昭62−280791（ＪＰ，Ａ) 特開 昭63−5378（ＪＰ，Ａ) 特開 昭63−308384（ＪＰ，Ａ) 特開 平１−229229（ＪＰ，Ａ) 特開 平１−236654（ＪＰ，Ａ) 特開 平２−62078（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1333 H01L 29/78
Claims (29)
- 【請求項１】基板と、 該基板上に設けられたゲート電極と、 前記基板上に前記ゲート電極を覆って設けられ、半導体
素子に対する構造的特性を最適化するように選択された
第１のシリコン対窒素（Si:N）濃度比を有する第１の窒
化シリコン層と、 該第１の窒化シリコン層上に設けられ、半導体素子に対
する電気的特性を最適化するように選択された第２のシ
リコン対窒素（Si:N）濃度比を有する第２の窒化シリコ
ン層と、 該第２の窒化シリコン層上に設けられた第１のアモルフ
ァスシリコン層と、 前記第１のアモルファスシリコン層上に設けられ、選択
された導電型を有するようにドープ処理された第２のア
モルファスシリコン層とを有し、 少なくとも前記第２のアモルファスシリコン層はドレイ
ン領域およびソース領域を有するようにパターン形成さ
れており、該領域の各々はその一部が前記ゲート電極の
上方に位置していて、前記ソース領域に対して適切な極
性および大きさの電圧が前記ゲート電極に印加されたと
きに前記ソース領域と前記ドレイン領域との間の前記第
１のアモルファスシリコン層の部分に導電チャンネルを
生じさせるようになっており、 さらに、前記ソース領域に電気的に接触しているソース
電極と、 前記ドレイン領域に電気的に接触しているドレイン電極
と、 を有することを特徴とする半導体素子。 - 【請求項２】前記第２のSi:N比は、前記第２の窒化シリ
コン層が6328オングストロームの波長で約1.87の屈折率
を有するように選択されている請求項１記載の半導体素
子。 - 【請求項３】前記第２の窒化シリコン層は約200オング
ストローム以下の厚さを有する請求項２記載の半導体素
子。 - 【請求項４】前記第１のSi:N比は、前記第１の窒化シリ
コン層が6328オングストロームの波長で前記第２の窒化
シリコン層の屈折率より大きい屈折率を有するように選
択されている請求項１記載の半導体素子。 - 【請求項５】前記第１の窒化シリコン層は約1000−3000
オングストロームの間の厚さを有する請求項４記載の半
導体素子。 - 【請求項６】前記第１の窒化シリコン層は前記第２の窒
化シリコン層よりも絶縁耐力が高く、エッチング速度が
低い請求項１記載の半導体素子。 - 【請求項７】前記第２の窒化シリコン層は、半導体素子
の動作時に、前記第１の窒化シリコン層に対して高い電
荷移動度およびしきい値電圧安定性を有している請求項
１記載の半導体素子。 - 【請求項８】基板と、 前記基板上に設けられ、走査線および薄膜トランジスタ
（TFT）のゲート電極を形成するようにパターン形成さ
れたゲート金属層と、 前記基板上に前記ゲート金属層を覆って設けられ、前記
TFTに対する構造的特性を最適化するように選択された
第１のシリコン対窒素（Si:N）濃度比を有する第１の窒
化シリコン層と、 前記TFTの残りの部分を形成するアイランド構造とを有
し、 該アイランド構造が、（ａ）前記第１の窒化シリコン層
上に設けられ、前記TFTに対する電気的特性を最適化す
るように選択された第２のシリコン対窒素（Si:N）濃度
比を有する第２の窒化シリコン層、（ｂ）前記第２の窒
化シリコン層上に設けられた第１のアモルファスシリコ
ン層、（ｃ）前記第１のアモルファスシリコン層上に設
けられ、選択された導電型を有するようにドープ処理さ
れた第２のアモルファスシリコン層を有し、 少なくとも前記第２のアモルファスシリコン層はドレイ
ン領域およびソース領域を形成するようにパターン形成
され、該領域の各々はその一部が前記ゲート電極の上方
に位置していて、前記ソース領域に対して適切な極性お
よび大きさの電圧が前記ゲート電極に印加されたとき、
前記第１のアモルファスシリコン層の一部を通って前記
ソース領域と前記ドレイン領域との間に導電性チャンネ
ルを生じるようになっており、 さらに、前記アイランド構造に隣接して前記第１の窒化
シリコン層上に設けられた画素電極と、 前記アイランド構造および前記第１の窒化シリコン層に
設けられるとともに、前記画素電極上に部分的に設けら
れ、前記ソース領域およびドレイン領域の一方を前記画
素電極に接続し、かつ前記ソース領域およびドレイン領
域の他方をデータアドレス線に接続するようにパターン
形成されているソース／ドレイン金属層と、 を有することを特徴とする液晶ディスプレイ用セル構
造。 - 【請求項９】前記第２のSi:N比は、前記第２の窒化シリ
コン層が6328オングストロームの波長で約1.87の屈折率
を有するように選択されている請求項８記載のセル構
造。 - 【請求項１０】前記第２の窒化シリコン層は約200オン
グストロームより小さい厚さを有する請求項９記載のセ
ル構造。 - 【請求項１１】前記第１のSi:N比は、前記第１の窒化シ
リコン層が6328オングストロームの波長で前記第２の窒
化シリコン層の屈折率よりも高い屈折率を有するように
選択されている請求項８記載のセル構造。 - 【請求項１２】前記第１の窒化シリコン層は約1000−30
00オングストロームの間の厚さを有する請求項11記載の
セル構造。 - 【請求項１３】前記第１の窒化シリコン層は前記第２の
窒化シリコン層よりも絶縁耐力が大きく、エッチング速
度が低い請求項８記載のセル構造。 - 【請求項１４】半導体素子の動作時に、前記第２の窒化
シリコン層は前記第１の窒化シリコン層のみを有する半
導体素子よりも大きい電荷移動度およびしきい値電圧安
定性を有する請求項８記載のセル構造。 - 【請求項１５】（ａ）基板上にゲート金属層を堆積し、 （ｂ）ゲート電極を形成するように前記ゲート金属層を
パターン形成し、 （ｃ）前記基板上に前記ゲート電極を覆って第１の窒化
シリコン層を堆積し、 （ｄ）半導体素子に対する構造的特性を最適化するよう
に第１の窒化シリコン層における第１のシリコン対窒素
（Si:N）濃度比を選択し、 （ｅ）前記第１の窒化シリコン層上に第２の窒化シリコ
ン層を堆積し、 （ｆ）半導体素子に対する電気的特性を最適化するよう
に前記第２の窒化シリコン層における第２のシリコン対
窒素（Si:N）濃度比を選択し、 （ｇ）前記第２の窒化シリコン層上に第１のアモルファ
スシリコン層を堆積し、 （ｈ）前記第１のアモルファスシリコン層上に第２のア
モルファスシリコン層を堆積し、 （ｉ）選択された導電型を有するように第２のアモルフ
ァスシリコン層をドープ処理し、 （ｊ）ドレイン領域およびソース領域を形成するために
少なくとも第２のアモルファスシリコン層をパターン形
成し、前記領域の各々はその一部が前記ゲート電極の上
方に位置して、前記ソース領域に対して適切な極性およ
び大きさを有する電圧が前記ゲート電極に印加されたと
きに前記ソース領域およびドレイン領域の間に導電チャ
ンネルを生じるように設けられ、 （ｋ）前記第２のアモルファスシリコン層上にソースお
よびドレイン金属層を堆積し、 （ｌ）前記ソース領域に接触するソース電極を形成する
とともに、前記ドレイン領域に接触するドレイン電極を
形成するように前記ソースおよびドレイン金属層をパタ
ーン形成するステップを有する半導体素子を製造する方
法。 - 【請求項１６】前記ステップ（ｆ）は、前記第２の窒化
シリコン層が約1.87の屈折率を有するように第２のSi:N
比を選択するステップを有する請求項15記載の方法。 - 【請求項１７】前記第２の窒化シリコン層は約200オン
グストロームより薄い厚さに堆積される請求項16記載の
方法。 - 【請求項１８】前記ステップ（ｄ）は、前記第１の窒化
シリコン層が前記第２の窒化シリコン層の屈折率よりも
高い屈折率を有するように第１のSi:N比を選択するステ
ップを有する請求項15記載の方法。 - 【請求項１９】前記第１の窒化シリコン層は約1000−30
00オングストロームの間の厚さに堆積される請求項18記
載の方法。 - 【請求項２０】前記ステップ（ｆ）は、 （f1）前記ステップ（ｅ）の間、アンモニア対シランの
気相比を選択された値に設定し、 （f2）前記ステップ（ｅ）の間、所定の堆積温度を選択
し、 （f3）前記ステップ（ｅ）の間、所定の堆積圧力を選択
し、 （f4）前記ステップ（ｅ）の間、所定のプラズマ出力を
選択するステップ を有する請求項15記載の方法。 - 【請求項２１】前記気相比は約４−10の間である請求項
20記載の方法。 - 【請求項２２】前記堆積温度は約300℃である請求項20
記載の方法。 - 【請求項２３】前記堆積圧力は約0.5トルである請求項2
2記載の方法。 - 【請求項２４】前記ステップ（ｄ）は、 （d1）前記ステップ（ｃ）の間、アンモニア対シランの
気相比を選択された値に設定し、 （d2）前記ステップ（ｃ）の間、所定の堆積温度を選択
し、 （d3）前記ステップ（ｃ）の間、所定の堆積圧力を選択
し、 （d4）前記ステップ（ｃ）の間、所定プラズマ出力を選
択するステップ を有する請求項15記載の方法。 - 【請求項２５】（ａ）基板上にゲート金属層を堆積し、 （ｂ）複数の走査線および複数のゲート電極を形成する
ように前記ゲート金属層をパターン形成し、該複数の走
査線および複数のゲート電極の各々は同じ数の薄膜トラ
ンジスタ（TFT）にそれぞれ１つずつ対応するものであ
り、 （ｃ）基板上に前記パターン形成されたゲート金属層を
覆って第１の酸化シリコン層を堆積し、 （ｄ）各TFTに対する構造的特性を最適化するように前
記第１の窒化シリコン層において第１のシリコン対窒素
（Si:N）濃度比を選択し、 （ｅ）前記第１の窒化シリコン層上に第２の窒化シリコ
ン層を堆積し、 （ｆ）各TFTに対する電気的特性を最適化するように前
記第２の窒化シリコン層において第２のシリコン対窒素
（Si:N）濃度比を選択し、 （ｇ）前記第２の窒化シリコン層上に第１のアモルファ
スシリコン層を堆積し、 （ｈ）前記第１のアモルファスシリコン層上に第２のア
モルファスシリコン層を堆積し、 （ｉ）選択された導電型を有するように前記第２のアモ
ルファスシリコン層をドープ処理し、 （ｊ）複数のアイランドを形成するように少なくとも前
記第１および第２のアモルファスシリコン層をパターン
形成し、 （ｋ）前記第１の窒化シリコン層上に画素電極パターン
を形成し、 （ｌ）各アイランドおよび画素電極パターンを覆って、
かつ前記第１の窒化シリコン層上にソース／ドレイン金
属層を堆積し、 （ｍ）各々が異なる画素電極に電気的に接触する複数の
TFTを形成するように前記ソース／ドレイン金属層およ
び前記ドープ処理されたアモルファスシリコン層をパタ
ーン形成するステップを有する液晶ディスプレイ装置の
製造方法。 - 【請求項２６】前記ステップ（ｆ）は前記第２の窒化シ
リコン層が約1.87の屈折率を有するように第２のSi:N比
を選択するステップを有する請求項25記載の方法。 - 【請求項２７】前記第２の窒化シリコン層は約200オン
グストロームより薄い厚さに堆積される請求項26記載の
方法。 - 【請求項２８】前記ステップ（ｄ）は、前記第１の窒化
シリコン層が前記第２の窒化シリコン層の屈折率よりも
高い屈折率を有するように第１のSi:N比を選択するステ
ップを有する請求項25記載の方法。 - 【請求項２９】前記第１の窒化シリコン層は約1000−30
00オングストロームの間の厚さに堆積される請求項28記
載の方法。
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