KR910008946B1 - 평판 디스플레이용 박막트랜지스터 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 박막트랜지스터의 단면도.
제2도는 본 발명의 박막트랜지스터의 단면도.
제3a~g도는 본 발명의 박막트랜지스터의 제조 공정도.
제4도는 본 발명의 실시예에 따른 박막트랜지스터의 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 유리기판 2 : 화소전극(투명 도전막)
3 : 게이트전극 4 : a-SiN 절연층
5 : a-Si층 7 : n+a-Si 오믹층
8 : 소오스/드레인 전극 9 : SiO2절연층
본 발명은 게이트전극 및 드레인전극의 단락 및 단선을 방지하기 위하여 게이트전극 및 드레인전극을 다층 구조로 개선한 평판 디스플레이용 박막트랜지스터에 관한 것이다.
최근에 비정질실리콘(a-Si)막을 이용한 박막트랜지스터를 스위칭 소자로 채용하고 있는 액티브 매트릭스형 액정표시장치가 크게 주목되고 있는데, 이는 박막트랜지스터 어레이를 비정질 실리콘막과 비정질 유리기판을 이용하여 형성하게 되면 대형 스크린과 고품질 및 고선명도를 갖는 값싼 패널표시장치를 실현할 수 있기 때문이다.
이러한 박막트랜지스터는 제1도에 도시된 종래의 박막트랜지스터의 단면도에 나타낸 것처럼, 유리기판(1)상에 화소전극인 ITO 박막을 코팅시킨 다음 마스크를 사용하여 ITO패턴(2)을 형성하고, 크롬을 코팅하여 게이트전극 패턴(3)을 형성하며, 플라즈마 화학기상증착법(Plasma-activated Chemical Vapor Deposition method, PCVD)을 이용하여 a-SiN 절연층(4)을 증착시킨 다음 a-SiN 절연층(4)을 에칭하여 게이트전극 콘택 개구부를 형성하며, a-Si층(5)과 a-SiN 비활성층(6), n+-Si 오믹층(7)을 순차 형성하고 전극패턴(8)을 형성한 후 채널 윗부분의 n+a-Si 오믹층(7)을 PCVD로 드라이 에칭하여 박막트랜지스터를 제조한다.
이와 같이 형성된 종래의 비정질 박막트랜지스터는 게이트전극층(3)이 단층구조로 되어 있어 단선 및 단락이 발생하기 때문에 생산수율을 저하시키는 원인이 되었으며, 기생용량의 영향이 커서 계조 구동시 크로스-토크(cross-talk)가 증대되는 결점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로, 게이트전극 드레인전극을 다중으로 형성하여 단선 및 단락을 방지하고 계조 구동시 크로스 토크를 감소시킨 용장성(Redundancy) 박막트랜지스터를 제공함에 그 목적이 있다. 본 발명의 다른 목적은 2개의 박막트랜지스터를 병렬 배치한 구조를 취하여 소자의 크기를 소형화할 수 있을 뿐만 아니라 개구율의 저하를 방지하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 유리기판상에 제1층 게이트전극, 제1층 드레인전극, 화소전극인 투명도전막을 형성하고, 연이어 제2층 게이트전극 및 제2층 드레인전극을 형성하며, SiO2절연층, a-Si층, n+a-Si 오믹층 및 소오스/드레인 전극을 차례로 형성하여 2중 구조의 게이트전극과 3중 구조의 드레인전극을 가지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명의 박막트랜지스터의 단면도이다. 이에 도시된 바와 같이 ITO가 코팅된 유리기판(100)상에 마스크를 사용하여 ITO 패턴을 형성한 다음 게이트전극(10)(10′) 및 드레인전극(30)을 형성하되, 게이트전극 및 드레인전극이 2중 및 3중구조를 가지게 형성된다. 이어 SiO2절연층(9), a-Si층(5), n+a-Si 오믹층(7) 및 소오스/드레인전극(8)을 형성하여 완성된다.
제4도는 상기와 같이 형성된 박막트랜지스터의 등가회로를 나타낸 것으로 이는 제2도에 대응된다. 즉, 게이트전극(10)(10′)사이에 형성된 드레인전극(30)은 마치 두개의 박막트랜지스터의 소오스와 드레인이 유리기판(100)과 함께 접속 형성되고, 상기 두개의 박막트랜지스터의 양측 소오스/드레인전극(8)은 화소전극(20)에 접속형성되어 병렬 배치한 박막트랜지스터의 구조를 이룬다.
한편, 상기의 박막트랜지스터는 다음과 같이 만들어지는데, 이에 대해서는 제3도에 도시된 제조공정도를 참조하여 상세히 설명하기로 한다.
먼저, 유리기판(100)상에 스퍼트링법으로 ITO 박막을 코팅시켜 주게 되는데, 그 결과적인 구조는 화소전극(20), 제1층 게이트전극(11)(11′), 제1층 드레인전극(31)(31′)을 형성하기 위해 소정의 마스크를 이용하여 패터닝해 주면 제3a도와 같이 제1층 게이트전극(11)(11′), 제1층 드레인전극(31)(31′) 및 화소전극인 투명도전막(20)이 형성된다.
이와 같이 형성한 다음 스퍼터링법으로 크롬을 1000Å두께로 전체적으로 코팅하여 제2층 게이트전극(12)(12′) 패턴 및 제2층 드레인전극 패턴(32)(32′)을 형성하면 제3b도와 같이 게이트전극(10) 및 드레인전극(30)은 2중 구조를 형성하게 된다. 이어 플라즈마 화학기상증착법(PCVD)으로 SiO2절연층(9)을 3000Å 두께로 증착하면 제3c도와 같다.
상기 형성된 SiO2절연층(9)을 에칭하여 드레인 콘택 개구부(Opening)를 제3d도와 같이 형성한 다음 플라즈마 화학기상증착법을 이용하여 3000Å 두께의 불순물이 주입되지 않은 비정질 실리콘(a-Si)층(5) 및 n+a-Si오믹층(7)을 전면에 차례로 형성하면 제3e도와 같다.
다음으로, 상기한 바와 같이 증착된 a-Si층(5) 및 n+a-Si층(7)을 순차적으로 에칭하면 제3f도처럼 반도체 채널 및 드레인 콘택 개구부가 형성된다.
반도체 채널 부분 및 드레인 콘택 개구부를 형성한 후 2000Å두께의 알루미늄 박막을 증착시키고, 사진식각공정으로 소오스/드레인전극(8)의 패턴을 형성하면, 제3g도와 같이 드레인전극(30)은 알루미늄 박막과 함께 3중구조로 형성된다.
본 발명에 의하면 2중 구조의 게이트전극 및 3중 구조의 드레인전극을 형성하여 단선 및 단락을 방지할 수 있을 뿐만 아니라 생산수율을 향상시킬 수 있으며, 박막트랜지스터가 병렬구조로 배치된 용장성 구조로서 소자크기를 소형화함은 물론 계조 구동시의 크로스-토크를 크게 줄일 수 있어 대형 액정표시소자용 박막트랜지스터를 실현할 수 있다.
Claims (1)
- 유리기판(100)상에 제1층 게이트전극(11)(11′), 제1층 드레인전극(31)(31′) 및 화소전극(20)을 형성하고, 연이어 제2층 게이트전극(12)(12′) 및 제2층 드레인전극(32)(32′)을 형상하며, SiO2절연층, a-Si층, n+a-Si 오믹층(7) 및 소오스/드레인전극(8)을 차례로 형성하여 2중구조의 게이트전극(10)(10′)과 3중 구조의 드레인전극(30)을 가지는 것을 특징으로 하는 평탄 디스플레이용 박막트랜지스터.
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| KR890016682A (ko) | 1989-11-29 |
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