JPH1065174A

JPH1065174A - 薄膜トランジスタおよびその製造方法

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Publication number: JPH1065174A
Application number: JP21951196A
Authority: JP
Inventors: Hisafumi Saito; 尚史斉藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-08-21
Filing date: 1996-08-21
Publication date: 1998-03-06
Anticipated expiration: 2016-08-21
Also published as: JP3349356B2

Abstract

(57)【要約】【課題】アクティブマトリクス型液晶表示装置等に用
いられる薄膜トランジスタにおいて、ＩＴＯ等の透明導
電性薄膜と良好なコンタクトを形成することができる薄
膜トランジスタのソース電極及びドレイン電極構造を提
供する。【解決手段】薄膜トランジスタのソース電極及びドレ
イン電極の内、少なくともＩＴＯ等の透明導電性薄膜か
らなる電極と接続される電極とＩＴＯ等の透明導電性薄
膜との間に表面に抵抗率において良導体あるいは半導体
である酸化膜を形成する金属材料からなるキャップ電極
を介在させる。キャップ電極は薄膜トランジスタのソー
ス電極及び／またはドレイン電極上に積層して形成され
る。または、ソース電極及び／またはドレイン電極の表
面を覆うように形成される。あるいは、ソース電極及び
／またはドレイン電極上に形成された絶縁膜に開口され
たコンタクトホールを介して前記電極に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアクティブマトリク
ス型液晶表示装置等に用いられる薄膜トランジスタのよ
うなアクティブ素子に関し、特にこれらのアクティブ素
子の電極又は配線の構造及び製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、薄型で軽量、かつ低消費電力であ
る利点を有するディスプレイとしてアクティブマトリク
ス型液晶表示装置が注目を集めている。その中でも大面
積化、高解像度化及び低コスト化等の要求から、安価な
低融点ガラス基板上に液晶駆動素子としての多結晶シリ
コン薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと称
する。）を形成する技術に大きな期待が寄せられてい
る。ＴＦＴの活性層となる結晶性半導体薄膜としての多
結晶シリコン薄膜を低融点ガラス基板上に６００℃程度
の低温で作成する技術としては、低融点ガラス基板上に
非晶質シリコン薄膜を堆積した後に６００℃程度の温度
で数時間〜数十時間熱処理して結晶化させる固相成長法
や、エキシマレーザー等のパルスレーザー光を照射して
その部分の非晶質シリコン薄膜を瞬時に熔融させ再結晶
化させるレーザー結晶化法等の方法が提案されている。
図１３に従来のＴＦＴの構造を示す。図中で用いられる
番号は他の図面と共通である。

【０００３】従来のＴＦＴは概ね次のような工程を経て
製造される。固相成長法やレーザー結晶化法等により多
結晶化されたシリコン薄膜はＴＦＴの活性層を形成する
位置に島状にパターニングされ、表面処理を施される。
その後、多結晶シリコン薄膜上にゲート絶縁膜４が形成
される。低温でゲート絶縁膜を作成する方法としては、
プラズマ化学気相成長法（ＰＣＶＤ）、減圧化学気相成
長法（ＬＰＣＶＤ）、光化学気相成長法、低温で半導体
薄膜の表面に熱酸化膜を形成する方法等がある。ゲート
絶縁膜上にはＡｌ合金等からなるゲート電極５が形成さ
れる。ソース領域及びドレイン領域７には不純物が添加
され、その後レーザー光等を照射して加熱することによ
り低抵抗化される。次に全面を覆うように層間絶縁膜８
が形成される。ソース領域及びドレイン領域７には層間
絶縁膜８及びゲート絶縁膜４に開口されたコンタクトホ
ール９を介してソース電極及びドレイン電極１０が接続
される。

【０００４】このようにして製造されたＴＦＴを液晶表
示装置に用いる場合は、画素電極１４となるＩＴＯ等の
透明導電性薄膜が層間絶縁膜及びゲート絶縁膜に開口さ
れたコンタクトホールを介してＴＦＴのドレイン領域に
電気的に接続される。しかしＴＦＴに信号等を供給する
為の電極や配線は低抵抗である必要があるため、例えば
特開昭５８−１７８５６２号公報に示されるように、Ａ
ｌ合金等からなるソース電極及びドレイン電極１０がソ
ース領域及びドレイン領域７に接するように形成され、
ドレイン電極に画素電極１４となるＩＴＯ等の透明導電
性薄膜が電気的に接続される。また、シリコン層である
ドレイン領域とＩＴＯ膜を直接接続させた場合には、後
工程の熱処理によってＩＴＯ膜に含まれる酸素がシリコ
ン層中に拡散してコンタクト特性を劣化させる等の理由
から、例えば特開平５−２４３５７９号公報に示される
ようにシリコン層とＩＴＯとの間にＴｉ化合物からなる
層を介在させることにより、シリコン層とＩＴＯとの良
好なコンタクトを得ることが提案されている。

【０００５】尚、図１３で示した従来のＴＦＴでは、Ｔ
ＦＴ上にポリイミド樹脂やアクリル樹脂からなる平坦化
膜１２を塗布形成し、平坦化膜１２に開口されたコンタ
クトホールを介して画素電極１４をドレイン電極に接続
する例を示している。これにより画素電極の開口率を向
上することが出来る。

【０００６】

【発明が解決しようとする課題】上述のようにＴＦＴの
配線にＩＴＯ等の透明導電性薄膜を用いることは適当で
ない。その第１の理由としては、ＩＴＯ等の透明導電性
薄膜の電気抵抗率が金属に比べて極めて大きいことであ
る。配線の電気抵抗が高いと信号の遅延を引き起こし、
このようなＴＦＴをアクティブマトリクス型液晶表示装
置に用いた場合には表示品位を著しく損なうことにな
る。

【０００７】第２の理由としては、シリコン層からなる
ＴＦＴのドレイン領域に直接ＩＴＯ等の透明導電性薄膜
を接続させた場合に安定した接続を得ることができない
ことである。これはＴＦＴのドレイン領域であるシリコ
ン層とＩＴＯ等の透明導電性薄膜との間に良好なオーミ
ックコンタクトが形成されないためである。シリコン層
との間で安定した接続を得ることができないのは、ＩＴ
Ｏ等の透明導電性薄膜の電気抵抗率が金属に比べて極め
て大きいことも影響していると考えられる。ＴＦＴとの
接続が確実に維持されないとＴＦＴが正常に動作しな
い。このようなＴＦＴをアクティブマトリクス型液晶表
示装置に用いた場合には前者と同様に表示品位を著しく
損なうことになる。

【０００８】そのため上述の従来例に示されるように、
ＴＦＴのソース領域及びドレイン領域７にはＡｌ合金や
Ｔｉ等の金属によるソース電極及びドレイン電極１０を
接続するようにしており、ＩＴＯ等の透明導電性薄膜は
金属からなるドレイン電極に接続されるようにしてい
る。金属はＩＴＯ等の透明導電性薄膜に比べて電気抵抗
率が２〜３桁小さいためＴＦＴの配線に用いたとしても
全く差し支えない。また、概ねシリコン層との間で良好
なオーミックコンタクトを形成するため、シリコン層と
の間で接続が不安定になることも殆どない。

【０００９】このようなＴＦＴを用いたアクティブマト
リクス型液晶表示装置を製造する場合に最も重要となる
点は、画素の開口率をいかに大きくするかである。ＴＦ
Ｔをアクティブマトリクス型液晶表示装置に用いる場合
は、一画素に占めるＴＦＴの面積及び電極や配線の面積
が開口率に大きな影響を及ぼす。つまりＴＦＴ及び電極
や配線の部分は画像表示に寄与しないためである。開口
率を向上させるためにはＴＦＴを出来るだけ小型化し、
電極や配線の線幅を出来るだけ細くして画素の有効面積
を拡大する必要がある。このように素子や配線の微細化
が進むにつれて、より一層電気抵抗の低い電極材料を用
いる必要性が生じる。このような場合にＩＴＯ等の透明
導電性薄膜は勿論のこと、たとえ金属であったとしても
電気抵抗の高い材料は不利となる。そのためＴＦＴの電
極や配線には比較的電気抵抗率の高いＴａやＴｉよりも
電気抵抗率の低いＡｌやＭｏを用いることが有利であ
り、加工性やその他の工程との整合性等を考慮して特に
Ａｌ−ＴｉやＡｌ−Ｓｉ等のＡｌ合金を用いることが好
適である。配線としては適当でないＩＴＯ等の透明導電
性薄膜も光を透過する特徴を有しており、ＴＦＴのドレ
イン電極に接続される画素電極として用いられる。

【００１０】しかしながら、Ａｌ合金からなるＴＦＴの
ドレイン電極上にＩＴＯ等からなる透明導電性薄膜を堆
積させる場合に電極間の接続不良が発生しやすいという
問題が発生する。一般に金属は大気中でその表面に自然
酸化膜を形成する場合が多いが、この場合はスパッタリ
ング法により透明導電性薄膜を堆積する際に、酸化雰囲
気であるスパッタリング装置のチャンバー内にＡｌ合金
からなる電極を形成した基板を保持することにより、Ａ
ｌ合金からなる電極の表面に絶縁性の酸化膜が形成され
ることを一層促進してしまうためである。スパッタリン
グ法により透明導電性薄膜を堆積する工程の最中に、Ａ
ｌ合金からなるＴＦＴのドレイン電極の表面の酸化が促
進されてしまうと、透明導電性薄膜を堆積した後にＡｌ
合金からなるＴＦＴのドレイン電極の表面の酸化膜を除
去することは不可能である。また、図１３に示すよう
に、ＴＦＴのソース電極及びドレイン電極１０を形成し
た後、全面にポリイミド樹脂やアクリル樹脂等による平
坦化膜１２を形成し、その上に画素電極１４を形成する
ことにより画素の開口率を向上させる構造の場合、画素
電極をドレイン電極に接続させるため平坦化膜にドレイ
ン電極に至るコンタクトホールを開口する必要がある。
コンタクトホールの大きさは数μｍ〜十数μｍ程度であ
り、ドレイン電極に直接画素電極を接続させる場合に比
べ接触面積は一層小さくなる。

【００１１】本発明は上述の課題を解決するもので、Ｔ
ＦＴのドレイン電極とＩＴＯ等の透明導電性薄膜による
画素電極との良好なコンタクトを実現することができる
電極構造を有するＴＦＴ及びその製造方法を提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】上記の課題を解決するた
めに本発明の特許請求の範囲第１項記載の薄膜トランジ
スタは、シリコンを主成分とする半導体層よりなり、半
導体層に接続されるＡｌを主成分とする金属からなる第
１の電極を有し、第１の電極の表面に抵抗率において良
導体あるいは半導体である酸化膜を表面に形成する金属
材料からなる第２の電極が電気的に接続されるように設
けられ、第２の電極に透明導電性薄膜からなる電極が電
気的に接続されることを特徴とし、そのことにより上記
目的が達成される。

【００１３】また、特許請求の範囲第２項の薄膜トラン
ジスタは、シリコンを主成分とする半導体層よりなり、
薄膜トランジスタは前記半導体層に接続されるＡｌを主
成分とする金属からなる第１の電極を有し、第１の電極
の表面を被覆して抵抗率において良導体あるいは半導体
である酸化膜を表面に形成する金属材料からなる第２の
電極が電気的に接続されるように設けられ、第２の電極
に透明導電性薄膜からなる電極が電気的に接続されるこ
とを特徴とし、そのことにより上記目的が達成される。

【００１４】また、特許請求の範囲第３項の薄膜トラン
ジスタは、シリコンを主成分とする半導体層よりなり、
薄膜トランジスタは半導体層に接続されるＡｌを主成分
とする金属からなる第１の電極を有し、第１の電極を含
む薄膜トランジスタ上には絶縁膜が形成されており、絶
縁膜の第１の電極上にはコンタクトホールが開口され、
第１の電極に前記コンタクトホールを介して抵抗率にお
いて良導体あるいは半導体である酸化膜を表面に形成す
る金属材料からなる第２の電極が電気的に接続されるよ
うに設けられ、第２の電極に透明導電性薄膜からなる電
極が電気的に接続されることを特徴とし、そのことによ
り上記目的が達成される。

【００１５】また、特許請求の範囲第４の薄膜トランジ
スタの製造方法は、少なくとも薄膜トランジスタの活性
層であるシリコンを主成分とする半導体層に接続するＡ
ｌを主成分とする第１の金属層を堆積する工程と、その
第１の金属層の上に抵抗率において良導体あるいは半導
体である酸化膜を表面に形成する第２の金属層を堆積す
る工程と、その第２の金属層の上に設けられたフォトレ
ジストをマスクとして、第１の金属層及び第２の金属層
を続けてエッチングして第１の金属層及び第２の金属層
から構成される薄膜トランジスタのソース電極及びドレ
イン電極を形成する工程と、フォトレジストを除去した
後、透明導電性薄膜を堆積させ、ソース電極又はドレイ
ン電極の第２の金属層部分に電気的に接続させる工程を
有することを特徴とし、そのことにより上記目的が達成
される。

【００１６】また、特許請求の範囲第５項の薄膜トラン
ジスタの製造方法は、少なくとも薄膜トランジスタの活
性層であるシリコンを主成分とする半導体層に接続する
Ａｌを主成分とする第１の金属層を堆積する工程と、そ
の第１の金属層の上に設けられたフォトレジストをマス
クとして、第１の金属層をエッチングして薄膜トランジ
スタのソース電極及びドレイン電極を形成する工程と、
フォトレジストを除去した後、ネガ型のフォトレジスト
を塗布し、ソース電極及びドレイン電極形成用のフォト
マスクにより露光してソース電極及びドレイン電極以外
の領域にネガ型フォトレジストによるマスクを形成する
工程と、そのマスクの上に抵抗率において良導体あるい
は半導体である酸化膜を表面に形成する第２の金属層を
堆積する工程と、ネガ型フォトレジストを除去すると同
時にネガ型フォトレジスト上に堆積された第２の金属層
を取り除くことにより、第１の金属層上に第２の金属層
を残存させ第１の金属層及び第２の金属層から構成され
る薄膜トランジスタのソース電極及びドレイン電極を形
成する工程と、ソース電極又はドレイン電極の上に透明
導電性薄膜を堆積させ、ソース電極又はドレイン電極の
第２の金属層部分に電気的に接続させる工程を有するこ
とを特徴とし、そのことにより上記目的が達成される。

【００１７】また、特許請求の範囲第６項の薄膜トラン
ジスタの製造方法は、少なくとも薄膜トランジスタの活
性層であるシリコンを主成分とする半導体層に接続する
Ａｌを主成分とする第１の金属層を堆積する工程と、そ
の第１の金属層の上に設けられた所定の薄膜トランジス
タのソース電極及びドレイン電極形状のフォトレジスト
をマスクとして、第１の金属層の端面が前記フォトレジ
ストによるマスクの端面よりも内側になるように形成す
る工程と、フォトレジストを除去した後、その上に抵抗
率において良導体あるいは半導体である酸化膜を表面に
形成する第２の金属層を堆積する工程と、その第２の金
属層の上に設けられた所定の薄膜トランジスタのソース
電極及びドレイン電極形状のフォトレジストをマスクと
して、第２の金属層の端面が第１の金属層の端面よりも
外側になるようにエッチングして、第１の金属層及び第
２の金属層から構成される薄膜トランジスタのソース電
極及びドレイン電極を形成する工程と、フォトレジスト
を除去した後、透明導電性薄膜を堆積させ、ソース電極
又はドレイン電極の第２の金属層部分に電気的に接続さ
せる工程を有することを特徴とし、そのことにより上記
目的が達成される。

【００１８】また、特許請求の範囲第７項の薄膜トラン
ジスタの製造方法は、少なくとも薄膜トランジスタの活
性層であるシリコンを主成分とする半導体層に接続する
Ａｌを主成分とする第１の金属層を堆積する工程と、そ
の第１の金属層の上に所定の薄膜トランジスタのソース
電極及びドレイン電極形状よりも小さいフォトレジスト
によるマスクを形成する工程と、フォトレジストをマス
クとして、第１の金属層をエッチングする工程と、フォ
トレジストを除去した後、その上に抵抗率において良導
体あるいは半導体である酸化膜を表面に形成する第２の
金属層を堆積する工程と、その第２の金属層の上に設け
られた薄膜トランジスタのソース電極及びドレイン電極
状に形成されたフォトレジストをマスクとして、第２の
金属層の端面が第１の金属層の端面よりも外側になるよ
うにエッチングして、第１の金属層及び第２の金属層か
ら構成される薄膜トランジスタのソース電極及びドレイ
ン電極を形成する工程と、フォトレジストを除去した
後、透明導電性薄膜を堆積させ、ソース電極又はドレイ
ン電極の第２の金属層部分に電気的に接続させる工程を
有することを特徴とし、そのことにより上記目的が達成
される。

【００１９】また、特許請求の範囲第８項は特許請求の
範囲第１項乃至７記載の薄膜トランジスタおよびその製
造方法において第１の電極に接続される第２の電極はＭ
ｏ、Ｔｉ、Ｗ、Ｎｂ、Ｎｉのうちから選ばれる少なくと
も一つからなることを特徴とし、そのことにより上記目
的が達成される。

【００２０】本発明の薄膜トランジスタによれば、Ａｌ
合金からなるソース電極又はドレイン電極上に抵抗率に
おいて良導体あるいは半導体である酸化膜を表面に形成
する第２の金属を堆積させキャップ電極を形成すること
により、Ａｌ合金からなるＴＦＴのドレイン電極の表面
がＩＴＯ等からなる透明導電性薄膜の堆積時に酸化雰囲
気に晒されることがなくなり、ドレイン電極の表面に絶
縁性の酸化膜が形成されなくなる。キャップ電極を構成
する金属材料はＩＴＯ等からなる透明導電性薄膜の堆積
時に酸化雰囲気に晒されて表面に酸化膜が形成されて
も、その酸化膜は絶縁性ではないためＩＴＯ等からなる
透明導電性薄膜との良好なコンタクトを容易に得ること
ができる。また、Ａｌ合金からなるＴＦＴのソース電極
及びドレイン電極上にＡｌ合金よりも融点の高い金属に
よるキャップ電極を形成するため、Ａｌ合金からなるソ
ース電極及びドレイン電極の耐熱性が向上し、ヒロック
やマイグレーションの発生が効果的に抑制される。

【００２１】また本発明によれば、第１の電極の表面を
第２の電極が被覆しているので、第１の電極と第２の電
極とのエッチングレートの違いにより第１の電極の配線
幅が所定の幅よりも狭くなることがなく、透明導電性薄
膜との接触面積が減少することがない。

【００２２】また本発明によれば、コンタクトホールを
介して第１の電極と第２の電極が接続しているので、エ
ッチングレートの違いによって第１の電極が露出する恐
れがなく、コンタクトホールの位置ずれが生じても十分
なコンタクトを得ることができる。

【００２３】また、本発明の薄膜トランジスタの製造方
法によれば、第２の金属からなるキャップ電極を形成す
る際、薄膜トランジスタのソース電極及びドレイン電極
と第２の金属からなるキャップ電極を同一のマスクを用
いて連続してエッチングするようにしたため、フォトレ
ジストの塗布、露光、現像等の工程が一度でよく工程数
を増加させることなく製造することが可能となる。

【００２４】また、別の製造方法によれば、薄膜トラン
ジスタのソース電極及びドレイン電極を形成した後にネ
ガレジストによるパターンを形成し、その上に第２の金
属を堆積させネガレジストを除去すると共にネガレジス
ト上に堆積された第２の金属を取り除くようにしたた
め、フォトレジストの塗布、露光、現像等の工程は増加
するものの、第２の金属からなるキャップ電極を形成す
るためのエッチング工程は不要となる。これによりエッ
チングレートの違いによる寸法シフトを防止することが
できる。

【００２５】以上のように本発明は、ＩＴＯ等の透明導
電性薄膜とＴＦＴのソース電極又はドレイン電極との安
定した接続を容易に得ることができ、高性能な半導体装
置、特に高性能のＴＦＴを実現し、これらのＴＦＴから
構成される半導体装置あるいは半導体回路を効率良く製
造することができる。

【００２６】

【発明の実施の形態】以下、本発明の詳細を図面に基づ
いて説明する。図１は本発明のＴＦＴを示す断面図であ
る。絶縁性基板１上にＳｉＯ₂膜等からなる下地膜２が
全面に堆積される。その上に多結晶シリコン膜からなる
半導体層が島状に形成される。次に半導体層上を含む絶
縁性基板１の全面にＳｉＯ₂膜等からなるゲート絶縁膜
４が堆積される。次にゲート絶縁膜４を介して半導体層
上にＡｌ合金等からなるゲート電極５が所定の形状に形
成される。半導体層のゲート電極５の下方にあたる領域
はチャネル領域６となり、それ以外の領域には不純物が
添加されてソース領域及びドレイン領域７となる。次に
ゲート電極５上を含む全面に層間絶縁膜８が堆積され
る。その後ソース領域及びドレイン領域７上の層間絶縁
膜８及びゲート絶縁膜４にコンタクトホール９が開口さ
れる。Ａｌ合金からなるソース電極及びドレイン電極１
０が所定の形状に形成され、コンタクトホール９を介し
てソース領域及びドレイン領域７に接続される。ソース
電極及びドレイン電極１０上にはＭｏ、Ｔｉ、Ｗ等の金
属からなるキャップ電極１１が形成される。その上に全
面にポリイミド樹脂やアクリル樹脂からなる平坦化膜１
２が堆積され、キャップ電極１１上にコンタクトホール
１３が開口される。ＩＴＯ等からなる透明導電性薄膜が
所定の形状に形成され、画素電極１４となり、コンタク
トホール１３を介してキャップ電極１１に接続される。

【００２７】上記構造において、ＴＦＴが液晶表示装置
の絵素電極のスイッチング素子として使用される場合
は、ゲート電極とソース電極は互いに直交して配線され
たゲート配線とソース配線に接続され、各交点にＴＦＴ
が形成される。このようにして、ゲート配線、ソース配
線とＴＦＴが形成されたＴＦＴ基板は、対向電極が形成
された対向基板と電極を内側にしてＴＦＴ基板と対向基
板の周辺部分をシールし、ＴＦＴ基板と対向基板間に液
晶を封入して液晶表示装置を構成する。

【００２８】発明者らが実験を行った結果、Ａｌ合金か
らなる電極上にＩＴＯ等からなる透明導電性薄膜を堆積
させる場合と、それとは逆にＩＴＯ等からなる透明導電
性薄膜で形成した電極上にＡｌ合金を堆積させた場合と
では、Ａｌ合金からなる電極上にＩＴＯ等からなる透明
導電性薄膜を堆積させる場合の方が電極間の接続不良が
発生しやすいことが判明した。

【００２９】一般に金属は大気中でその表面に極薄い自
然酸化膜を形成する場合が多い。特に、Ａｌは自然酸化
膜を形成しやすく、かつＡｌの酸化膜であるＡｌ₂Ｏ₃の
抵抗率は１×１０²²Ωｃｍである。つまりＡｌの酸化膜
であるＡｌ₂Ｏ₃は高い絶縁性を有していることに外なら
ない。これらはＡｌの酸化膜が電極間の接続不良を発生
させる原因となり得ることを示唆しており、Ａｌ合金か
らなる電極の表面に何らかの影響により酸化膜が形成さ
れるためであると推測した。以上の結果から、発明者ら
は更に鋭意検討を重ね、Ａｌ合金からなる電極上にＩＴ
Ｏ等からなる透明導電性薄膜を堆積させた場合に電極間
の接続不良が発生しやすい原因は、Ａｌ合金からなる電
極上にスパッタリング法によりＩＴＯ等からなる透明導
電性薄膜を堆積する際に、酸化雰囲気であるスパッタリ
ング装置のチャンバー内にＡｌ合金からなる電極を形成
した基板を保持することにより、Ａｌ合金からなる電極
の表面に絶縁性の酸化膜形成が一層促進されてしてしま
うためであるとの結論に至った。電極の表面に形成され
る酸化膜は極薄いものであるが、スパッタリング法によ
りＩＴＯ等からなる透明導電性薄膜を堆積する工程の最
中に電極の表面の酸化が促進されてしまうことになる
と、ＩＴＯ等からなる透明導電性薄膜を堆積した後に透
明導電性薄膜と電極との接合面付近に形成された酸化膜
のみを除去することは不可能である。

【００３０】そこで発明者らはＡｌ合金からなるＴＦＴ
のドレイン電極上にＡｌ合金とは別の材料からなるキャ
ップ電極を設けることを検討した。キャップ電極として
はＡｌ合金と良好なコンタクトを形成し、かつ電気抵抗
が低い等の条件を満足する金属材料が有力である。図１
４はＡｌ等の金属の抵抗率を示したものである。これに
よるとＡｌの抵抗率が最も低い値を示しているが、Ｍ
ｏ、Ｗ、Ｎｉ等も十分に低い抵抗率を有している。これ
らに比べるとＴｉは抵抗率が高いが、本発明においてキ
ャップ電極はあくまで補助的な電極であるため、抵抗率
の値は許容される範囲内である。むしろＴｉの金属材料
としての安定性等を考慮すると本発明においてキャップ
電極に用いる金属材料としては有力である。

【００３１】図１５は図１４に示したＡｌ以外の金属の
代表的な酸化膜の抵抗率を示したものである。Ｗ、Ｎ
ｉ、Ｔｉの酸化膜であるＷＯ₂、ＮｉＯ、Ｔｉ₂Ｏ₃等の
抵抗率はＡｌ₂Ｏ₃に比べてはるかに低い。特にＮｂやＭ
ｏの酸化膜であるＮｂＯやＭｏＯ₂は良好な導電性を有
している。このように金属材料自体の抵抗率が十分に低
く、かつ酸化膜の抵抗率が低いＭｏ、Ｔｉ、Ｗ等の金属
からなるキャップ電極をＡｌ合金からなるＴＦＴのドレ
イン電極上に設けることにより、ＩＴＯ等からなる透明
導電性薄膜を堆積する際に電極の表面が酸化雰囲気中に
晒されてもＩＴＯ等からなる透明導電性薄膜との安定し
た接続を得ることができることを見出したものである。

【００３２】（実施の形態１）次に本発明の製造方法の
詳細を説明する。図２（ａ）〜（ｄ）は本発明の製造方
法における各工程の断面図であり、図３（ａ）〜（ｄ）
は図２（ａ）〜（ｄ）の各工程に対応する平面図であ
る。

【００３３】本発明の実施の形態では絶縁性基板の例と
してガラス基板を用いて説明する。プロセス温度は石英
基板であれば、１２００℃の高温プロセスにも耐えられ
るが、ガラス基板を用いる場合には、歪点が低いため約
６００℃程度の低温に制限される。より大面積で、かつ
安価な基板を用いようとする場合にはガラス基板の方が
有利である。図２（ａ）および図３（ａ）に示すよう
に、まず初めにガラス基板等の絶縁性基板１上に減圧Ｃ
ＶＤ法、プラズマＣＶＤ法またはスパッタリング法等に
より下地膜２となる絶縁膜としてＳｉＯ₂膜を３００ｎ
ｍ程度堆積する。次に減圧ＣＶＤ法またはプラズマＣＶ
Ｄ法等により非晶質シリコン薄膜を１０〜１００ｎｍ、
例えば約５０ｎｍの膜厚で堆積させる。上述の工程にお
いて、下地膜２を堆積する工程と非晶質シリコン薄膜を
堆積する工程との間に熱処理等の工程が追加されても全
く問題ない。例えば絶縁性基板上に下地膜となる第１の
絶縁膜を形成した後、その絶縁膜の緻密化や膜質を向上
させるために熱処理等を施し、その後非晶質シリコン薄
膜を堆積したとしても本発明の効果を損なうことはな
い。本発明の実施の形態では非晶質シリコン薄膜にエキ
シマレーザー等のパルスレーザーを照射して溶融再結晶
化させて多結晶シリコン薄膜を形成し、島状にパターニ
ングしてＴＦＴの活性層３とした。

【００３４】次に図２（ｂ）および図３（ｂ）に示すよ
うに、活性層３上にＳｉＯ₂膜等からなるゲート絶縁膜
４を１００ｎｍ〜１５０ｎｍ程度堆積させる。次にゲー
ト電極５を形成する。ゲート電極には低抵抗の配線材料
であるＡｌ系の金属を用いることが好ましい。耐熱性等
を考慮してＡｌ−Ｔｉ等のＡｌ合金を用いることが好適
である。本発明の実施の形態では３００ｎｍ〜５００ｎ
ｍ程度の膜厚に形成した。次に活性層３にゲート電極５
をマスクとしてイオン注入法、レーザードーピング法、
あるいはプラズマドーピング法等を用いてリン、ボロン
等の不純物イオンを注入する。その後、レーザーアニー
ル等の方法を用いて不純物イオンの活性化を行いソース
領域及びドレイン領域７を形成する。不純物イオンが注
入されないゲート電極５の下方領域はチャネル領域６と
なる。

【００３５】次に図２（ｃ）および図３（ｃ）に示すよ
うに、全面に層間絶縁膜８を堆積させる。層間絶縁膜に
は段差被覆性のよい有機シランを材料としたプラズマＣ
ＶＤ法等によるＳｉＯ₂膜を数百ｎｍ〜数μｍ堆積させ
る。また、他には窒化シリコン膜を用いることもでき
る。次に層間絶縁膜８及びゲート絶縁膜４にコンタクト
ホール９を開口し、ソース電極及びドレイン電極１０を
形成する。ソース電極及びドレイン電極１０はゲート電
極５と同様にＡｌ系の金属で形成する。次にソース電極
及びドレイン電極１０上にＭｏ、Ｔｉ、Ｗ等の金属から
なるキャップ電極１１を形成する。キャップ電極１１は
少なくともＩＴＯ等からなる透明導電性薄膜と接続され
るドレイン電極上に設ければ本発明における主な効果を
奏することができるが、本発明の実施の形態ではスパッ
タリング法等によりソース電極及びドレイン電極１０と
なるＡｌ合金を３００ｎｍ〜５００ｎｍ程度の膜厚に堆
積させ、続いて連続的にキャップ電極１１となるＭｏ、
Ｔｉ、Ｗ等の金属を１００ｎｍ〜２００ｎｍ程度の膜厚
に堆積させ、これら２層をソース電極及びドレイン電極
の形状になるよう連続してエッチンングを行うことによ
り形成した。エッチングに際してはキャップ電極１１と
ソース電極及びドレイン電極１０とで異なるエッチング
液を用いても差し支えないが、例えばキャップ電極１１
にＭｏを用いた場合はリン酸、硝酸、酢酸、水をそれぞ
れ３２：１：３：４の割合で混合したエッチング液を用
いることにより、Ｍｏからなるキャップ電極１１とＡｌ
合金からなるソース電極及びドレイン電極１０を同一の
エッチング液により連続してエッチングすることが可能
である。また、エッチングはドライエッチングによって
行っても良い。

【００３６】このような構造とすることにより、パター
ニング、エッチングに要するフォトマスクが１枚で済む
こと以外にも、上層にＡｌよりも融点の高い金属が積層
されることにより、下層のＡｌ合金からなるソース電極
及びドレイン電極１０の耐熱性が増し、ヒロックやマイ
グレーションの発生が抑制されることになり、配線の信
頼性が飛躍的に向上する。

【００３７】次に図２（ｄ）および図３（ｄ）に示すよ
うに、全面にポリイミド樹脂やアクリル樹脂からなる平
坦化膜１２を形成する。平坦化膜１２は基板の表面にポ
リイミド樹脂やアクリル樹脂を滴下して基板を高速で回
転させる、所謂スピンコートにより均一の膜厚に塗布形
成することが出来る。本発明の実施の形態では２μｍ〜
３μｍの膜厚に形成した。次にキャップ電極１１が設け
られたドレイン電極上の平坦化膜１２にコンタクトホー
ル１３を開口する。コンタクトホール１３の大きさは５
μｍ〜１５μｍ程度である。続いてＩＴＯ等からなる透
明導電性薄膜をスパッタリング法等により堆積させる。
本発明の実施の形態ではＩＴＯ膜を例えばＡｒ１００ｓ
ｃｃｍ、Ｏ₂４ｓｃｃｍ、０．２２Ｐａ、２００℃の条
件で約１００ｎｍ程度堆積させた。堆積されたＩＴＯ膜
は所定の画素電極１４の形状にパターニングされ、コン
タクトホール１３を介してキャップ電極１１に電気的に
接続される。本発明の実施の形態では画素電極にＩＴＯ
膜を用いたが、ＳｎＯ₂膜を用いても同様の効果を奏す
る。

【００３８】以上、本発明の実施の形態ではＴＦＴの活
性層に多結晶シリコン膜を用いたコプラナー型ＴＦＴの
例を示したが、本発明はこれに限定されるものではな
い。例えばＴＦＴの活性層に非晶質シリコン膜あるいは
微結晶シリコン膜等を用いても全く差し支えない。ま
た、本発明を逆スタガー型ＴＦＴに適用しても全く同様
の効果を得ることができる。

【００３９】（実施の形態２）次に本発明の他の製造方
法の詳細を説明する。図４（ａ）〜（ｅ）は本発明の製
造方法の各工程の断面図である。尚、平面図は上述の実
施の形態１とほぼ同様であるため示していない。

【００４０】本発明の実施の形態では絶縁性基板の例と
してガラス基板を用いて説明する。プロセス温度は石英
基板であれば、１２００℃の高温プロセスにも耐えられ
るが、ガラス基板を用いる場合には、歪点が低いため約
６００℃程度の低温に制限される。より大面積で、かつ
安価な基板を用いようとする場合にはガラス基板の方が
有利である。図４（ａ）に示すように、まず初めにガラ
ス基板等の絶縁性基板１上に減圧ＣＶＤ法、プラズマＣ
ＶＤ法またはスパッタリング法等により下地膜２となる
絶縁膜としてＳｉＯ₂膜を３００ｎｍ程度堆積する。次
に減圧ＣＶＤ法またはプラズマＣＶＤ法等により非晶質
シリコン薄膜を１０〜１００ｎｍ、例えば約５０ｎｍの
膜厚で堆積させる。上述の工程において、下地膜２を堆
積する工程と非晶質シリコン薄膜を堆積する工程との間
に熱処理等の工程が追加されても全く問題ない。例えば
絶縁性基板上に下地膜となる第１の絶縁膜を形成した
後、その絶縁膜の緻密化や膜質を向上させるために熱処
理等を施し、その後非晶質シリコン薄膜を堆積したとし
ても本発明の効果を損なうことはない。本発明の実施の
形態では非晶質シリコン薄膜にエキシマレーザー等のパ
ルスレーザーを照射して溶融再結晶化させて多結晶シリ
コン薄膜を形成し、島状にパターニングしてＴＦＴの活
性層３とした。

【００４１】次に図４（ｂ）に示すように、活性層３上
にＳｉＯ₂膜等からなるゲート絶縁膜４を１００ｎｍ〜
１５０ｎｍ程度堆積させる。次にゲート電極５を形成す
る。ゲート電極には低抵抗の配線材料であるＡｌ系の金
属を用いることが好ましい。耐熱性等を考慮してＡｌ−
Ｔｉ等のＡｌ合金を用いることが好適である。本発明の
実施の形態では３００ｎｍ〜５００ｎｍ程度の膜厚に形
成した。次に活性層３にゲート電極５をマスクとしてイ
オン注入法、レーザードーピング法、あるいはプラズマ
ドーピング法等を用いてリン、ボロン等の不純物イオン
を注入する。その後、レーザーアニール等の方法を用い
て不純物イオンの活性化を行いソース領域及びドレイン
領域７を形成する。不純物イオンが注入されないゲート
電極５の下方領域はチャネル領域６となる。

【００４２】次に図４（ｃ）に示すように、全面に層間
絶縁膜８を堆積させる。層間絶縁膜には段差被覆性のよ
い有機シランを材料としたプラズマＣＶＤ法等によるＳ
ｉＯ₂膜を数百ｎｍ〜数μｍ堆積させる。また、他には
窒化シリコン膜を用いることもできる。次に層間絶縁膜
８及びゲート絶縁膜４にコンタクトホール９を開口し、
ソース電極及びドレイン電極１０をパターニングして形
成する。ソース電極及びドレイン電極１０はゲート電極
５と同様にＡｌ系の金属で形成する。本発明の実施の形
態ではスパッタリング法等によりソース電極及びドレイ
ン電極１０となるＡｌ合金を３００ｎｍ〜５００ｎｍ程
度の膜厚に堆積させ、その後エッチングして形成した。
続いてネガ型のフォトレジスト１５を塗布してソース電
極及びドレイン電極１０のパターニングの際に使用した
マスクを用いて露光することにより、ソース電極及びド
レイン電極１０以外の領域にレジストパターンを形成す
る。次にキャップ電極となるＭｏ、Ｔｉ、Ｗ等の金属を
スパッタリング法等により１００ｎｍ〜２００ｎｍ程度
の膜厚に堆積させる。

【００４３】次に図４（ｄ）に示すように、フォトレジ
スト１５を剥離することによりフォトレジスト上に堆積
された金属膜を同時に取り除く、所謂リフトオフによっ
てソース電極及びドレイン電極１０上にのみ金属膜を残
存させキャップ電極１１を形成する。

【００４４】このような構造とすることにより、パター
ニング、エッチングに要するフォトマスクが１枚で済む
こと以外にも、上層にＡｌよりも融点の高い金属が積層
されることにより、下層のＡｌ合金からなるソース電極
及びドレイン電極１０の耐熱性が増し、ヒロックやマイ
グレーションの発生が抑制されることになり、配線の信
頼性が飛躍的に向上する。

【００４５】次に図４（ｅ）に示すように、全面にポリ
イミド樹脂やアクリル樹脂からなる平坦化膜１２を形成
する。平坦化膜１２は基板の表面にポリイミド樹脂やア
クリル樹脂を滴下して基板を高速で回転させる、所謂ス
ピンコートにより均一の膜厚に塗布形成することが出来
る。本発明の実施の形態では２μｍ〜３μｍの膜厚に形
成した。次にキャップ電極１１が設けられたドレイン電
極上の平坦化膜１２にコンタクトホール１３を開口す
る。コンタクトホール１３の大きさは５μｍ〜１５μｍ
程度である。続いてＩＴＯ等からなる透明導電性薄膜を
スパッタリング法等により堆積させる。本発明の実施の
形態ではＩＴＯ膜を例えばＡｒ１００ｓｃｃｍ、Ｏ₂４
ｓｃｃｍ、０．２２Ｐａ、２００℃の条件で約１００ｎ
ｍ程度堆積させた。堆積されたＩＴＯ膜は所定の画素電
極１４の形状にパターニングされ、コンタクトホール１
３を介してキャップ電極１１に電気的に接続される。本
発明の実施の形態では画素電極にＩＴＯ膜を用いたが、
ＳｎＯ₂膜を用いても同様の効果を奏する。

【００４６】実施の形態１ではソース電極及びドレイン
電極と同一の形状にキャップ電極を形成するようにした
が、図９（ａ）に示すようにキャップ電極に用いる金属
によってはＡｌ合金とのエッチングレートの違いによ
り、エッチング時に配線幅が所定の幅よりも狭くなる場
合も考えられる。このような状態ではＡｌ合金からなる
ドレイン電極の表面に絶縁性の酸化膜１６が形成されて
しまうため、ＩＴＯ等からなる透明導電性薄膜と接触す
る有効面積が減少することになる。また、図９（ｂ）に
示すように、仮にアライメント誤差等により平坦化膜に
開口されるコンタクトホールの位置にずれが生じた場合
は有効面積が更に減少してしまい、十分なコンタクトが
得られないことになる。本発明の実施の形態ではリフト
オフによりキャップ電極を形成したため、エッチングに
よるキャップ電極の寸法シフトは生じない。従って図１
０に示すように、平坦化膜に開口されるコンタクトホー
ルの位置にずれが生じたとしてもドレイン電極との十分
なコンタクトを確保することが可能である。

【００４７】以上、本発明の実施の形態ではＴＦＴの活
性層に多結晶シリコン膜を用いたコプラナー型ＴＦＴの
例を示したが、本発明はこれに限定されるものではな
い。例えばＴＦＴの活性層に非晶質シリコン膜あるいは
微結晶シリコン膜等を用いても全く差し支えない。ま
た、本発明を逆スタガー型ＴＦＴに適用しても全く同様
の効果を得ることができる。

【００４８】（実施の形態３）次に本発明の他の製造方
法の詳細を説明する。図５（ａ）〜（ｅ）は本発明の製
造方法における各工程の断面図であり、図６（ａ）〜
（ｅ）は図５（ａ）〜（ｅ）の各工程に対応する平面図
である。

【００４９】本発明の実施の形態では絶縁性基板の例と
してガラス基板を用いて説明する。プロセス温度は石英
基板であれば、１２００℃の高温プロセスにも耐えられ
るが、ガラス基板を用いる場合には、歪点が低いため約
６００℃程度の低温に制限される。より大面積で、かつ
安価な基板を用いようとする場合にはガラス基板の方が
有利である。図５（ａ）および図６（ａ）に示すよう
に、まず初めにガラス基板等の絶縁性基板１上に減圧Ｃ
ＶＤ法、プラズマＣＶＤ法またはスパッタリング法等に
より下地膜２となる絶縁膜としてＳｉＯ₂膜を３００ｎ
ｍ程度堆積する。次に減圧ＣＶＤ法またはプラズマＣＶ
Ｄ法等により非晶質シリコン薄膜を１０〜１００ｎｍ、
例えば約５０ｎｍの膜厚で堆積させる。上述の工程にお
いて、下地膜２を堆積する工程と非晶質シリコン薄膜を
堆積する工程との間に熱処理等の工程が追加されても全
く問題ない。例えば絶縁性基板上に下地膜となる第１の
絶縁膜を形成した後、その絶縁膜の緻密化や膜質を向上
させるために熱処理等を施し、その後非晶質シリコン薄
膜を堆積したとしても本発明の効果を損なうことはな
い。本発明の実施の形態では非晶質シリコン薄膜にエキ
シマレーザー等のパルスレーザーを照射して溶融再結晶
化させて多結晶シリコン薄膜を形成し、島状にパターニ
ングしてＴＦＴの活性層３とした。

【００５０】次に図５（ｂ）および図６（ｂ）に示すよ
うに、活性層３上にＳｉＯ₂膜等からなるゲート絶縁膜
４を１００ｎｍ〜１５０ｎｍ程度堆積させる。次にゲー
ト電極５を形成する。ゲート電極には低抵抗の配線材料
であるＡｌ系の金属を用いることが好ましい。耐熱性等
を考慮してＡｌ−Ｔｉ等のＡｌ合金を用いることが好適
である。本発明の実施の形態では３００ｎｍ〜５００ｎ
ｍ程度の膜厚に形成した。次に活性層３にゲート電極５
をマスクとしてイオン注入法、レーザードーピング法、
あるいはプラズマドーピング法等を用いてリン、ボロン
等の不純物イオンを注入する。その後、レーザーアニー
ル等の方法を用いて不純物イオンの活性化を行いソース
領域及びドレイン領域７を形成する。不純物イオンが注
入されないゲート電極５の下方領域はチャネル領域６と
なる。

【００５１】次に図５（ｃ）および図６（ｃ）に示すよ
うに、全面に層間絶縁膜８を堆積させる。層間絶縁膜に
は段差被覆性のよい有機シランを材料としたプラズマＣ
ＶＤ法等によるＳｉＯ₂膜を数百ｎｍ〜数μｍ堆積させ
る。また、他には窒化シリコン膜を用いることもでき
る。次に層間絶縁膜８及びゲート絶縁膜４にコンタクト
ホール９を開口し、ソース電極及びドレイン電極１０を
形成する。ソース電極及びドレイン電極１０はゲート電
極５と同様にＡｌ系の金属を用いて形成する。本発明の
実施の形態ではスパッタリング法等によりソース電極及
びドレイン電極１０となるＡｌ合金を３００ｎｍ〜５０
０ｎｍ程度の膜厚に堆積させ、フォトレジスト１５をマ
スクとしてパターニングする際にＡｌ合金の側面をエッ
チングする、所謂サイドエッチングして正規のソース電
極及びドレイン電極１０の配線幅よりも細くなるように
形成した。

【００５２】また、別の方法としてはフォトレジスト１
５を正規のソース電極及びドレイン電極１０の配線幅よ
りも細目に形成する方法がある。露光時間、レジスト硬
化条件、現像条件等を制御することによりフォトレジス
ト１５の幅を正規に比べ細く形成することが可能であ
る。例えば露光時間を正規のレジストパターンを形成す
る場合に比べ長くする、即ち過度に露光することにより
フォトレジスト１５の幅を細く形成することが出来る。
上述のサイドエッチングによると正規のエッチング時間
に比べ側面のエッチングに要する時間だけ余分にエッチ
ングを行う必要があり、場合によっては下層の膜等に悪
影響が生じることもある。フォトレジスト１５の幅をあ
らかじめ細く形成しておけば過度にエッチングを行う必
要がなく、下層の膜等に悪影響を及ぼすことがない。

【００５３】次に図５（ｄ）および図６（ｄ）に示すよ
うに、ソース電極及びドレイン電極１０上にＭｏ、Ｔ
ｉ、Ｗ等の金属からなるキャップ電極１１を形成する。
キャップ電極１１は少なくともＩＴＯ等からなる透明導
電性薄膜と接続されるドレイン電極上に設ければ本発明
における主な効果を奏することになるが、本発明の実施
の形態ではドレイン電極上にキャップ電極１１となるＭ
ｏ、Ｔｉ、Ｗ等の金属を１００ｎｍ〜２００ｎｍ程度の
膜厚に堆積させ、正規のソース電極及びドレイン電極の
配線幅及び形状になるようにエッチンングを行うことに
より形成し、上述のように、細目に形成したソース電
極、ドレイン電極を側面までも被覆することができる。
このような構造とすることにより、パターニング、エッ
チングに要するフォトマスクが１枚で済むこと以外に
も、上層にＡｌよりも融点の高い金属が積層されること
により、下層のＡｌ合金からなるソース電極及びドレイ
ン電極１０の耐熱性が増し、ヒロックやマイグレーショ
ンの発生が抑制されることになり、配線の信頼性が飛躍
的に向上する。

【００５４】次に図５（ｅ）および図６（ｅ）に示すよ
うに、全面にポリイミド樹脂やアクリル樹脂からなる平
坦化膜１２を形成する。平坦化膜１２は基板の表面にポ
リイミド樹脂やアクリル樹脂を滴下して基板を高速で回
転させる、所謂スピンコートにより均一の膜厚に塗布形
成することが出来る。本発明の実施の形態では２μｍ〜
３μｍの膜厚に形成した。次にキャップ電極１１が設け
られたドレイン電極上の平坦化膜１２にコンタクトホー
ル１３を開口する。コンタクトホール１３の大きさは５
μｍ〜１５μｍ程度である。続いてＩＴＯ等からなる透
明導電性薄膜をスパッタリング法等により堆積させる。
本発明の実施の形態ではＩＴＯ膜を例えばＡｒ１００ｓ
ｃｃｍ、Ｏ₂４ｓｃｃｍ、０．２２Ｐａ、２００℃の条
件で約１００ｎｍ程度堆積させた。堆積されたＩＴＯ膜
は所定の画素電極１４の形状にパターニングされ、コン
タクトホール１３を介してキャップ電極１１に電気的に
接続される。本発明の実施の形態では画素電極にＩＴＯ
膜を用いたが、ＳｎＯ₂膜を用いても同様の効果を奏す
る。

【００５５】実施の形態１ではソース電極及びドレイン
電極と同一の形状にキャップ電極を形成するようにした
が、図９（ａ）に示すように、キャップ電極に用いる金
属によってはＡｌ合金とのエッチングレートの違いによ
り、エッチング時に配線幅が所定の幅よりも狭くなる場
合も考えられる。このような状態ではＡｌ合金からなる
ドレイン電極の表面に絶縁性の酸化膜１６が形成されて
しまうため、ＩＴＯ等からなる透明導電性薄膜と接触す
る有効面積が減少することになる。しかし本発明の実施
の形態ではキャップ電極がドレイン電極を被覆している
ため、エッチングレートの違いにより配線幅が小さくな
ることがない。また、図９（ｂ）に示すように、このよ
うな状態で仮にアライメント誤差等により平坦化膜に開
口されるコンタクトホールの位置にずれが生じた場合は
有効面積が更に減少してしまい、十分なコンタクトが得
られないことになる。本発明の実施の形態では図１１に
示すように、ドレイン電極の表面をキャップ電極１１に
より覆うように形成したため、平坦化膜１２に開口され
るコンタクトホール１３の位置にずれが生じたとしても
ドレイン電極との十分なコンタクトを確保することが可
能である。

【００５６】以上、本発明の実施の形態ではＴＦＴの活
性層に多結晶シリコン膜を用いたコプラナー型ＴＦＴの
例を示したが、本発明はこれに限定されるものではな
い。例えばＴＦＴの活性層に非晶質シリコン膜あるいは
微結晶シリコン膜等を用いても全く差し支えない。ま
た、本発明を逆スタガー型ＴＦＴに適用しても全く同様
の効果を得ることができる。

【００５７】（実施の形態４）次に本発明の他の製造方
法の詳細を説明する。図７（ａ）〜（ｄ）は本発明の製
造方法における各工程の断面図であり、図８（ａ）〜
（ｄ）は図７（ａ）〜（ｄ）に対応する平面図である。

【００５８】本発明の実施の形態では絶縁性基板の例と
してガラス基板を用いて説明する。プロセス温度は石英
基板であれば、１２００℃の高温プロセスにも耐えられ
るが、ガラス基板を用いる場合には、歪点が低いため約
６００℃程度の低温に制限される。より大面積で、かつ
安価な基板を用いようとする場合にはガラス基板の方が
有利である。図７（ａ）および図８（ａ）に示すよう
に、まず初めにガラス基板等の絶縁性基板１上に減圧Ｃ
ＶＤ法、プラズマＣＶＤ法またはスパッタリング法等に
より下地膜２となる絶縁膜としてＳｉＯ₂膜を３００ｎ
ｍ程度堆積する。次に減圧ＣＶＤ法またはプラズマＣＶ
Ｄ法等により非晶質シリコン薄膜を１０〜１００ｎｍ、
例えば約５０ｎｍの膜厚で堆積させる。上述の工程にお
いて、下地膜２を堆積する工程と非晶質シリコン薄膜を
堆積する工程との間に熱処理等の工程が追加されても全
く問題ない。例えば絶縁性基板上に下地膜となる第１の
絶縁膜を形成した後、その絶縁膜の緻密化や膜質を向上
させるために熱処理等を施し、その後非晶質シリコン薄
膜を堆積したとしても本発明の効果を損なうことはな
い。本発明の実施の形態では非晶質シリコン薄膜にエキ
シマレーザー等のパルスレーザーを照射して溶融再結晶
化させて多結晶シリコン薄膜を形成し、島状にパターニ
ングしてＴＦＴの活性層３とした。

【００５９】次に図７（ｂ）および図８（ｂ）に示すよ
うに、活性層３上にＳｉＯ₂膜等からなるゲート絶縁膜
４を１００ｎｍ〜１５０ｎｍ程度堆積させる。次にゲー
ト電極５を形成する。ゲート電極には低抵抗の配線材料
であるＡｌ系の金属を用いることが好ましい。耐熱性等
を考慮してＡｌ−Ｔｉ等のＡｌ合金を用いることが好適
である。本発明の実施の形態では３００ｎｍ〜５００ｎ
ｍ程度の膜厚に形成した。次に活性層３にゲート電極５
をマスクとしてイオン注入法、レーザードーピング法、
あるいはプラズマドーピング法等を用いてリン、ボロン
等の不純物イオンを注入する。その後、レーザーアニー
ル等の方法を用いて不純物イオンの活性化を行いソース
領域及びドレイン領域７を形成する。不純物イオンが注
入されないゲート電極５の下方領域はチャネル領域６と
なる。

【００６０】次に図７（ｃ）および図８（ｃ）に示すよ
うに、全面に層間絶縁膜８を堆積させる。層間絶縁膜に
は段差被覆性のよい有機シランを材料としたプラズマＣ
ＶＤ法等によるＳｉＯ₂膜を数百ｎｍ〜数μｍ堆積させ
る。また、他には窒化シリコン膜を用いることもでき
る。次に層間絶縁膜８及びゲート絶縁膜４にコンタクト
ホール９を開口し、ソース電極及びドレイン電極１０を
形成する。ソース電極及びドレイン電極１０はゲート電
極５と同様にＡｌ系の金属で形成する。次に全面にポリ
イミド樹脂やアクリル樹脂からなる平坦化膜１２を形成
する。平坦化膜１２は基板の表面にポリイミド樹脂やア
クリル樹脂を滴下して基板を高速で回転させる、所謂ス
ピンコートにより均一の膜厚に塗布形成することが出来
る。本発明の実施の形態では２μｍ〜３μｍの膜厚に形
成した。次にドレイン電極上の平坦化膜１２にコンタク
トホール１３を開口する。コンタクトホール１３の大き
さは５μｍ〜１５μｍ程度である。続いて全面にＭｏ、
Ｔｉ、Ｗ等を１００ｎｍ〜２００ｎｍ程度の膜厚に堆積
させ、その後パターニングしてキャップ電極１１を形成
する。キャップ電極１１はコンタクトホール１３を介し
てドレイン電極に電気的に接続される。

【００６１】次に図７（ｄ）および図８（ｄ）に示すよ
うに、ＩＴＯ等からなる透明導電性薄膜をスパッタリン
グ法等により堆積させる。本発明の実施の形態ではＩＴ
Ｏ膜を例えばＡｒ１００ｓｃｃｍ、Ｏ₂４ｓｃｃｍ、
０．２２Ｐａ、２００℃の条件で約１００ｎｍ程度堆積
させた。堆積されたＩＴＯ膜は所定の画素電極１４の形
状にパターニングされ、キャップ電極１１に電気的に接
続される。本発明の実施の形態では画素電極にＩＴＯ膜
を用いたが、ＳｎＯ₂膜を用いても同様の効果を奏す
る。

【００６２】実施の形態１ではソース電極及びドレイン
電極と同一の形状にキャップ電極を形成するようにした
が、図９（ａ）に示すように、キャップ電極に用いる金
属によってはＡｌ合金とのエッチングレートの違いによ
り、エッチング時に配線幅が所定の幅よりも狭くなる場
合も考えられる。このような状態ではＡｌ合金からなる
ドレイン電極の表面に絶縁性の酸化膜１６が形成されて
しまうため、ＩＴＯ等からなる透明導電性薄膜と接触す
る有効面積が減少することになる。また、図９（ｂ）に
示すように、このような状態で仮にアライメント誤差等
により平坦化膜に開口されるコンタクトホールの位置に
ずれが生じた場合は有効面積が更に減少してしまい、十
分なコンタクトが得られないことになる。本発明の実施
の形態では図１２に示すように、ドレイン電極上の平坦
化膜１２にコンタクトホール１３を開口した後にキャッ
プ電極を形成するようにしたため、キャップ電極１１が
エッチングにより細くなることがない。また、平坦化膜
に開口されるコンタクトホールの位置にずれが生じたと
してもドレイン電極との十分なコンタクトを確保するこ
とが可能である。

【００６３】以上、本発明の実施の形態ではＴＦＴの活
性層に多結晶シリコン膜を用いたコプラナー型ＴＦＴの
例を示したが、本発明はこれに限定されるものではな
い。例えばＴＦＴの活性層に非晶質シリコン膜あるいは
微結晶シリコン膜等を用いても全く差し支えない。ま
た、本発明を逆スタガー型ＴＦＴに適用しても全く同様
の効果を得ることができる。

【００６４】

【発明の効果】以上、上述のように本発明のＴＦＴ及び
その製造方法によると、ＴＦＴのソース電極及びドレイ
ン電極のうち、少なくともＩＴＯ等からなる透明導電性
薄膜と接続される電極側の接続部分、即ち露出した部分
にＭｏ、Ｔｉ、Ｗ等からなる金属によるキャップ電極を
設け、このキャップ電極にＩＴＯ等からなる透明導電性
薄膜を電気的に接続するようにする。それにより、Ａｌ
合金からなるＴＦＴのドレイン電極の表面がＩＴＯ等か
らなる透明導電性薄膜の堆積時に酸化雰囲気に晒される
ことがなくなり、表面に絶縁性の酸化膜が形成されなく
なる。Ｍｏ、Ｔｉ、Ｗ等からなる金属はＩＴＯ等からな
る透明導電性薄膜の堆積時に酸化雰囲気に晒されて表面
に酸化膜が形成されても、その酸化膜は絶縁性ではな
く、良導体あるいは半導体であるため、ＩＴＯ等からな
る透明導電性薄膜との良好なコンタクトを容易に得るこ
とができる。

【００６５】また、Ａｌ合金からなるＴＦＴのソース電
極及びドレイン電極上にＡｌ合金よりも融点の高い金属
によるキャップ電極に形成するため、Ａｌ合金からなる
ソース電極及びドレイン電極の耐熱性が向上し、ヒロッ
クやマイグレーションの発生が効果的に抑制される。以
上のように本発明はＴＦＴのドレイン電極とＩＴＯ等か
らなる透明導電性薄膜との良好なコンタクトを容易に得
ることができ、このようなＴＦＴから構成される半導体
装置や半導体回路あるいはアクティブマトリクス型液晶
表示装置等を効率良く製造することができる産業上有益
な発明である。

【図面の簡単な説明】

【図１】本発明のＴＦＴを示す断面図である。

【図２】実施形態１のＴＦＴの製造工程を示す断面図で
ある。

【図３】実施形態１のＴＦＴの製造工程を示す平面図で
ある。

【図４】実施形態２のＴＦＴの製造工程を示す断面図で
ある。

【図５】実施形態３のＴＦＴの製造工程を示す断面図で
ある。

【図６】実施形態３のＴＦＴの製造工程を示す平面図で
ある。

【図７】実施形態４のＴＦＴの製造工程を示す断面図で
ある。

【図８】実施形態４のＴＦＴの製造工程を示す平面図で
ある。

【図９】実施形態１において製造誤差が生じた場合を説
明する部分断面図である。

【図１０】実施形態２において製造誤差が生じた場合を
説明する部分断面図である。

【図１１】実施形態３において製造誤差が生じた場合を
示す部分断面図である。

【図１２】実施形態４において製造誤差が生じた場合を
説明する部分断面図である。

【図１３】従来のＴＦＴを示す断面図である。

【図１４】金属材料の抵抗率を示す図である。

【図１５】金属材料の酸化膜の抵抗率を示す図である。

【符号の説明】

１絶縁性基板２下地膜３活性層４ゲート絶縁膜５ゲート電極６チャネル領域７ソース領域及びドレイン領域８層間絶縁膜９、１３コンタクトホール１０ソース電極及びドレイン電極１１キャップ電極１２平坦化膜１４画素電極１５フォトレジスト１６酸化膜

Claims

【特許請求の範囲】

【請求項１】シリコンを主成分とする半導体層を含む
薄膜トランジスタにおいて、前記薄膜トランジスタは前
記半導体層に接続されるＡｌを主成分とする金属からな
る第１の電極を有し、前記第１の電極の表面に抵抗率に
おいて良導体あるいは半導体である酸化膜を表面に形成
する金属材料からなる第２の電極が電気的に接続される
ように設けられ、前記第２の電極に透明導電性薄膜から
なる電極が電気的に接続されることを特徴とする薄膜ト
ランジスタ。
【請求項２】シリコンを主成分とする半導体層を含む
薄膜トランジスタにおいて、前記薄膜トランジスタは前
記半導体層に接続されるＡｌを主成分とする金属からな
る第１の電極を有し、前記第１の電極の表面を被覆して
抵抗率において良導体あるいは半導体である酸化膜を表
面に形成する金属材料からなる第２の電極が電気的に接
続されるように設けられ、前記第２の電極に透明導電性
薄膜からなる電極が電気的に接続されることを特徴とす
る薄膜トランジスタ。
【請求項３】シリコンを主成分とする半導体層を含む
薄膜トランジスタにおいて、前記薄膜トランジスタは前
記半導体層に接続されるＡｌを主成分とする金属からな
る第１の電極を有し、前記第１の電極を含む前記薄膜ト
ランジスタ上には絶縁膜が形成されており、前記絶縁膜
の前記第１の電極上にはコンタクトホールが開口され、
前記第１の電極に前記コンタクトホールを介して抵抗率
において良導体あるいは半導体である酸化膜を表面に形
成する金属材料からなる第２の電極が電気的に接続され
るように設けられ、前記第２の電極に透明導電性薄膜か
らなる電極が電気的に接続されることを特徴とする薄膜
トランジスタ。
【請求項４】絶縁性表面を有する基板上に形成される
薄膜トランジスタの製造方法において、少なくとも前記
薄膜トランジスタの活性層であるシリコンを主成分とす
る半導体層に接続するＡｌを主成分とする第１の金属層
を堆積する工程と、前記第１の金属層の上に抵抗率にお
いて良導体あるいは半導体である酸化膜を表面に形成す
る第２の金属層を堆積する工程と、前記第２の金属層の
上に設けられたフォトレジストをマスクとして、前記第
１の金属層及び第２の金属層を続けてエッチングして前
記第１の金属層及び前記第２の金属層から構成される前
記薄膜トランジスタのソース電極及びドレイン電極を形
成する工程と、前記フォトレジストを除去した後、透明
導電性薄膜を堆積させ、前記ソース電極又はドレイン電
極の第２の金属層部分に電気的に接続させる工程を有す
ることを特徴とする薄膜トランジスタの製造方法。
【請求項５】絶縁性表面を有する基板上に形成される
薄膜トランジスタの製造方法において、少なくとも前記
薄膜トランジスタの活性層であるシリコンを主成分とす
る半導体層に接続するＡｌを主成分とする第１の金属層
を堆積する工程と、前記第１の金属層の上に設けられた
フォトレジストをマスクとして、前記第１の金属層をエ
ッチングして前記薄膜トランジスタのソース電極及びド
レイン電極を形成する工程と、前記フォトレジストを除
去した後、ネガ型のフォトレジストを塗布し、前記ソー
ス電極及びドレイン電極形成用のフォトマスクにより露
光して前記ソース電極及びドレイン電極以外の領域にネ
ガ型フォトレジストによるマスクを形成する工程と、前
記マスクの上に抵抗率において良導体あるいは半導体で
ある酸化膜を表面に形成する第２の金属層を堆積する工
程と、前記ネガ型フォトレジストを除去すると同時に前
記ネガ型フォトレジスト上に堆積された前記第２の金属
層を取り除くことにより、前記第１の金属層上に前記第
２の金属層を残存させ前記第１の金属層及び前記第２の
金属層から構成される前記薄膜トランジスタのソース電
極及びドレイン電極を形成する工程と、前記ソース電極
又はドレイン電極の上に透明導電性薄膜を堆積させ、前
記ソース電極又はドレイン電極の第２の金属層部分に電
気的に接続させる工程を有することを特徴とする薄膜ト
ランジスタの製造方法。
【請求項６】絶縁性表面を有する基板上に形成される
薄膜トランジスタの製造方法において、少なくとも前記
薄膜トランジスタの活性層であるシリコンを主成分とす
る半導体層に接続するＡｌを主成分とする第１の金属層
を堆積する工程と、前記第１の金属層の上に設けられた
所定の前記薄膜トランジスタのソース電極及びドレイン
電極形状のフォトレジストをマスクとして、前記第１の
金属層の端面が前記フォトレジストによるマスクの端面
よりも内側になるように形成する工程と、前記フォトレ
ジストを除去した後、その上に抵抗率において良導体あ
るいは半導体である酸化膜を表面に形成する第２の金属
層を堆積する工程と、前記第２の金属層の上に設けられ
た所定の前記薄膜トランジスタのソース電極及びドレイ
ン電極形状のフォトレジストをマスクとして、前記第２
の金属層の端面が前記第１の金属層の端面よりも外側に
なるようにエッチングして、前記第１の金属層及び前記
第２の金属層から構成される前記薄膜トランジスタのソ
ース電極及びドレイン電極を形成する工程と、前記フォ
トレジストを除去した後、透明導電性薄膜を堆積させ、
前記ソース電極又はドレイン電極の第２の金属層部分に
電気的に接続させる工程を有することを特徴とする薄膜
トランジスタの製造方法。
【請求項７】絶縁性表面を有する基板上に形成される
薄膜トランジスタの製造方法において、少なくとも前記
薄膜トランジスタの活性層であるシリコンを主成分とす
る半導体層に接続するＡｌを主成分とする第１の金属層
を堆積する工程と、前記第１の金属層の上に所定の前記
薄膜トランジスタのソース電極及びドレイン電極形状よ
りも小さいフォトレジストによるマスクを形成する工程
と、前記フォトレジストをマスクとして、前記第１の金
属層をエッチングする工程と、前記フォトレジストを除
去した後、その上に抵抗率において良導体あるいは半導
体である酸化膜を表面に形成する第２の金属層を堆積す
る工程と、前記第２の金属層の上に設けられた前記薄膜
トランジスタのソース電極及びドレイン電極状に形成さ
れたフォトレジストをマスクとして、前記第２の金属層
の端面が前記第１の金属層の端面よりも外側になるよう
にエッチングして、前記第１の金属層及び前記第２の金
属層から構成される前記薄膜トランジスタのソース電極
及びドレイン電極を形成する工程と、前記フォトレジス
トを除去した後、透明導電性薄膜を堆積させ、前記ソー
ス電極又はドレイン電極の第２の金属部分に電気的に接
続させる工程を有することを特徴とする薄膜トランジス
タの製造方法。
【請求項８】前記薄膜トランジスタの前記第１の電極
に接続される前記第２の電極はＭｏ、Ｔｉ、Ｗ、Ｎｂ、
Ｎｉのうちから選ばれる少なくとも一つからなることを
特徴とする特許請求の範囲第１項乃至７記載の薄膜トラ
ンジスタおよびその製造方法。